CN113192454B - 扫描驱动电路、方法、显示面板和显示装置 - Google Patents

Abstract

本申请实施例提供一种扫描驱动电路、方法、显示面板和显示装置，涉及显示技术领域，可以通过同一个扫描驱动电路在不同的扫描方向上均可以实现扫描信号的传输，以降低空间占用，利于窄边框的设计。扫描驱动电路包括：依次级联的第1至第n级移位寄存器，每级所述移位寄存器包括：下拉单元；上拉单元；第一输出单元，第一输出单元电连接到第二电源电压端和第一输出时钟信号端，第一输出单元根据第二节点和第三节点的电平输出电平至第一输出端；第二输出单元，第二输出单元电连接到第三电源电压端和第二输出时钟信号端，第二输出单元根据第二节点和第四节点的电平输出电平至第二输出端；每个移位寄存器的第一输出端和第二输出端依次输出有效电平。

Description

扫描驱动电路、方法、显示面板和显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种扫描驱动电路、方法、显示面板和显示装置。

背景技术

目前的显示装置，例如智能手表等，在显示过程中，通常只能实现某一个方向上的画面扫描刷新过程，然而，随着显示装置的应用场景越来越多，出现了对于画面扫描刷新方向的切换需求，例如在佩戴智能手表时，用户可以无需考虑正方方向，如果用户的佩戴方向有误，可以通过切换画面扫描刷新方向的方式来切换画面的方向。但是，目前在实现不同画面扫描刷新方向的技术中，需要设置更多数量的扫描驱动电路，导致扫描驱动电路的空间占用较大，不利于窄边框的设计。

发明内容

本申请实施例提供一种扫描驱动电路、方法、显示面板和显示装置，可以通过同一个扫描驱动电路在不同的扫描方向上均可以实现扫描信号的传输，以降低空间占用，利于窄边框的设计。

第一方面，本申请实施例提供一种扫描驱动电路，包括：

依次级联的第1至第n级移位寄存器，每级所述移位寄存器包括：

输入节点、第一节点、第二节点、第三节点、第四节点、第一输出端和第二输出端，所述第一节点电连接于所述第三节点，所述第三节点电连接于所述第四节点；

下拉单元，所述下拉单元电连接于所述第一节点和所述输入节点，所述下拉单元受控于第一时钟信号和第二时钟信号向所述第一节点提供电平；

上拉单元，所述上拉单元电连接于所述第二节点和第一电源电压端，所述上拉单元受控于所述第一时钟信号向所述第二节点提供电平；

第一输出单元，所述第一输出单元电连接到第二电源电压端和第一输出时钟信号端，所述第一输出单元根据所述第二节点和所述第三节点的电平输出电平至所述第一输出端；

第二输出单元，所述第二输出单元电连接到第三电源电压端和第二输出时钟信号端，所述第二输出单元根据所述第二节点和所述第四节点的电平输出电平至所述第二输出端；

在所述扫描驱动电路的一个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平。

第二方面，本申请实施例提供一种驱动方法，用于上述的扫描驱动电路；

所述扫描驱动电路用于工作于正扫阶段或反扫阶段；

在所述正扫阶段的每个扫描周期中，所述第1至第n级移位寄存器的第一输出端按照第1至第n的顺序依次输出有效电平，在所述正扫阶段的每个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平；

在所述反扫阶段的每个扫描周期中，所述第1至第n级移位寄存器的第一输出端按照第n至第1的顺序依次输出有效电平，在所述反扫阶段的每个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平。

第三方面，本申请实施例提供一种驱动方法，用于上述的扫描驱动电路；

所述扫描驱动电路用于工作于正扫阶段或反扫阶段；

所述正扫阶段的每个扫描周期依次包括第1正扫时段、第2正扫时段和第3正扫时段；

在所述第1正扫时段、所述第2正扫时段和所述第3正扫时段，所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线依次提供有效电平；

在所述第1正扫时段、所述第2正扫时段和所述第3正扫时段，所述第四输出时钟信号线和所述第五输出时钟信号线组成的信号线组、所述第一输出时钟信号线和所述第六输出时钟信号线组成的信号线组、所述第二输出时钟信号线和所述第三输出时钟信号线组成的信号线组依次提供有效电平。

第四方面，本申请实施例提供一种显示面板，包括：

上述的扫描驱动电路；

第1至第n行像素驱动电路，每行所述像素驱动电路包括多个像素驱动电路，每个所述像素驱动电路包括复位模块和数据写入模块；

第q级移位寄存器的第一输出端电连接于第q行像素驱动电路的复位模块，第q级移位寄存器的第二输出端电连接于第q行像素驱动电路的数据写入模块，所述复位模块根据第q级移位寄存器的第一输出端的有效电平控制所述像素驱动电路进入复位阶段，所述数据写入模块根据第q即移位寄存器的第二输出端的有效电平控制所述像素驱动电路进入数据写入阶段，在所述扫描驱动电路的一个扫描周期中，第q级移位寄存器中复位阶段位于数据写入阶段之前，q的取值为1、2、3、…、n。

第五方面，本申请实施例提供一种显示装置，包括上述的显示面板。

本申请实施例中的扫描驱动电路、方法、显示面板和显示装置，对于每级移位寄存器R，都具有独立的第一输出端OUT1和第二输出端OUT2，且第一输出端OUT1和第二输出端OUT2依次输出有效电平，在第1至第n级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平；在第n至第1级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，同样可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平。这样，即可以使用同一个扫描驱动电路实现像素驱动电路的正向和反向扫描，且保证像素驱动电路的驱动控制，与现有技术相比，无需额外设置扫描驱动电路，因此节省了空间占用，利于窄边框的设计。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种显示面板的部分结构示意图；

图2为图1中各信号线的信号时序图；

图3为本申请实施例中一种移位寄存器的电路结构示意图；

图4为本申请实施例中过一种扫描驱动电路的部分结构示意图；

图5为本申请实施例中一种像素驱动电路的电路结构示意图；

图6为图5中像素驱动电路对应的信号时序图；

图7为本申请实施例中一种显示面板的部分结构示意图；

图8为本申请实施例中另一种移位寄存器的电路结构示意图；

图9为本申请实施例中另一种移位寄存器的电路结构示意图；

图10为本申请实施例中一种扫描驱动电路正扫时对应的信号时序图；

图11为本申请实施例中一种扫描驱动电路反扫时对应的信号时序图；

图12为本申请实施例中一种移位寄存器在t1阶段的状态示意图；

图13为本申请实施例中一种移位寄存器在t2阶段的状态示意图；

图14为本申请实施例中一种移位寄存器在t3阶段的状态示意图；

图15为本申请实施例中一种移位寄存器在t4阶段的状态示意图；

图16为本申请实施例中一种移位寄存器在t5阶段的状态示意图；

图17为本申请实施例中一种移位寄存器在t6阶段的状态示意图；

图18为本申请实施例中另一种移位寄存器的电路结构示意图；

图19为本申请实施例中一种移位寄存器在t1’阶段的状态示意图；

图20为本申请实施例中一种移位寄存器在t2’阶段的状态示意图；

图21为本申请实施例中一种移位寄存器在t3’阶段的状态示意图；

图22为本申请实施例中一种移位寄存器在t4’阶段的状态示意图；

图23为本申请实施例中一种移位寄存器在t5’阶段的状态示意图；

图24为本申请实施例中一种移位寄存器在t6’阶段的状态示意图；

图25为本申请实施例中一种显示装置的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

在对本申请实施例介绍之前，首先对现有技术的问题进行说明，如图1所示，在显示面板中，包括呈阵列分布的多个像素驱动电路01，每个像素驱动电路01用于驱动一个发光器件发光，以使多个发光器件发光形成所要显示的画面，像素驱动电路01包括复位模块和数据写入模块，其中，复位模块用于控制像素驱动电路01进入复位阶段，数据写入模块用于控制像素驱动电路01进入数据写入阶段，在一帧时间中，需要对所有的像素驱动电路01进行一次扫描，以使所有的像素驱动电路01驱动对应的发光器件完成一幅画面的刷新，在对像素驱动电路01进行一次扫描的过程中，像素驱动电路01需要先进入复位阶段进行复位，再进入数据写入阶段进行数据写入，其中，控制像素驱动电路01进入复位阶段和进入数据写入阶段是通过扫描驱动电路02通过扫描线所传输的扫描信号实现的，像素驱动电路01的复位模块具有复位控制端S01，像素驱动电路01的数据写入模块具有数据写入控制端S02，扫描驱动电路02连接于多条扫描线，例如图1中示意了s01~s07这七条扫描线，其中，第一条扫描线s01电连接于第一行像素驱动电路01的复位控制端S01，第二条扫描线s02电连接于第一行像素驱动电路01的数据写入控制端S02以及第二行像素驱动电路01的复位控制端S01，第三条扫描线s03电连接于第二行像素驱动电路01的数据写入控制端S02和第三行像素驱动电路01的复位控制端S01，依次类推。如图2所示，各扫描线依次提供有效电平（例如低电平），以驱动各行像素驱动电路01依次进行数据写入实现画面刷新，其中，需要保证在数据写入之前进行复位。基于图1所示的结构，如果要使画面刷新的方向改变至从下至上，单纯地将s01~s07这七条扫描线的扫描时序变为从下至上的扫描，仍无法实现，原因在于，这样无法保证对于每个像素驱动电路01，在数据写入之前进行复位，因此，如果要改变画面刷新的方向，则需要额外增加扫描驱动电路，这样所占用的空间面积较大，不利于窄边框的设计。基于上述原因，发明人提出了本申请实施例的技术方案，以下对本申请实施例的技术方案进行说明。

如图3和图4所示，本申请实施例提供一种扫描驱动电路，包括：依次级联的第1至第n级移位寄存器R，图4中仅示意了三级移位寄存器R，第1级移位寄存器R1、第2级移位寄存器R2和第3级移位寄存器R3，每级移位寄存器R包括：输入节点Nin、第一节点N1、第二节点N2、第三节点N3、第四节点N4、第一输出端OUT1和第二输出端OUT2，第一节点N1电连接于第三节点N3，第三节点N3电连接于第四节点N4；下拉单元PD，下拉单元PD电连接于第一节点N1和输入节点Nin，下拉单元PD受控于第一时钟信号和第二时钟信号向第一节点N1提供电平，其中，第一时钟信号由第一时钟信号端CK1提供，第二时钟信号由第二时钟信号端CK2提供；上拉单元UD，上拉单元UD电连接于第二节点N2和第一电源电压端V1，上拉单元UD受控于第一时钟信号向第二节点N2提供电平；第一输出单元O1，第一输出单元O1电连接到第二电源电压端V2和第一输出时钟信号端CKA，第一输出单元O1根据第二节点N2和第三节点N3的电平输出电平至第一输出端OUT1；第二输出单元O2，第二输出单元O2电连接到第三电源电压端V3和第二输出时钟信号端CKB，第二输出单元O2根据第二节点N2和第四节点N4的电平输出电平至第二输出端OUT2；在扫描驱动电路的一个扫描周期中，每级移位寄存器R的第一输出端OUT1和第二输出端OUT2依次输出有效电平。

具体地，下拉单元PD用于控制第一节点N1的电平，而第一节点N1的电平用于控制第一输出单元O1和第二输出单元O2输出有效电平，上拉单元UD用于控制第二节点N2的电平，而第二节点N2的电平用于控制第一输出单元O1和第二输出单元O2的非有效电平，对于每级移位寄存器R，都具有独立的第一输出端OUT1和第二输出端OUT2，且第一输出端OUT1和第二输出端OUT2依次输出有效电平，由此级联的多级移位寄存器R所组成的扫描驱动电路，在正扫时，即在第1至第n级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平，这样，可以将同一级移位寄存器R的第一输出端OUT1和第二输出端OUT2所输出信号分别提供给同一行像素驱动电路的复位模块和数据写入模块，以实现像素驱动电路的扫描控制；而在反扫时，即在第n至第1级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，同样可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平，这样，即可以通过同一个扫描驱动电路实现从第n行至第1行像素驱动电路的扫描控制。

如图5、图6和图7所示，本申请实施例还提供一种显示面板，包括：上述的扫描驱动电路10；第1至第n行像素驱动电路，每行像素驱动电路包括多个像素驱动电路20，每个像素驱动电路20包括复位模块201和数据写入模块202；第q级移位寄存器R的第一输出端OUT1电连接于第q行像素驱动电路20的复位模块201，第q级移位寄存器R的第二输出端OUT2电连接于第q行像素驱动电路20的数据写入模块202，复位模块201根据第q级移位寄存器R的第一输出端OUT1的有效电平控制像素驱动电路20进入复位阶段，数据写入模块202根据第q即移位寄存器R的第二输出端OUT2的有效电平控制像素驱动电路20进入数据写入阶段，在扫描驱动电路10的一个扫描周期中（即一帧时间中），第q级移位寄存器R中复位阶段位于数据写入阶段之前，q的取值为1、2、3、…、n。

具体地，例如，像素驱动电路20可以包括驱动晶体管md以及第一像素晶体管m1~第六像素晶体管m6，共七个晶体管，像素驱动电路20还包括电容C和发光器件DD，其中，第三像素晶体管m3、驱动晶体管md、第四像素晶体管m4和发光器件DD串联在第一电源端PVDD和第二电源端PVEE之间，第一像素晶体管m1和第二像素晶体管m2属于数据写入模块202，数据写入模块202具有数据写入控制端SB，数据写入控制端SB电连接于第一像素晶体管m1和第二像素晶体管m2的栅极，用于对数据写入进行控制，当数据写入控制端SB提供导通电平时，第一像素晶体管m1和第二像素晶体管m2导通，数据线Data上的数据电压写入该像素驱动电路，以使像素驱动电路20进入数据写入阶段TS，第五像素晶体管m5属于复位模块201，复位模块201具有复位控制端S，复位控制端S电连接于第五像素晶体管m5的栅极，用于对复位进行控制，当复位控制端S提供导通电平时，第五像素晶体管m5导通，复位信号线ref上的电压传输至驱动晶体管md的栅极，以使像素驱动电路20进入复位阶段T0，另外，第三像素晶体管m3和第四像素晶体管m4的栅极电连接于发光控制端Emit，用于控制发光器件DD是否发光，第六像素晶体管m6的栅极也可以电连接于复位控制端S，即第六像素晶体管m6也可以在复位阶段T0通过复位信号线ref上的电压对发光器件DD的阳极进行复位，可以理解的，在其他可能的实施方式中，第六像素晶体管m6也可以在其他的时段对发光器件DD的阳极进行复位，为了保证像素驱动电路20的正常工作，复位阶段T0位于数据写入阶段TS之前。每一行像素驱动电路20中复位模块201的复位控制端S电连接于对应的移位寄存器R的第一输出端OUT1，每一行像素驱动电路20中数据写入模块202的数据写入控制端SB电连接于对应的移位寄存器R的第二输出端OUT2。可以理解地，本申请实施例对于像素驱动电路20的具体结构不作限定，图5中所示的像素驱动电路的具体结构仅为举例。

本申请实施例中的扫描驱动电路和显示面板，对于每级移位寄存器R，都具有独立的第一输出端OUT1和第二输出端OUT2，且第一输出端OUT1和第二输出端OUT2依次输出有效电平，在第1至第n级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平；在第n至第1级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，同样可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平。这样，即可以使用同一个扫描驱动电路实现像素驱动电路的正向和反向扫描，且保证像素驱动电路的驱动控制，与现有技术相比，无需额外设置扫描驱动电路，因此节省了空间占用，利于窄边框的设计。

在一种可能的实施方式中，每级移位寄存器R还包括：第一输入端IN、第二输入端XIN、第一扫描方向控制信号端U2D和第二扫描方向控制信号端D2U；串联于第一输入端IN和输入节点Nin之间的第一输入晶体管T1，第一输入晶体管T1的控制端电连接于第一扫描方向控制信号端U2D；串联于第二输入端XIN和输入节点Nin之间的第二输入晶体管T2，第二输入晶体管T2的控制端电连接于第二扫描方向控制信号端D2U；在第j级移位寄存器R中，第一输入端IN电连接于第j-1级移位寄存器R的第一输出端OUT1，j的取值为2、3、…、n；在第k级移位寄存器R中，第二输入端XIN电连接于第k+1级移位寄存器R的第一输出端OUT1，k的取值为1、2、3、…、n-1。

具体地，第2级移位寄存器R2的第一输入端IN电连接于第1级移位寄存器R1的第一输出端OUT1，第3级移位寄存器R3的第一输入端IN电连接于第2级移位寄存器R2的第一输出端OUT1，依次类推，除第1级移位寄存器R1之外，每级移位寄存器R的第一输入端IN均电连接于上一级移位寄存器R的第一输出端OUT1。对于第1级移位寄存器R1的第一输入端IN，可以电连接于驱动芯片，由驱动芯片直接控制。第1级移位寄存器R1的第二输入端XIN电连接于第2级移位寄存器R2的第一输出端OUT1，第2级移位寄存器R2的第二输入端XIN电连接于第3级移位寄存器R3的第一输出端OUT1，依次类推，除最后一级移位寄存器R之外，每级移位寄存器R的第二输入端XIN均电连接于下一级移位寄存器R的第一输出端OUT1，对于最后一级移位寄存器R，其第二输入端XIN可以电连接于驱动芯片，由驱动芯片直接控制。其中，第一输入端IN用于在正扫过程中为移位寄存器R提供输入信号，第二输入端XIN用于在反扫过程中为移位寄存器R提供输入信号，第一输入端IN均与上一级移位寄存器R实现级联，即使正扫过程中每级移位寄存器R均基于上一级移位寄存器R的第一输出端OUT1的信号进行移位；第二输入端XIN均与下一级移位寄存器R实现级联，即使反扫过程中每级移位寄存器R均基于下一级移位寄存器R的第一输出端OUT1的信号进行移位。

在一种可能的实施方式中，每级移位寄存器R还包括：第五节点N5、第一时钟信号端CK1和第二时钟信号端CK2，第一时钟信号端CK1提供第一时钟信号，第二时钟信号端CK2提供第二时钟信号；下拉单元PD包括：第一传输单元P1，第一传输单元P1串联于第二电源电压端V2和第一节点N1之间，第一传输单元P1根据第二节点N2的电平和第二时钟信号，向第一节点N1传输电平；第二传输单元P2，第二传输单元P2串联于第一节点N1和输入节点Nin之间，第二传输单元P2根据第一时钟信号向第一节点N1传输电平。

在一种可能的实施方式中，每级移位寄存器R还包括：第三时钟信号端CK3，第三时钟信号端CK3提供第三时钟信号；第一传输单元P1包括：串联于第二电源电压端V2和第五节点N5之间的第一晶体管M1，第一晶体管M1的控制端电连接于第二节点N2；串联于第五节点N5和第一节点N1之间的第二晶体管M2，第二晶体管M2的控制端电连接于第二时钟信号端CK2；并联于第二晶体管M2的第三晶体管M3，第三晶体管M3的控制端电连接于第三时钟信号端CK3；第二传输单元P2包括：串联于第一节点N1和输入节点Nin之间的第四晶体管M4，第四晶体管M4的控制端电连接于第一时钟信号端CK1。第二电源电压端V2用于提供非有效电平（例如高电平）。需要说明的是，在其他可实现的实施方式中，例如图8所示，第一传输单元P1可以不包括第三晶体管M3，仅包括第一晶体管M1和第二晶体管M2。而在如图3所示的第一传输单元P1包括第三晶体管M3的实施方式中，可以进一步保证输出效果，具体的原理和过程会在后续内容中详细说明。

在一种可能的实施方式中，每级移位寄存器R还包括：第一时钟信号端CK1，第一时钟信号端CK1提供第一时钟信号；上拉单元UD包括：第三传输单元P3，第三传输单元P3串联于第二节点N2和第一时钟信号端CK1之间，第三传输单元P3根据第一节点N1的电平向第二节点N2传输电平；第四传输单元P4，第四传输单元P4串联于第二节点N2和第一电源电压端V1之间，第四传输单元P4根据第一时钟信号向第二节点N2传输电平。第一电源电压端V1用于提供有效电平（例如低电平）。

在一种可能的实施方式中，第四传输单元P4包括串联于第二节点N2和第一电源电压端V1之间的第五晶体管M5，第五晶体管M5的控制端电连接于第一时钟信号端CK1；第三传输单元P3包括串联于第二节点N2和第一时钟信号端CK1之间的第六晶体管M6，第六晶体管M6的控制端电连接于第一节点N1。

在一种可能的实施方式中，第一输出单元O1包括：串联于第二电源电压端V2和第一输出端OUT1之间的第七晶体管M7，第七晶体管M7的控制端电连接于第二节点N2；串联于第二输出端OUT2和第一输出时钟信号端CKA之间的第八晶体管M8，第八晶体管M8的控制端电连接于第三节点N3；第二输出单元O2包括：串联于第三电源电压端V3和第二输出端OUT2之间的第九晶体管M9，第九晶体管M9的控制端电连接于第二节点N2；串联于第二输出端OUT2和第二输出时钟信号端CKB之间的第十晶体管M10，第十晶体管M10的控制端电连接于第四节点N4。第三电源电压端V3用于提供非有效电平（例如高电平），在一种可能的实施方式中，第三电源电压端V3和第二电源电压端V2为同一端，即第三电源电压端V3和第二电源电压端V2可以提供相同的电压值，可以理解的，在另外可能的实施方式中，第三电源电压端V3和第二电源电压端V2为不同的端，即两者可以提供不同的电压值（均为非有效电平）。

在一种可能的实施方式中，每级移位寄存器R还包括：串联于第二电源电压端V2和第二节点N2之间的第一电容C1，第一电容C1用于维持第二节点N2的电位。

在一种可能的实施方式中，每级移位寄存器R还包括：串联于第三电源电压端V3和第二节点N2之间的第二电容C2；第一电容C1与第七晶体管M7之间的距离小于第一电容C1与第九晶体管M9之间的距离；第二电容C2与第七晶体管M7之间的距离大于第二电容C2与第九晶体管M9之间的距离。

具体地，即便第三电源电压端V3和第二电源电压端V2为同一端，也可以设置与第七晶体管M7对应的第一电容C1以及与第九晶体管M9对应的第二电容C2，其中，第一电容C1和第二电容C2的尺寸可以相等，第一电容C1距离第七晶体管M7较近而第二电容C2距离第九晶体管M9较近，以使两者通过并联的方式实现对第二节点N2的电位维持功能，由于将同一个电容的功能拆分为两个电容来实现，相较于仅使用一个电容的方式，为第七晶体管M7和第九晶体管M9分别设置对应的距离较近的电容，可以使两个晶体管栅极对应的电位维持效果更加稳定。另外，基于第一输出端OUT1和第二输出端OUT2所对应的负载不同，第一电容C1和第二电容C2的尺寸可以不同，类似地，基于第一输出端OUT1和第二输出端OUT2所对应的负载不同，第七晶体管M7和第九晶体管M9的宽长比可以不同，第八晶体管M8和第十晶体管M10的宽长比也可以不同，以适应不同输出端的负载。如图9所示，在其他可能的实施方式中，第三电源电压端V3和第二电源电压端V2为同一端，但是移位寄存器仅包括第一电容C1，不包括第二电容，原因在于，第一电容C1串联在第二电源电压端V2和第二节点N2之间，即可以实现图8中第一电容C1和第二电容C2的作用。

在一种可能的实施方式中，每级移位寄存器R还包括：串联于第三节点N3和第一输出端OUT1之间的第三电容C3；串联于第四节点N4和第二输出端OUT2之间的第四电容C4。第三电容C3用于保持第三节点N3的电位以及通过电容耦合作用改变第三节点N3的电位，具体地，作为自举电容的第三电容C3的主要作用是当第八晶体管M8导通时，在第一输出端OUT1由高平变为低电平时，通过第三电容C3的耦合作用使第三节点N3的电位由低电平变得更低，从而使第八晶体管M8的栅极电压比第一输出时钟信号端CKA的低电平还低很多，从而使第一输出时钟信号端CKA的低电平能够完全输出，第四电容C4用于保持第四节点N4的电位以及通过电容耦合作用改变第四节点N4的电位，具体地，作为自举电容的第四电容C4的主要作用是当第十晶体管M10导通时，在第二输出端OUT2由高平变为低电平时，通过第四电容C4的耦合作用使第四节点N4的电位由低电平变得更低，从而使第十晶体管M10的栅极电压比第二输出时钟信号端CKB的低电平还低很多，从而使第二输出时钟信号端CKB的低电平能够完全输出。

在一种可能的实施方式中，每级移位寄存器R还包括：第十一晶体管M11，第一节点N1通过第十一晶体管M11电连接于第三节点N3，第十一晶体管M11的控制端电连接于第一电源电压端V1，由于第一电源电压端V1提供有效电平，而有效电平用于控制晶体管导通，因此，第十一晶体管M11在第一电源电压端V1的控制下一直处于导通状态，其作用是降低其他晶体管的跨压，以保护其不被击穿，具体地，在当第八晶体管M8导通时，在第一输出端OUT1由高平变为低电平时，通过第三电容C3的耦合作用使第三节点N3的电位由低电平变得更低的过程中，输入节点Nin会由低电平变为高电平，此时，如果不设置第十一晶体管M11，则会导致第四晶体管M4的源漏极电压差较大，容易被击穿损坏，而设置第十一晶体管M11之后，可以在此时降低第四晶体管M4的源漏极电压差，以保护其不被击穿。

在一种可能的实施方式中，每级移位寄存器R还包括：第十二晶体管M12，第三节点N3通过第十二晶体管M12电连接于第四节点N4，第十二晶体管M12的控制端电连接于第一电源电压端V1，也就是说，第十二晶体管M12会在第一电源电压端V1的控制下一只处于导通状态，其作用为增加第三节点N3和第四节点N4之间的隔离程度，由于第一输出端OUT1的电位变化会由于第三电容C3影响第三节点N3，第二输出端OUT2的电位变化会由于第四电容C4影响第四节点N4，因此，当第一输出端OUT1和第二输出端OUT2的时序不同时，第十二晶体管M12可以降低两者之间的相互影响，使输出更加稳定。例如，在第1正扫时段t1和第2正扫时段t2，当第一输出时钟信号端CKA由高电平变为低电平时，会使第一输出端OUT1的电位变低，从而对第三电容C1的耦合作用，使第三节点N3的电位更低，以使第八晶体管M8完全导通，第一输出端OUT1的电压与第一输出时钟信号端OUIT1的电位一致，这样第一输出时钟信号端CKA没有损失，假设不设置第十二晶体管M12，则第三电容C3和第四电容C4并联，上述第一输出端OUT1的电位变低而对第三电容C3产生的耦合作用会由于第四电容C4的影响而降低，使得第三节点N3的电位无法变得足够低，所以第一输出时钟信号端CKA的低电平就不能完全输出至第一输出端OUT1；类似的原理，当第二输出端OUT2的电位由高变低时，假设不设置第十二晶体管M12，由于第三电容C3的影响，第二输出端OUT2对第四电容C4的耦合作用也会被削弱，使得第二输出端OUT2的低电平不够低。可见，如果不设置第十二晶体管M12，会对输出波形产生不良影响，在设置第十二晶体管M12后，可以改善输出效果。

在一种可能的实施方式中，每级移位寄存器R还包括：第一时钟信号端CK1、第二时钟信号端CK2和第三时钟信号端CK3，第一时钟信号端CK1提供第一时钟信号，第二时钟信号端CK2提供第二时钟信号，第三时钟信号端CK3提供第三时钟信号；扫描驱动电路还包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC、第四输出时钟信号线CLKD、第五输出时钟信号线CLKE、第六输出时钟信号线CLKF、第一扫描方向信号线ud1和第二扫描方向信号线ud2；在第3i-2级移位寄存器R中，例如第1级移位寄存器R1，第一时钟信号端CK1电连接于第一时钟信号线CLK1，第二时钟信号端CK2电连接于第二时钟信号线CLK2，第三时钟信号端CK3电连接于第三时钟信号线CLK3，第一输出时钟信号端CKA电连接于第一输出时钟信号线CLKA，第二输出时钟信号端CKB电连接于第二输出时钟信号线CLKB；在第3i-1级移位寄存器R中，例如第2级移位寄存器R2，第一时钟信号端CK1电连接于第二时钟信号线CLK2，第二时钟信号端CK2电连接于第三时钟信号线CLK3，第三时钟信号端CK3电连接于第一时钟信号线CLK1，第一输出时钟信号端CKA电连接于第三输出时钟信号线CLKC，第二输出时钟信号端CKB电连接于第四输出时钟信号线CLKD；在第3i级移位寄存器R中，例如第3级移位寄存器R3，第一时钟信号端CK1电连接于第三时钟信号线CLK3，第二时钟信号端CK2电连接于第一时钟信号线CLK1，第三时钟信号端CK3电连接于第二时钟信号线CLK2，第一输出时钟信号端CKA电连接于第五输出时钟信号线CLKE，第二输出时钟信号端CKB电连接于第六输出时钟信号线CLKF；其中，i的取值为1、2、3、…、n；在任意一级移位寄存器R中，第一扫描方向控制信号端U2D电连接于第一扫描方向信号线ud1，第二扫描方向控制信号端D2U电连接于第二扫描方向信号线ud2。也就是说，每相邻的三级移位寄存器R组成一个重复单元，每个重复单元具有相同的时钟信号连接方式。如图4、图10和图11所示，扫描驱动电路用于工作于正扫阶段或反扫阶段；如图10所示，在正扫阶段的每个扫描周期中，第1至第n级移位寄存器R的第一输出端OUT1按照第1至第n的顺序依次输出有效电平，在正扫阶段的每个扫描周期中，每级移位寄存器R的第一输出端OUT1和第二输出端OUT2依次输出有效电平；如图11所示，在反扫阶段的每个扫描周期中，第1至第n级移位寄存器R的第一输出端OUT1按照第n至第1的顺序依次输出有效电平，在反扫阶段的每个扫描周期中，每级移位寄存器R的第一输出端OUT1和第二输出端OUT2依次输出有效电平。通过上述多级移位寄存器的连接方式，即可以利用同一个像素驱动电路实现正反扫，具体地扫描过程会在后续内容中详细说明。

在一种可能的实施方式中，第四晶体管M4为双栅晶体管，以降低输入节点Nin和第一节点N1之间的漏电流，并且可以降低由于第一节点N1和输入节点Nin之间跨压较大而造成的第四晶体管M4被击穿的概率。

在一种可能的实施方式中，以P型晶体管为例，有效电平为低电平，非有效电平为高电平，第一电源电压端V1用于提供低电平，第二电源电压端V2用于提供高电平，第三电源电压端V3用于提供高电平；第一~第六输出时钟信号线（CLKA~CLKF）提供的信号中的低电平低于第一电源电压端V1提供的低电平。这样，可以进一步保证移位寄存器R的输出稳定性，具体原理会结合在后续的驱动方法中进行详细说明。

如图4、图10和图11所示，本申请实施例还提供一种驱动方法，用于上述任意实施例的扫描驱动电路；扫描驱动电路用于工作于正扫阶段或反扫阶段；如图10所示，在正扫阶段的每个扫描周期中，第1至第n级移位寄存器R的第一输出端OUT1按照第1至第n的顺序依次输出有效电平，在正扫阶段的每个扫描周期中，每级移位寄存器R的第一输出端OUT1和第二输出端OUT2依次输出有效电平；如图11所示，在反扫阶段的每个扫描周期中，第1至第n级移位寄存器R的第一输出端OUT1按照第n至第1的顺序依次输出有效电平，在反扫阶段的每个扫描周期中，每级移位寄存器R的第一输出端OUT1和第二输出端OUT2依次输出有效电平。

具体地，图10示意了正扫阶段中的时序，图11示意了反扫阶段中的时序，在图10和图11中，高电平表示无效电平，低电平表示有效电平。需要说明的是，有效电平是指可以控制晶体管导通的电平，无效电平是指可以控制晶体管截止的电平，即本申请实施例中的晶体管均为P型晶体管，可以理解的，在其他可实现的实施方式中，某一种或多种信号也可以用低电平表示无效电平、用高电平表示有效电平，此时，该信号所控制的晶体管为N型晶体管。也就是说，本申请实施例对于晶体管的类型不作限定，只是为了便于理解和描述，假设所有的晶体管均为P型晶体管、高电平表示无效电平、低电平表示有效电平进行说明。如图4所示，每级移位寄存器R的第一输出端OUT1电连接于对应行的复位扫描线，每级移位寄存器R的第二输出端OUT2电连接于对应行的数据写入扫描线，例如，第一级移位寄存器R1的第一输出端OUT1电连接于第一行复位扫描线S1，第一级移位寄存器R1的第二输出端OUT2电连接于第一行数据写入扫描线SB1；第二级移位寄存器R2的第一输出端OUT1电连接于第二行复位扫描线S2，第二级移位寄存器R2的第二输出端OUT2电连接于第二行数据写入扫描线SB2；第三级移位寄存器R3的第一输出端OUT1电连接于第三行复位扫描线S3，第三级移位寄存器R3的第二输出端OUT2电连接于第三行数据写入扫描线SB3；依次类推。复位扫描线用于控制对应行的像素驱动电路是否进入复位阶段，数据写入扫描线用于控制对应行的像素驱动电路是否进入数据写入阶段。每个像素驱动电路的复位模块电连接于对应行的复位扫描线，每个像素驱动电路的数据写入模块电连接于对应行的数据写入扫描线。在正扫阶段，扫描驱动电路驱动各行像素驱动电路从上至下依次刷新，即在一帧时间中，例如，在第2正扫时段t2，扫描驱动电路中第一级移位寄存器R1的第一输出端OUT1输出有效电平至第一行复位扫描线S1，控制第一行像素驱动电路进入复位阶段；在第3正扫时段t3，第一级移位寄存器R1的第二输出端OUT2输出有效电平至第一行数据写入扫描线SB1，控制第一行像素驱动电路进入数据写入阶段，同时第二级移位寄存器R2的第一输出端OUT1输出有效电平至第二行复位扫描线S2，控制第二行像素驱动电路进入复位阶段；在第4正扫时段t4，第二级移位寄存器R2的第二输出端OUT2输出有效电平至第第二行数据写入扫描线SB2，控制第二行像素驱动电路进入数据写入阶段，同时第三级移位寄存器R3的第一输出端OUT1输出有效电平至第三行复位扫描线S3，控制第三行像素驱动电路进入复位阶段；在第5正扫时段t5，第三级移位寄存器R3的第二输出端OUT2输出有效电平至第三行数据写入扫描线SB3，控制第三行像素驱动电路进入数据写入阶段，依次类推，即可以实现正向扫描。在反扫阶段，扫描驱动电路驱动各行像素驱动电路从下至上依次刷新，即在一帧时间中，例如，在第2反扫时段t2’，扫描驱动电路中第三级移位寄存器R3的第一输出端OUT1输出有效电平至第三行复位扫描线S3，控制第三行像素驱动电路进入复位阶段；在第3反扫时段t3’，第三级移位寄存器R3的第二输出端OUT2输出有效电平至第三行数据写入扫描线SB3，控制第三行像素驱动电路进入数据写入阶段，同时第二级移位寄存器R2的第一输出端OUT1输出有效电平至第二行复位扫描线S2，控制第二行像素驱动电路进入复位阶段；在第4反扫时段t4’，第二级移位寄存器R2的第二输出端OUT2输出有效电平至第第二行数据写入扫描线SB2，控制第二行像素驱动电路进入数据写入阶段，同时第一级移位寄存器R1的第一输出端OUT1输出有效电平至第一行复位扫描线S1，控制第一行像素驱动电路进入复位阶段；在第5反扫时段t5’，第一级移位寄存器R1的第二输出端OUT2输出有效电平至第一行数据写入扫描线SB1，控制第一行像素驱动电路进入数据写入阶段，依次类推，即可以实现反向扫描。

本申请实施例中的驱动方法，所对应的扫描驱动电路，对于每级移位寄存器R，都具有独立的第一输出端OUT1和第二输出端OUT2，且第一输出端OUT1和第二输出端OUT2依次输出有效电平，在第1至第n级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平；在第n至第1级移位寄存器R的第一输出端OUT1依次输出有效电平的过程中，同样可以保证每级移位寄存器R的第二输出端OUT2在相邻的时段之后输出有效电平。这样，即可以使用同一个扫描驱动电路实现像素驱动电路的正向和反向扫描，且保证像素驱动电路的驱动控制，与现有技术相比，无需额外设置扫描驱动电路，因此节省了空间占用，利于窄边框的设计。

如图4、图10和图11所示，本申请实施例还提供一种驱动方法，用于上述任意实施例中的扫描驱动电路；扫描驱动电路用于工作于正扫阶段或反扫阶段；如图10所示，正扫阶段的每个扫描周期依次包括第1正扫时段t1、第2正扫时段t2和第3正扫时段t3；在第1正扫时段t1、第2正扫时段t2和第3正扫时段t3，第一时钟信号线CLK1、第二时钟信号线CLK2和第三时钟信号线CLK3依次提供有效电平；在第1正扫时段t1、第2正扫时段t2和第3正扫时段t3，第四输出时钟信号线CLKD和第五输出时钟信号线CLKE组成的信号线组、第一输出时钟信号线CLKA和第六输出时钟信号线CLKF组成的信号线组、第二输出时钟信号线CLKB和第三输出时钟信号线CLKC组成的信号线组依次提供有效电平。

具体地，基于例如图3和图4中所示的电路结构，每相邻的三级移位寄存器R组成一个重复单元，配合上述各时钟信号线的时序，例如在第1正扫时段t1，第一级移位寄存器R1的第一输入端IN提供有效电平时，可以通过第一级移位寄存器R1对其第一输入端IN的有效电平进行移位。

在一种可能的实施方式中，如图11所示，反扫阶段的每个扫描周期依次包括第1反扫时段t1’、第2反扫时段t2’和第3反扫时段t3’；在第1反扫时段t1’、第2反扫时段t2’和第3反扫时段t3’，第三时钟信号线CLK3、第二时钟信号线CLK2和第三时钟信号线CLK3依次提供有效电平；在第1反扫时段t1’、第2反扫时段t2’和第3反扫时段t3’，第一输出时钟信号线CLKA和第四输出时钟信号线CLKD组成的信号线组、第二输出时钟信号线CLKB和第五输出时钟信号线CLKE组成的信号线组、第三输出时钟信号线CLKC和第六输出时钟信号线CLKF组成的信号线组依次提供有效电平。

具体地，也就是说，在正扫和反扫的过程中，将第一时钟信号线CLK1和第三时钟信号线CLK3的信号时序互换，将第一输出时钟信号线CLKA和第五输出时钟信号线CLKE的信号时序互换，将第二输出时钟信号线CLKB和第六输出时钟信号线CLKF的信号时序互换，可以实现正反扫的切换。

在一种可能的实施方式中，如图4、图10~图17所示，正扫阶段的每个扫描周期依次包括第1正扫时段t1、第2正扫时段t2、第3正扫时段t3、第4正扫时段t4、第5正扫时段t5和第6正扫时段t6。在正扫阶段，第一扫描方向信号线ud1提供有效电平，第二扫描方向信号线ud2提供非有效电平。在图12~图17中，矩形中的0表示有效电平，矩形中的1表示无效电平，虚线表示的晶体管处于截止状态，实线表示的晶体管处于导通状态。

在第1正扫时段t1，第一时钟信号线CLK1、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供有效电平，第二时钟信号线CKL2、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC和第六输出时钟信号线CLKF提供非有效电平；在第m级移位寄存器中，1≤m≤n-2，下拉单元PD根据第一时钟信号端CK1提供的有效电平，向第一节点N1输出有效电平；第一节点N1向第三节点N3和第四节点N4传输有效电平；上拉单元UD根据第一时钟信号端CK1提供的有效电平，向第二节点N2输出有效电平；第一输出单元O1和第二输出单元O2根据第二节点N2、第三节点N3和第四节点N4的有效电平向第一输出端OUT1和第二输出端OUT2输出非有效电平。

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一输入端IN提供有效电平，该有效电平通过导通的第一输入晶体管T1传输至输入节点Nin，第一时钟信号端CK1（第一时钟信号线CLK1）的有效电平控制第四晶体管M4和第五晶体管M5导通，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4导通，第二传输单元P2（第四晶体管M4）将输入节点Nin的有效电平传输至第一节点N1，第一节点N1将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第四传输单元P4（第五晶体管M5）将第一电源电压端V1的有效电平传输至第二节点N2，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第三时钟信号线CLK3）提供的非有效电平控制第三晶体管M3截止，第二节点N2的有效电平控制第一晶体管M1导通，即第一传输单元P1截止，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的有效电平控制第七晶体管M7和第九晶体管M9导通，第二电源电压端V2提供的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第三电源电压端V3提供的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第一输出时钟信号线CLKA）提供的非有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第二输出时钟信号线CLKB）提供的非有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2。

在第2正扫时段t2，第二时钟信号线CLK2、第一输出时钟信号线CLKA和第六输出时钟信号线CLKF提供有效电平，第一时钟信号线CLK1、第三时钟信号线CLK3、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供非有效电平；在第m级移位寄存器R中，下拉单元PD截止，第一节点N1维持有效电平；上拉单元UD根据第一节点N1的有效电平，向第二节点N2传输第一时钟信号端CK1提供的非有效电平；第一输出单元O1根据第三节点N3的有效电平和第二节点N2的非有效电平向第一输出端OUT1传输第一输出时钟信号端CKA的有效电平；第二输出单元O2根据第四节点N4的有效电平和第二节点N2的非有效电平向第二输出端OUT2传输第二输出时钟信号端CKB的非有效电平。

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一时钟信号端CK1（第一时钟信号线CLK1）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第一节点N1维持上一时段的有效电平并将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第二时钟信号端CK2（第二时钟信号线CLK2）提供的有效电平控制第二晶体管M2导通，第三时钟信号端CK3（第三时钟信号线CLK3）提供的非有效电平控制第三晶体管M3截止，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的非有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的非有效电平控制第一晶体管M1截止，即第一传输单元P1和第二传输单元P2均截止，第二节点N2的非有效电平控制第七晶体管M7和第九晶体管M9截止，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第一输出时钟信号线CLKA）提供的有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第二输出时钟信号线CLKB）提供的非有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2，另外需要说明的是，第一节点N1、第三节点N3和第四节点N4维持有效电平，实际上，由于第一输出端OUT1的电位由上一时段的非有效电平变为有效电平，例如从高电平变为低电平，由于第三电容C3的作用，会使第三节点N3和第四节点N4的电位被进一步拉的更低（更低的有效电平），以保证输出效果。

在第3正扫时段t3，第三时钟信号线CLK3、第二输出时钟信号线CLKB和第三输出时钟信号线CLKC提供有效电平，第一时钟信号线CLK1、第二时钟信号线CLK2、第一输出时钟信号线CLKA、第四输出时钟信号线CLKD、第五输出时钟信号线CLKE和第六输出时钟信号线CLKF提供非有效电平；在第m级移位寄存器R中，下拉单元PD截止，第一节点N1维持有效电平；上拉单元UD根据第一节点N1的有效电平，向第二节点N2传输第一时钟信号端CK1提供的非有效电平；第一输出单元O1根据第三节点N3的有效电平和第二节点N2的非有效电平向第一输出端传输OUT1第一输出时钟信号端CKA的非有效电平；第二输出单元O2根据第四节点N4的有效电平和第二节点N2的非有效电平向第二输出端OUT2传输第二输出时钟信号端CKB的有效电平；

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一时钟信号端CK1（第一时钟信号线CLK1）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第一节点N1维持上一时段的有效电平并将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第三时钟信号线CLK3）提供的有效电平控制第三晶体管M3导通，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的非有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的非有效电平控制第一晶体管M1截止，即第一传输单元P1和第二传输单元P2均截止，第二节点N2的非有效电平控制第七晶体管M7和第九晶体管M9截止，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第一输出时钟信号线CLKA）提供的非有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第二输出时钟信号线CLKB）提供的有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2，另外需要说明的是，第一节点N1、第三节点N3和第四节点N4维持有效电平，实际上，由于第二输出端OUT2的电位由上一时段的非有效电平变为有效电平，例如从高电平变为低电平，由于第四电容C4的作用，会使第三节点N3和第四节点N4的电位被进一步拉的更低（更低的有效电平），以保证输出效果。

在第4正扫时段t4，第一时钟信号线CLK1、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供有效电平，第二时钟信号线CLK2、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC和第六输出时钟信号线CLKF提供非有效电平；在第m级移位寄存器R中，下拉单元PD根据第一时钟信号端CK1提供的有效电平，向第一节点N1输出非有效电平；第一节点N1向第三节点N3和第四节点N4传输非有效电平；上拉单元UD根据第一时钟信号端CK1提供的有效电平，向第二节点N2输出有效电平；第一输出单元O1根据第二节点N2的有效电平和第三节点N3的非有效电平向第一输出端OUT1输出非有效电平；第二输出单元O2根据第二节点N2的有效电平和第四节点N4的非有效电平向第二输出端OUT2输出非有效电平；

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一输入端IN提供非有效电平，该非有效电平通过导通的第一输入晶体管T1传输至输入节点Nin，第一时钟信号端CK1（第一时钟信号线CLK1）的有效电平控制第四晶体管M4和第五晶体管M5导通，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4导通，第二传输单元P2（第四晶体管M4）将输入节点Nin的非有效电平传输至第一节点N1，第一节点N1将非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第四传输单元P4（第五晶体管M5）将第一电源电压端V1的有效电平传输至第二节点N2，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第三时钟信号线CLK3）提供的非有效电平控制第三晶体管M3截止，第二节点N2的有效电平控制第一晶体管M1导通，即第一传输单元P1截止，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第二节点N2的有效电平控制第七晶体管M7和第九晶体管M9导通，第二电源电压端V2提供的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第三电源电压端V3提供的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的有效电平控制第十晶体管M10截止。

在第5正扫时段t5，第二时钟信号线CLK2、第一输出时钟信号线CLKA和第六输出时钟信号线CLKF提供有效电平，第一时钟信号线CLK1、第三时钟信号线CLK3、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供非有效电平；在第m级移位寄存器R中，下拉单元PD根据第二时钟信号端CK2的有效电平和第二节点N2的有效电平向第一节点N1传输第二电源电压端V2的非有效电平，第一节点N1、第三节点N3和第四节点N4维持非有效电平；上拉单元UD截止，第二节点N2维持有效电平；第一输出单元O1根据第三节点N3的非有效电平和第二节点N2的有效电平向第一输出端OUT1传输第二电源电压端V2的非有效电平；第二输出单元O2根据第四节点N4的非有效电平和第二节点N2的有效电平向第二输出端OUT2传输第三电源电压端V3的非有效电平。

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一时钟信号端CK1（第一时钟信号线CLK1）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第二时钟信号端CK2（第二时钟信号线CLK2）提供的有效电平控制第二晶体管M2导通，第三时钟信号端CK3（第三时钟信号线CLK3）提供的非有效电平控制第三晶体管M3截止，第二节点N2维持上一个时段的有效电平并控制第一晶体管M1导通，即第一传输单元P1导通，第二传输单元P2截止，第二电源电压端V2提供的非有效电平通过第一传输单元P1的第一晶体管M1和第二晶体管M2传输至第一节点N1，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第一节点N1的非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第二节点N2的有效电平控制第七晶体管M7导通并使第二电源电压端V2的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第二节点N2的有效电平控制第九晶体管M9导通并使第三电源电压端V3的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的非有效电平控制第十晶体管M10截止。

在第6正扫时段t6，第三时钟信号线CLK3、第二输出时钟信号线CLKB和第三输出时钟信号线CLKC提供有效电平，第一时钟信号线CLK1、第二时钟信号线CLK2、第一输出时钟信号线CLKA、第四输出时钟信号线CLKD、第五输出时钟信号线CLKE和第六输出时钟信号线CLKF提供非有效电平；在第m级移位寄存器R中，下拉单元PD根据第三时钟信号端CK3的有效电平和第二节点N2的有效电平向第一节点N1传输第二电源电压端V2的非有效电平，第一节点N1、第三节点N3和第四节点N4维持非有效电平；上拉单元UD截止，第二节点N2维持有效电平；第一输出单元O1根据第三节点N3的非有效电平和第二节点N2的有效电平向第一输出端OUT1传输第二电源电压端V2的非有效电平；第二输出单元O2根据第四节点N4的非有效电平和第二节点N2的有效电平向第二输出端OUT2传输第三电源电压端V3的非有效电平。

例如，对于第一级移位寄存器R1，第一扫描方向控制信号端U2D提供的有效电平控制第一输入晶体管T1导通，第二扫描方向控制信号端D2U提供的非有效电平控制第二输入晶体管T2截止，第一时钟信号端CK1（第一时钟信号线CLK1）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第三时钟信号线CLK3）提供的有效电平控制第三晶体管M3导通，第二节点N2维持有效电平，并控制第一晶体管M1、第七晶体管M7和第九晶体管M9导通，使第二电源电压端V2的非有效电平通过第七晶体管M7传输至第一输出端OUT1，使第三电源电压端V3的非有效电平通过第九晶体管M9传输至第二输出端OUT2，第二电源电压端V2的非有效电平通过第一晶体管M1和第三晶体管M3传输至第一节点N1，第一节点N1将非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的非有效电平控制第十晶体管M10截止。

对于第一级移位寄存器R1，在t1、t2和t3时段对第一输入端IN的有效电平进行了移位，其中，第一输出端OUT1将移位后的有效电平传输至第二级移位寄存器R2，作为后一级移位寄存器R2的输入信号，第一级移位寄存器R1在t4、t5和t6时段维持非有效电平的输出，在输入端的下一次有效电平到来之前，均会重复t4、t5和t6时段中的控制过程，以维持非有效电平的输出。对于其他的移位寄存器，每级移位寄存器均具有相同的控制过程，不同的移位寄存器在不同的时间对来自于上一级的输入信号中的有效电平进行移位，即可以实现正向扫描，即向各行复位扫描线按照从前向后的顺序依次提供有效电平，向各行数据写入扫描线按照从前向后的顺序依次提供有效电平，且对于同一行的复位扫描线和数据写入扫描线，其中复位扫描线上的有效电平位于数据写入扫描线上的有效电平之前，即可以实现从前向后的画面刷新驱动。

另外，在其中的t5和t6时段，第二晶体管M2和第三晶体管M3配合第二时钟信号端CK2和第三时钟信号端CK3的时序交替导通，以使第二电源电压端V2的非有效电平传输至第一节点N1，这样可以保证在所有的需要维持非有效电平输出的时段，第一节点N1的电位均维持在非有效电平，以进一步保证输出的稳定性。在电路的整个工作过程中，由于第一输出端OUT1长时间输出高电平，使第八晶体管M8长时间处于跨压作用下，因此第八晶体管M8的阈值电压容易发生漂移，如果第三节点N3的高电平维持不稳定，则第八晶体管M8容易产生漏电流。另外，传统的扫描电路中，由于只存在一个输出端，因此并不存在这个问题，在本申请实施例中，正是由于每级移位寄存器的第一输出端OUT1和第二输出端OUT2需要在不同的时刻输出移位信号，因此，在两个输出端维持高电平的t5和t6时段，才需要使用两个单独的晶体管轮流导通以保证第三节点N3维持高电平，以避免第三节点N3的高电平无法维持而导致的漏电流问题。

另外，如图18所示，如果有效电平为低电平，非有效电平为高电平，在t2和t3时段，第三节点N3的电位会由于第一输出端OUT1的电位从高电平变为低电平而通过第三电容C3的耦合作用被拉低，第四节点N4的电位会由于第二输出端OUT2的电位从高电平变为低电平而通过第四电容C4的耦合作用被拉低，由于在同一级移位寄存器中增加了对应的输出电路，第三电容C3和第四电容C4均电连接于同一个节点，而第一输出端OUT1和第二输出端OUT2的输出时序不同，会导致第三节点N3和第四节点N4电位被拉低的效果下降，为了保证第三节点N3和第四节点N4的电位被拉倒足够低，以保证输出效果，因此可以设置第一~第六输出时钟信号线（CLKA~CLKF）提供的信号中的低电平低于第一电源电压端V1提供的低电平，这样，第一输出时钟信号端CKA会向第一输出端OUT1提供更低的电位，第二输出时钟信号端CKB会向第二输出端OUT2提供更低的电位，即使第一输出端OUT1从高电平变为低电平时将第三节点N3的电位拉的更低，第二输出端OUT2从高电平变为低电平时将第四节点N4的电位拉的更低，以保证第三节点N3和第四节点N4在t2和t3时段被拉低至较低的电位，保证第八晶体管M8和第十晶体管M10完全导通，第一输出时钟信号端CKA的低电平完全输出至第一输出端OUT1，第二输出时钟信号端CKB的低电平完全输出至第二输出端OUT2，提高输出稳定性，改善输出效果。

在一种可能的实施方式中，如图4、图11和图19~图24所示，反扫阶段的每个扫描周期依次包括第1反扫时段t1’、第2反扫时段t2’、第3反扫时段t3’、第4反扫时段t4’、第5反扫时段t5’和第6反扫时段t6’。在反扫阶段，第一扫描方向信号线ud1提供非有效电平，第二扫描方向信号线ud2提供有效电平。

在第1反扫时段t1’，第三时钟信号线CLK3、第一输出时钟信号线CLKA和第四输出时钟信号线CLKD提供有效电平，第一时钟信号线CLK1、第二时钟信号线CLK2、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC、第五输出时钟信号线CLKE和第六输出时钟信号线CLKF提供非有效电平；在第m+2级移位寄存器R中，1≤m≤n-2，下拉单元PD根据第一时钟信号端CK1提供的有效电平，向第一节点N1输出有效电平；第一节点N1向第三节点N3和第四节点N4传输有效电平；上拉单元UD根据第一时钟信号端CK1提供的有效电平，向第二节点N2输出有效电平；第一输出单元O1和第二输出单元O2根据第二节点N2、第三节点N3和第四节点N4的有效电平向第一输出端OUT1和第二输出端OUT2输出非有效电平；

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第一输入端IN提供非有效电平，第二输入端XIN提供有效电平，该有效电平通过导通的第二输入晶体管T2传输至输入节点Nin，第一时钟信号端CK1（第三时钟信号线CLK3）的有效电平控制第四晶体管M4和第五晶体管M5导通，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4导通，第二传输单元P2（第四晶体管M4）将输入节点Nin的有效电平传输至第一节点N1，第一节点N1将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第四传输单元P4（第五晶体管M5）将第一电源电压端V1的有效电平传输至第二节点N2，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第一时钟信号线CLK1）提供的非有效电平控制第三晶体管M3截止，第二节点N2的有效电平控制第一晶体管M1导通，即第一传输单元P1截止，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的有效电平控制第七晶体管M7和第九晶体管M9导通，第二电源电压端V2提供的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第三电源电压端V3提供的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第五输出时钟信号线CLKE）提供的非有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第六输出时钟信号线CLKF）提供的非有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t1’阶段的工作过程与第一级移位寄存器R1在t1阶段的工作过程相同。

在第2反扫时段t2’，第二时钟信号线CLK2、第二输出时钟信号线CLKB和第五输出时钟信号线CLKE提供有效电平，第一时钟信号线CLK1、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第三输出时钟信号线CLKC、第四输出时钟信号线CLKD和第六输出时钟信号线CLKF提供非有效电平；在第m+2级移位寄存器R中，下拉单元PD截止，第一节点N1维持有效电平；上拉单元UD根据第一节点N1的有效电平，向第二节点N2传输第一时钟信号端CK1提供的非有效电平；第一输出单元O1根据第三节点N3的有效电平和第二节点N2的非有效电平向第一输出端OUT1传输第一输出时钟信号端CKA的有效电平；第二输出单元O2根据第四节点N4的有效电平和第二节点N2的非有效电平向第二输出端OUT2传输第二输出时钟信号端CKB的非有效电平；

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第一时钟信号端CK1（第三时钟信号线CLK3）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第一节点N1维持上一时段的有效电平并将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第二时钟信号端CK2（第二时钟信号线CLK2）提供的有效电平控制第二晶体管M2导通，第三时钟信号端CK3（第一时钟信号线CLK1）提供的非有效电平控制第三晶体管M3截止，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的非有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的非有效电平控制第一晶体管M1截止，即第一传输单元P1和第二传输单元P2均截止，第二节点N2的非有效电平控制第七晶体管M7和第九晶体管M9截止，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第五输出时钟信号线CLKE）提供的有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第六输出时钟信号线CLKF）提供的非有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t2’阶段的工作过程与第一级移位寄存器R1在t2阶段的工作过程相同。

在第3反扫时段t3’，第一时钟信号线CLK1、第三输出时钟信号线CLKC和第六输出时钟信号线CLKF提供有效电平，第二时钟信号线CLK2、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第二输出时钟信号线CLKB、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供非有效电平；在第m+2级移位寄存器R中，下拉单元PD截止，第一节点N1维持有效电平；上拉单元UD根据第一节点N1的有效电平，向第二节点N2传输第一时钟信号端CK1提供的非有效电平；第一输出单元O1根据第三节点N3的有效电平和第二节点N2的非有效电平向第一输出端OUT1传输第一输出时钟信号端CKA的非有效电平；第二输出单元O2根据第四节点N4的有效电平和第二节点N2的非有效电平向第二输出端OUT2传输第二输出时钟信号端CKB的有效电平；

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第一时钟信号端CK1（第三时钟信号线CLK3）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第一节点N1维持上一时段的有效电平并将有效电平传输至第三节点N3，第三节点N3将有效电平传输至第四节点N4，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第一时钟信号线CLK1）提供的有效电平控制第三晶体管M3导通，第二节点N2的非有效电平控制第一晶体管M1截止，即第一传输单元P1和第二传输单元P2均截止，第一节点N1的有效电平控制第三传输单元P3（第六晶体管M6）导通，使第一时钟信号端CK1提供的非有效电平通过第三传输单元P3传输至第二节点N2，第二节点N2的非有效电平控制第七晶体管M7和第九晶体管M9截止，第三节点N3的有效电平控制第八晶体管M8导通，使第一输出时钟信号端CKA（第五输出时钟信号线CLKE）提供的非有效电平通过第一输出单元O1的第八晶体管M8传输至第一输出端OUT1，第四节点N4的有效电平控制第十晶体管M10导通，使第二输出时钟信号端CKB（第六输出时钟信号线CLKF）提供的有效电平通过第二输出单元O2的第十晶体管M10传输至第二输出端OUT2。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t1’阶段的工作过程与第一级移位寄存器R1在t1阶段的工作过程相同。

在第4反扫时段t4’，第三时钟信号线CLK3、第一输出时钟信号线CLKA和第四输出时钟信号线CLKD提供有效电平，第一时钟信号线CLK1、第二时钟信号线CLK2、第二输出时钟信号线CLKB、第三输出时钟信号线CLKC、第五输出时钟信号线CLKE和第六输出时钟信号线CLKF提供非有效电平；在第m+2级移位寄存器R中，下拉单元PD根据第一时钟信号端CK1提供的有效电平，向第一节点N1输出非有效电平；第一节点N1向第三节点N3和第四节点N4传输非有效电平；上拉单元UD根据第一时钟信号端CK1提供的有效电平，向第二节点N2输出有效电平；第一输出单元O1根据第二节点N2的有效电平和第三节点N3的非有效电平向第一输出端OUT1输出非有效电平；第二输出单元O2根据第二节点N2的有效电平和第四节点N4的非有效电平向第二输出端OUT2输出非有效电平；

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第二输入端XIN提供非有效电平，该非有效电平通过导通的第二输入晶体管T2传输至输入节点Nin，第一时钟信号端CK1（第三时钟信号线CLK3）的有效电平控制第四晶体管M4和第五晶体管M5导通，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4导通，第二传输单元P2（第四晶体管M4）将输入节点Nin的非有效电平传输至第一节点N1，第一节点N1将非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第四传输单元P4（第五晶体管M5）将第一电源电压端V1的有效电平传输至第二节点N2，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第一时钟信号线CLK1）提供的非有效电平控制第三晶体管M3截止，第二节点N2的有效电平控制第一晶体管M1导通，即第一传输单元P1截止，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第二节点N2的有效电平控制第七晶体管M7和第九晶体管M9导通，第二电源电压端V2提供的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第三电源电压端V3提供的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的有效电平控制第十晶体管M10截止。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t4’阶段的工作过程与第一级移位寄存器R1在t4阶段的工作过程相同。

在第5反扫时段t5’，第二时钟信号线CLK2、第二输出时钟信号线CLKB和第五输出时钟信号线CLKE提供有效电平，第一时钟信号线CLK1、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第三输出时钟信号线CLKC、第四输出时钟信号线CLKD和第六输出时钟信号线CLKF提供非有效电平；在第m+2级移位寄存器R中，下拉单元PD根据第二时钟信号端CK2的有效电平和第二节点N2的有效电平向第一节点N1传输第二电源电压端V2的非有效电平，第一节点N1、第三节点N3和第四节点N4维持非有效电平；上拉单元UD截止，第二节点N2维持有效电平；第一输出单元O1根据第三节点N3的非有效电平和第二节点N2的有效电平向第一输出端OUT1传输非有效电平；第二输出单元O2根据第四节点N4的非有效电平和第二节点N2的有效电平向第二输出端OUT2传输非有效电平；

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第一时钟信号端CK1（第三时钟信号线CLK3）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第二时钟信号端CK2（第二时钟信号线CLK2）提供的有效电平控制第二晶体管M2导通，第三时钟信号端CK3（第二时钟信号线CLK2）提供的非有效电平控制第三晶体管M3截止，第二节点N2维持上一个时段的有效电平并控制第一晶体管M1导通，即第一传输单元P1导通，第二传输单元P2截止，第二电源电压端V2提供的非有效电平通过第一传输单元P1的第一晶体管M1和第二晶体管M2传输至第一节点N1，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第一节点N1的非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第二节点N2的有效电平控制第七晶体管M7导通并使第二电源电压端V2的非有效电平通过第一输出单元O1的第七晶体管M7传输至第一输出端OUT1，第二节点N2的有效电平控制第九晶体管M9导通并使第三电源电压端V3的非有效电平通过第二输出单元O2的第九晶体管M9传输至第二输出端OUT2，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的非有效电平控制第十晶体管M10截止。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t5’阶段的工作过程与第一级移位寄存器R1在t5阶段的工作过程相同。

在第6反扫时段t6’，第一时钟信号线CLK1、第三输出时钟信号线CLKC和第六输出时钟信号线CLKF提供有效电平，第二时钟信号线CLK2、第三时钟信号线CLK3、第一输出时钟信号线CLKA、第二输出时钟信号线CLKB、第四输出时钟信号线CLKD和第五输出时钟信号线CLKE提供非有效电平；在第m+2级移位寄存器R中，下拉单元PD根据第三时钟信号端CK3的有效电平和第二节点N2的有效电平向第一节点N1传输第二电源电压端V2的非有效电平，第一节点N1、第三节点N3和第四节点N4维持非有效电平；上拉单元UD截止，第二节点N2维持有效电平；第一输出单元O1根据第三节点N3的非有效电平和第二节点N2的有效电平向第一输出端OUT1传输非有效电平；第二输出单元O2根据第四节点N4的非有效电平和第二节点N2的有效电平向第二输出端OUT2传输非有效电平。

例如，对于第三级移位寄存器R3，第一扫描方向控制信号端U2D提供的非有效电平控制第一输入晶体管T1截止，第二扫描方向控制信号端D2U提供的有效电平控制第二输入晶体管T2导通，第一时钟信号端CK1（第三时钟信号线CLK3）的非有效电平控制第四晶体管M4和第五晶体管M5截止，即下拉单元PD中的第二传输单元P2以及上拉单元UD中的第四传输单元P4截止，第二时钟信号端CK2（第二时钟信号线CLK2）提供的非有效电平控制第二晶体管M2截止，第三时钟信号端CK3（第一时钟信号线CLK1）提供的有效电平控制第三晶体管M3导通，第二节点N2维持有效电平，并控制第一晶体管M1、第七晶体管M7和第九晶体管M9导通，使第二电源电压端V2的非有效电平通过第七晶体管M7传输至第一输出端OUT1，使第三电源电压端V3的非有效电平通过第九晶体管M9传输至第二输出端OUT2，第二电源电压端V2的非有效电平通过第一晶体管M1和第三晶体管M3传输至第一节点N1，第一节点N1将非有效电平传输至第三节点N3，第三节点N3将非有效电平传输至第四节点N4，第一节点N1的非有效电平控制第三传输单元P3（第六晶体管M6）截止，第三节点N3的非有效电平控制第八晶体管M8截止，第四节点N4的非有效电平控制第十晶体管M10截止。可以看出，除了第一输入晶体管T1和第二输入晶体管T2之外，第三级移位寄存器R3在t6’阶段的工作过程与第一级移位寄存器R1在t6阶段的工作过程相同。

对于第三级移位寄存器R3，在t1’、t2’和t3’时段对第二输入端XIN的有效电平进行了移位，其中，第一输出端OUT1将移位后的有效电平传输至第二级移位寄存器R2，作为前一级移位寄存器R2的输入信号，第三级移位寄存器R3在t4’、t5’和t6’时段维持非有效电平的输出，在输入端的下一次有效电平到来之前，均会重复t4’、t5’和t6’时段中的控制过程，以维持非有效电平的输出。对于其他的移位寄存器，每级移位寄存器均具有相同的控制过程，不同的移位寄存器在不同的时间对来自于下一级的输入信号中的有效电平进行移位，即可以实现反向扫描，即向各行复位扫描线按照从后向前的顺序依次提供有效电平，向各行数据写入扫描线按照从后向前的顺序依次提供有效电平，且对于同一行的复位扫描线和数据写入扫描线，其中复位扫描线上的有效电平位于数据写入扫描线上的有效电平之前，即可以实现从后向前的画面刷新驱动。

如图10和图11所示，可以看出，在正扫和反扫两个阶段中，交换了第一时钟信号线CLK1和第二时钟信号线CLK2的时序，交换了第一输出时钟信号线CKLA和第五输出时钟信号线CLKE的时序，交换了第二输出时钟信号线CLKB和第六输出时钟信号线CLKF的时序，在驱动过程中，只需要改变各时钟信号的时序以及第一扫描方向信号线ud1和第二扫描方向信号线ud2的时序，即可以实现正扫和反扫的切换，也就是说，只通过同一个扫描驱动电路，就可以驱动像素驱动电路的正向和反向扫描，且保证像素驱动电路的驱动控制。

如图25所示，本申请实施例还提供一种显示装置，包括上述的显示面板200。其中，显示面板200的具体结构和原理与上述实施例相同，在此不再赘述。显示装置可以是例如触摸显示屏、手机、平板计算机、笔记本电脑或电视机等任何具有显示功能的电子设备。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (21)

1.一种扫描驱动电路，其特征在于，包括：

依次级联的第1至第n级移位寄存器，每级所述移位寄存器包括：

输入节点、第一节点、第二节点、第三节点、第四节点、第一输出端和第二输出端，所述第一节点电连接于所述第三节点，所述第三节点电连接于所述第四节点；

下拉单元，所述下拉单元电连接于所述第一节点和所述输入节点，所述下拉单元受控于第一时钟信号和第二时钟信号向所述第一节点提供电平；

上拉单元，所述上拉单元电连接于所述第二节点和第一电源电压端，所述上拉单元受控于所述第一时钟信号向所述第二节点提供电平；

第一输出单元，所述第一输出单元电连接到第二电源电压端和第一输出时钟信号端，所述第一输出单元根据所述第二节点和所述第三节点的电平输出电平至所述第一输出端；

第二输出单元，所述第二输出单元电连接到第三电源电压端和第二输出时钟信号端，所述第二输出单元根据所述第二节点和所述第四节点的电平输出电平至所述第二输出端；

在所述扫描驱动电路的一个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平；

每级所述移位寄存器还包括：

第一时钟信号端、第二时钟信号端和第三时钟信号端，所述第一时钟信号端提供所述第一时钟信号，所述第二时钟信号端提供所述第二时钟信号，所述第三时钟信号端提供第三时钟信号；

所述扫描驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第一输出时钟信号线、第二输出时钟信号线、第三输出时钟信号线、第四输出时钟信号线、第五输出时钟信号线、第六输出时钟信号线、第一扫描方向信号线和第二扫描方向信号线；

在第3i-2级移位寄存器中，所述第一时钟信号端电连接于所述第一时钟信号线，所述第二时钟信号端电连接于所述第二时钟信号线，所述第三时钟信号端电连接于所述第三时钟信号线，所述第一输出时钟信号端电连接于所述第一输出时钟信号线，所述第二输出时钟信号端电连接于所述第二输出时钟信号线；

在第3i-1级移位寄存器中，所述第一时钟信号端电连接于所述第二时钟信号线，所述第二时钟信号端电连接于所述第三时钟信号线，所述第三时钟信号端电连接于所述第一时钟信号线，所述第一输出时钟信号端电连接于所述第三输出时钟信号线，所述第二输出时钟信号端电连接于所述第四输出时钟信号线；

在第3i级移位寄存器中，所述第一时钟信号端电连接于所述第三时钟信号线，所述第二时钟信号端电连接于所述第一时钟信号线，所述第三时钟信号端电连接于所述第二时钟信号线，所述第一输出时钟信号端电连接于所述第五输出时钟信号线，所述第二输出时钟信号端电连接于所述第六输出时钟信号线；

其中，i的取值为1、2、3、…、n；

在任意一级移位寄存器中，第一扫描方向控制信号端电连接于所述第一扫描方向信号线，第二扫描方向控制信号端电连接于所述第二扫描方向信号线。

2.根据权利要求1所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

第一输入端、第二输入端、第一扫描方向控制信号端和第二扫描方向控制信号端；

串联于所述第一输入端和所述输入节点之间的第一输入晶体管，所述第一输入晶体管的控制端电连接于所述第一扫描方向控制信号端；

串联于所述第二输入端和所述输入节点之间的第二输入晶体管，所述第二输入晶体管的控制端电连接于所述第二扫描方向控制信号端；

在第j级移位寄存器中，所述第一输入端电连接于第j-1级移位寄存器的第一输出端，j的取值为2、3、…、n；

在第k级移位寄存器中，所述第二输入端电连接于第k+1级移位寄存器的第一输出端，k的取值为1、2、3、…、n-1。

3.根据权利要求1所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

第五节点、第一时钟信号端和第二时钟信号端，所述第一时钟信号端提供所述第一时钟信号，所述第二时钟信号端提供所述第二时钟信号；

所述下拉单元包括：

第一传输单元，所述第一传输单元串联于所述第二电源电压端和所述第一节点之间，所述第一传输单元根据所述第二节点的电平和所述第二时钟信号，向所述第一节点传输电平；

第二传输单元，所述第二传输单元串联于所述第一节点和所述输入节点之间，所述第二传输单元根据所述第一时钟信号向所述第一节点传输电平。

4.根据权利要求3所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：第三时钟信号端CK3，所述第三时钟信号端CK3提供第三时钟信号；

所述第一传输单元包括：

串联于所述第二电源电压端和所述第五节点N5之间的第一晶体管M1，所述第一晶体管M1的控制端电连接于所述第二节点N2；

串联于所述第五节点N5和所述第一节点N1之间的第二晶体管M2，所述第二晶体管M2的控制端电连接于所述第二时钟信号端CK2；

并联于所述第二晶体管M2的第三晶体管M3，所述第三晶体管M3的控制端电连接于所述第三时钟信号端CK3；

所述第二传输单元包括：

串联于所述第一节点和所述输入节点之间的第四晶体管，所述第四晶体管的控制端电连接于所述第一时钟信号端。

5.根据权利要求1所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

第一时钟信号端，所述第一时钟信号端提供所述第一时钟信号；

所述上拉单元包括：

第三传输单元，所述第三传输单元串联于所述第二节点和所述第一时钟信号端之间，所述第三传输单元根据所述第一节点的电平向所述第二节点传输电平；

第四传输单元，所述第四传输单元串联于所述第二节点和所述第一电源电压端之间，所述第四传输单元根据所述第一时钟信号向所述第二节点传输电平。

6.根据权利要求5所述的扫描驱动电路，其特征在于

所述第四传输单元包括串联于所述第二节点和所述第一电源电压端之间的第五晶体管，所述第五晶体管的控制端电连接于所述第一时钟信号端；

所述第三传输单元包括串联于所述第二节点和所述第一时钟信号端之间的第六晶体管，所述第六晶体管的控制端电连接于所述第一节点。

7.根据权利要求1所述的扫描驱动电路，其特征在于，

所述第一输出单元包括：

串联于所述第二电源电压端和所述第一输出端之间的第七晶体管，所述第七晶体管的控制端电连接于所述第二节点；

串联于所述第二输出端和所述第一输出时钟信号端之间的第八晶体管，所述第八晶体管的控制端电连接于所述第三节点；

所述第二输出单元包括：

串联于所述第三电源电压端和所述第二输出端之间的第九晶体管，所述第九晶体管的控制端电连接于所述第二节点；

串联于所述第二输出端和所述第二输出时钟信号端之间的第十晶体管，所述第十晶体管的控制端电连接于所述第四节点。

8.根据权利要求7所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

串联于所述第二电源电压端和所述第二节点之间的第一电容。

9.根据权利要求8所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

串联于所述第三电源电压端和所述第二节点之间的第二电容；

所述第一电容与所述第七晶体管之间的距离小于所述第一电容与所述第九晶体管之间的距离；

所述第二电容与所述第七晶体管之间的距离大于所述第二电容与所述第九晶体管之间的距离。

10.根据权利要求7所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

串联于所述第三节点和所述第一输出端之间的第三电容；

串联于所述第四节点和所述第二输出端之间的第四电容。

11.根据权利要求7所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

第十一晶体管，所述第一节点通过所述第十一晶体管电连接于所述第三节点，所述第十一晶体管的控制端电连接于所述第一电源电压端。

12.根据权利要求11所述的扫描驱动电路，其特征在于，

每级所述移位寄存器还包括：

第十二晶体管，所述第三节点通过所述第十二晶体管电连接于所述第四节点，所述第十二晶体管的控制端电连接于所述第一电源电压端。

13.根据权利要求4所述的扫描驱动电路，其特征在于，

所述第四晶体管为双栅晶体管。

14.根据权利要求1所述的扫描驱动电路，其特征在于，

所述有效电平为低电平，非有效电平为高电平，所述第一电源电压端用于提供低电平，所述第二电源电压端用于提供高电平，所述第三电源电压端用于提供高电平；

所述第一~第六输出时钟信号线提供的信号中的低电平低于所述第一电源电压端提供的低电平。

15.一种驱动方法，其特征在于，用于如权利要求1至14中任意一项所述的扫描驱动电路；

所述扫描驱动电路用于工作于正扫阶段或反扫阶段；

在所述正扫阶段的每个扫描周期中，所述第1至第n级移位寄存器的第一输出端按照第1至第n的顺序依次输出有效电平，在所述正扫阶段的每个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平；

在所述反扫阶段的每个扫描周期中，所述第1至第n级移位寄存器的第一输出端按照第n至第1的顺序依次输出有效电平，在所述反扫阶段的每个扫描周期中，每个所述移位寄存器的第一输出端和第二输出端依次输出有效电平。

16.一种驱动方法，其特征在于，用于如权利要求1所述的扫描驱动电路；

所述扫描驱动电路用于工作于正扫阶段或反扫阶段；

所述正扫阶段的每个扫描周期依次包括第1正扫时段、第2正扫时段和第3正扫时段；

在所述第1正扫时段、所述第2正扫时段和所述第3正扫时段，所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线依次提供有效电平；

在所述第1正扫时段、所述第2正扫时段和所述第3正扫时段，所述第四输出时钟信号线和所述第五输出时钟信号线组成的信号线组、所述第一输出时钟信号线和所述第六输出时钟信号线组成的信号线组、所述第二输出时钟信号线和所述第三输出时钟信号线组成的信号线组依次提供有效电平。

17.根据权利要求16所述的驱动方法，其特征在于，

所述反扫阶段的每个扫描周期依次包括第1反扫时段、第2反扫时段和第3反扫时段；

在所述第1反扫时段、所述第2反扫时段和所述第3反扫时段，所述第三时钟信号线、所述第二时钟信号线和所述第三时钟信号线依次提供有效电平；

在所述第1反扫时段、所述第2反扫时段和所述第3反扫时段，所述第一输出时钟信号线和所述第四输出时钟信号线组成的信号线组、所述第二输出时钟信号线和所述第五输出时钟信号线组成的信号线组、所述第三输出时钟信号线和所述第六输出时钟信号线组成的信号线组依次提供有效电平。

18.根据权利要求16所述的驱动方法，其特征在于，

所述正扫阶段的每个扫描周期依次包括所述第1正扫时段、所述第2正扫时段、所述第3正扫时段、第4正扫时段、第5正扫时段和第6正扫时段；

在所述第1正扫时段，所述第一时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供有效电平，所述第二时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在第m级移位寄存器中，1≤m≤n-2，所述下拉单元根据所述第一时钟信号端提供的有效电平，向所述第一节点输出有效电平；所述第一节点向所述第三节点和第四节点传输有效电平；所述上拉单元根据所述第一时钟信号端提供的有效电平，向所述第二节点输出有效电平；所述第一输出单元和所述第二输出单元根据第二节点、第三节点和第四节点的有效电平向所述第一输出端和所述第二输出端输出非有效电平；

在所述第2正扫时段，所述第二时钟信号线、所述第一输出时钟信号线和所述第六输出时钟信号线提供有效电平，所述第一时钟信号线、所述第三时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供非有效电平；在所述第m级移位寄存器中，所述下拉单元截止，所述第一节点维持有效电平；所述上拉单元根据所述第一节点的有效电平，向所述第二节点传输第一时钟信号端提供的非有效电平；所述第一输出单元根据第三节点的有效电平和第二节点的非有效电平向第一输出端传输第一输出时钟信号端的有效电平；所述第二输出单元根据第四节点的有效电平和第二节点的非有效电平向第二输出端传输第二输出时钟信号端的非有效电平；

在所述第3正扫时段，所述第三时钟信号线、所述第二输出时钟信号线和所述第三输出时钟信号线提供有效电平，所述第一时钟信号线、所述第二时钟信号线、所述第一输出时钟信号线、所述第四输出时钟信号线、所述第五输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在所述第m级移位寄存器中，所述下拉单元截止，所述第一节点维持有效电平；所述上拉单元根据所述第一节点的有效电平，向所述第二节点传输第一时钟信号端提供的非有效电平；所述第一输出单元根据第三节点的有效电平和第二节点的非有效电平向第一输出端传输第一输出时钟信号端的非有效电平；所述第二输出单元根据第四节点的有效电平和第二节点的非有效电平向第二输出端传输第二输出时钟信号端的有效电平；

在所述第4正扫时段，所述第一时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供有效电平，所述第二时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在第m级移位寄存器中，所述下拉单元根据所述第一时钟信号端提供的有效电平，向所述第一节点输出非有效电平；所述第一节点向所述第三节点和第四节点传输非有效电平；所述上拉单元根据所述第一时钟信号端提供的有效电平，向所述第二节点输出有效电平；所述第一输出单元根据所述第二节点的有效电平和所述第三节点的非有效电平向所述第一输出端输出非有效电平；所述第二输出单元根据第二节点的有效电平和所述第四节点的非有效电平向所述第二输出端输出非有效电平；

在所述第5正扫时段，所述第二时钟信号线、所述第一输出时钟信号线和所述第六输出时钟信号线提供有效电平，所述第一时钟信号线、所述第三时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供非有效电平；在所述第m级移位寄存器中，所述下拉单元根据所述第二时钟信号端的有效电平和所述第二节点的有效电平向所述第一节点传输所述第二电源电压端的非有效电平，所述第一节点、所述第三节点和所述第四节点维持非有效电平；所述上拉单元截止，所述第二节点维持有效电平；所述第一输出单元根据第三节点的非有效电平和第二节点的有效电平向第一输出端传输非有效电平；所述第二输出单元根据第四节点的非有效电平和第二节点的有效电平向第二输出端传输非有效电平；

在所述第6正扫时段，所述第三时钟信号线、所述第二输出时钟信号线和所述第三输出时钟信号线提供有效电平，所述第一时钟信号线、所述第二时钟信号线、所述第一输出时钟信号线、所述第四输出时钟信号线、所述第五输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在所述第m级移位寄存器中，所述下拉单元根据所述第三时钟信号端的有效电平和所述第二节点的有效电平向所述第一节点传输所述第二电源电压端的非有效电平，所述第一节点、所述第三节点和所述第四节点维持非有效电平；所述上拉单元截止，所述第二节点维持有效电平；所述第一输出单元根据第三节点的非有效电平和第二节点的有效电平向第一输出端传输非有效电平；所述第二输出单元根据第四节点的非有效电平和第二节点的有效电平向第二输出端传输非有效电平。

19.根据权利要求18所述的驱动方法，其特征在于，

所述反扫阶段的每个扫描周期依次包括第1反扫时段、第2反扫时段、第3反扫时段、第4反扫时段、第5反扫时段和第6反扫时段；

在所述第1反扫时段，所述第三时钟信号线、所述第一输出时钟信号线和所述第四输出时钟信号线提供有效电平，所述第一时钟信号线、所述第二时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线、所述第五输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在第m+2级移位寄存器中，1≤m≤n-2，所述下拉单元根据所述第一时钟信号端提供的有效电平，向所述第一节点输出有效电平；所述第一节点向所述第三节点和第四节点传输有效电平；所述上拉单元根据所述第一时钟信号端提供的有效电平，向所述第二节点输出有效电平；所述第一输出单元和所述第二输出单元根据第二节点、第三节点和第四节点的有效电平向所述第一输出端和所述第二输出端输出非有效电平；

在所述第2反扫时段，所述第二时钟信号线、所述第二输出时钟信号线和所述第五输出时钟信号线提供有效电平，所述第一时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第三输出时钟信号线、所述第四输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在所述第m+2级移位寄存器中，所述下拉单元截止，所述第一节点维持有效电平；所述上拉单元根据所述第一节点的有效电平，向所述第二节点传输第一时钟信号端提供的非有效电平；所述第一输出单元根据第三节点的有效电平和第二节点的非有效电平向第一输出端传输第一输出时钟信号端的有效电平；所述第二输出单元根据第四节点的有效电平和第二节点的非有效电平向第二输出端传输第二输出时钟信号端的非有效电平；

在所述第3反扫时段，所述第一时钟信号线、所述第三输出时钟信号线和所述第六输出时钟信号线提供有效电平，所述第二时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第二输出时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供非有效电平；在所述第m+2级移位寄存器中，所述下拉单元截止，所述第一节点维持有效电平；所述上拉单元根据所述第一节点的有效电平，向所述第二节点传输第一时钟信号端提供的非有效电平；所述第一输出单元根据第三节点的有效电平和第二节点的非有效电平向第一输出端传输第一输出时钟信号端的非有效电平；所述第二输出单元根据第四节点的有效电平和第二节点的非有效电平向第二输出端传输第二输出时钟信号端的有效电平；

在所述第4反扫时段，所述第三时钟信号线、所述第一输出时钟信号线和所述第四输出时钟信号线提供有效电平，所述第一时钟信号线、所述第二时钟信号线、所述第二输出时钟信号线、所述第三输出时钟信号线、所述第五输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在第m+2级移位寄存器中，所述下拉单元根据所述第一时钟信号端提供的有效电平，向所述第一节点输出非有效电平；所述第一节点向所述第三节点和第四节点传输非有效电平；所述上拉单元根据所述第一时钟信号端提供的有效电平，向所述第二节点输出有效电平；所述第一输出单元根据所述第二节点的有效电平和所述第三节点的非有效电平向所述第一输出端输出非有效电平；所述第二输出单元根据第二节点的有效电平和所述第四节点的非有效电平向所述第二输出端输出非有效电平；

在所述第5反扫时段，所述第二时钟信号线、所述第二输出时钟信号线和所述第五输出时钟信号线提供有效电平，所述第一时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第三输出时钟信号线、所述第四输出时钟信号线和所述第六输出时钟信号线提供非有效电平；在所述第m+2级移位寄存器中，所述下拉单元根据所述第二时钟信号端的有效电平和所述第二节点的有效电平向所述第一节点传输所述第二电源电压端的非有效电平，所述第一节点、所述第三节点和所述第四节点维持非有效电平；所述上拉单元截止，所述第二节点维持有效电平；所述第一输出单元根据第三节点的非有效电平和第二节点的有效电平向第一输出端传输非有效电平；所述第二输出单元根据第四节点的非有效电平和第二节点的有效电平向第二输出端传输非有效电平；

在所述第6反扫时段，所述第一时钟信号线、所述第三输出时钟信号线和所述第六输出时钟信号线提供有效电平，所述第二时钟信号线、所述第三时钟信号线、所述第一输出时钟信号线、所述第二输出时钟信号线、所述第四输出时钟信号线和所述第五输出时钟信号线提供非有效电平；在所述第m+2级移位寄存器中，所述下拉单元根据所述第三时钟信号端的有效电平和所述第二节点的有效电平向所述第一节点传输所述第二电源电压端的非有效电平，所述第一节点、所述第三节点和所述第四节点维持非有效电平；所述上拉单元截止，所述第二节点维持有效电平；所述第一输出单元根据第三节点的非有效电平和第二节点的有效电平向第一输出端传输非有效电平；所述第二输出单元根据第四节点的非有效电平和第二节点的有效电平向第二输出端传输非有效电平。

20.一种显示面板，其特征在于，包括：

如权利要求1至14中任意一项所述的扫描驱动电路；

第1至第n行像素驱动电路，每行所述像素驱动电路包括多个像素驱动电路，每个所述像素驱动电路包括复位模块和数据写入模块；

第q级移位寄存器的第一输出端电连接于第q行像素驱动电路的复位模块，第q级移位寄存器的第二输出端电连接于第q行像素驱动电路的数据写入模块，所述复位模块根据第q级移位寄存器的第一输出端的有效电平控制所述像素驱动电路进入复位阶段，所述数据写入模块根据第q即移位寄存器的第二输出端的有效电平控制所述像素驱动电路进入数据写入阶段，在所述扫描驱动电路的一个扫描周期中，第q级移位寄存器中复位阶段位于数据写入阶段之前，q的取值为1、2、3、…、n。

21.一种显示装置，其特征在于，包括如权利要求20所述的显示面板。