CN112331142A - 扫描驱动电路、显示面板和显示装置 - Google Patents

Abstract

本申请实施例提供一种扫描驱动电路、显示面板和显示装置，涉及显示领域，能够改善由于扫描驱动电路中由于晶体管特性漂移而导致的显示异常。扫描驱动电路，包括级联的多个移位寄存器单元，每个移位寄存器单元包括：第一晶体管，第一晶体管的第一端电连接于第一时钟信号端，第一晶体管的第二端电连接于本级移位寄存器单元的输出端，第一晶体管的控制端电连接于第一节点，第一时钟信号端用于提供由高电平VGH和低电平VGL组成的第一时钟信号；第二晶体管，第二晶体管的第一端电连接于第一节点，第二晶体管的第二端电连接于第一电压端，第二晶体管的控制端电连接于本级移位寄存器单元的第一输入端，第一电压端用于提供第一电压VA，VA＜VGH。

Description

扫描驱动电路、显示面板和显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种扫描驱动电路、显示面板和显示装置。

背景技术

显示面板中具有扫描驱动电路，用于提高周期性的扫描信号，显示面板在扫描信号的作用下进行逐行扫描，并在扫描的过程中将数据写上的数据电压写入对应的子像素，以实现画面显示功能。然而，目前的显示面板在使用时可能会出现画面显示异常。

发明内容

本申请实施例提供一种扫描驱动电路、显示面板和显示装置，能够改善由于扫描驱动电路中由于晶体管特性漂移而导致的显示异常。

第一方面，提供一种扫描驱动电路，包括级联的多个移位寄存器单元，每个所述移位寄存器单元包括：

第一晶体管，所述第一晶体管的第一端电连接于第一时钟信号端，所述第一晶体管的第二端电连接于本级移位寄存器单元的输出端，所述第一晶体管的控制端电连接于第一节点，所述第一时钟信号端用于提供由高电平VGH和低电平VGL组成的第一时钟信号；

第二晶体管，所述第二晶体管的第一端电连接于所述第一节点，所述第二晶体管的第二端电连接于第一电压端，所述第二晶体管的控制端电连接于本级移位寄存器单元的第一输入端，所述第一电压端用于提供第一电压VA，VA＜VGH。

在一种可能的实施方式中，VA＝VGH-Vth，Vth为所述第二晶体管的阈值电压。

在一种可能的实施方式中，扫描驱动电路还包括：串联于第一原始电压端和第二原始电压端之间的两个分压单元，所述两个分压单元之间的连接节点电连接于所述第一电压端。

在一种可能的实施方式中，所述分压单元为电阻。

在一种可能的实施方式中，每个所述分压单元包括至少一个二极管。

在一种可能的实施方式中，所述第一原始电压端用于提供所述高电平VGH，所述第二原始电压端用于提供所述低电平VGL。

在一种可能的实施方式中，扫描驱动电路还包括：

串联于本级移位寄存器单元的输出端和所述第一晶体管的控制端之间的第一电容；

第三晶体管，所述第三晶体管的第一端电连接于低电平电压端，所述低电平电压端用于提供所述低电平VGL，所述第三晶体管的第二端电连接于本级移位寄存器单元的输出端，所述第三晶体管的控制端电连接于第二节点；

第四晶体管，所述第四晶体管的第一端电连接于所述低电平电压端，所述第四晶体管的第二端电连接于所述第一节点，所述第四晶体管的控制端电连接于所述第二节点；

第五晶体管，所述第五晶体管的第一端电连接于所述低电平电压端，所述第五晶体管的第二端电连接于所述第二节点，所述第五晶体管的控制端电连接于所述第一节点；

第二电容，串联于所述低电平电压端和所述第二节点之间。

在一种可能的实施方式中，扫描驱动电路还包括：

第六晶体管，所述第六晶体管的第一端电连接于所述第二节点，所述第六晶体管的第二端电连接于高电平电压端，所述高电平电压端提供所述高电平VGH，所述第六晶体管的控制端电连接于第三节点；

第七晶体管，所述第七晶体管的第一端电连接于所述第三节点，所述第七晶体管的第二端电连接于第二时钟信号端，所述第七晶体管的控制端电连接于所述第一电压端；

第八晶体管，所述第八晶体管的第一端电连接于所述第三节点，所述第八晶体管的第二端电连接于第三时钟信号端，所述第八晶体管的控制端电连接于第二电压端；

第九晶体管，所述第九晶体管的第一端电连接于所述第一节点，所述第九晶体管的第二端电连接于所述第二电压端，所述第九晶体管的控制端电连接于本级移位寄存器单元的第二输入端。

在一种可能的实施方式中，扫描驱动电路还包括：

串联于所述第一节点和所述第一晶体管的控制端之间的第十晶体管，所述第十晶体管的控制端电连接于所述高电平电压端。

第二方面，提供一种显示面板，包括上述的扫描驱动电路。

第三方面，提供一种显示装置，包括上述的显示面板。

本申请实施例中的扫描驱动电路、显示面板和显示装置，设置其中第一电压端用于提供第一电压VA，VA＜VGH，这样，当第二晶体管截止时，其控制端和第二端之间的压差为VGH-VA＞0，当第二晶体管导通时，其控制端和第二端之间的压差为VGL-VA＜0，一方面，由于第二晶体管的控制端和第二端之间的压差在两个时段分别具有不同的极性反向，即实现了动态夹压，更有利于维持器件的稳定性，降低第二晶体管由于长时间在同一极性方向的电压夹持下发生特性漂移的概率；另一方面，与现有技术相比，第二晶体管导通时，其控制端和第二端之间的压差绝对值较低，即降低了第二晶体管导通时所承受的压差，可以减缓器件地衰老，即降低了第二晶体管发生特性漂移的概率。因此本申请实施例中的扫描驱动电路能够改善由于扫描驱动电路中由于晶体管特性漂移而导致的显示异常。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种移位寄存器单元中部分结构的等效电路示意图；

图2为图1对应的一种信号时序图；

图3为本申请实施例中一种扫描驱动电路的结构示意图；

图4为图3对应的一种信号时序图；

图5为图3中一种移位寄存器单元的结构示意图；

图6为图5对应的一种信号时序图；

图7为本申请实施例中一种包括两个分压单元的部分结构示意图；

图8为本申请实施例中另一种包括两个分压单元的部分结构示意图；

图9为图3中另一种移位寄存器单元的结构示意图；

图10为图9对应的一种信号时序图；

图11为本申请实施例中一种显示装置的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

为了更好地体现本申请实施例的技术效果，在说明本申请实施例的技术方案之前，首先对现有技术的问题发现过程进行说明。

例如，现有技术中显示面板包括扫描驱动电路，扫描驱动电路包括级联的多级移位寄存器单元，图1中示意了一种移位寄存器单元中部分结构的等效电路示意图，如图1和图2所示，对于某个移位寄存器单元来说，在第一时段t1’，其输入端in’提供高电平，控制第二晶体管T2’导通，使第一电压端A’提供的高电平VGH通过第二晶体管T2’向第一节点N1’充电，使第一节点N1’的电位升高，第一节点N1’的电位控制第一晶体管T1’导通，第一时钟信号端CK1’的低电平传输至输出端out’，在第二时段t2’，输入端in’提供低电平VGL，控制第二晶体管T2’截止，第一节点N1’的电位控制第一晶体管T1’导通，第一时钟信号端CK1’的电位变为高电平VGH，并通过第一晶体管T1’传输至输出端out’，同时，由于第一电容C1’的作用，使第一节点N1’的电位被拉高，移位寄存器单元即实现了将输入端in’在第一时段t1’的高电平在第二时段t2’输出的作用，即实现了移位寄存的作用，该移位寄存器单元的输出端out’连接于对应的一条扫描线，扫描线上的高电平用于控制数据线向该行像素充电。在该移位寄存器单元中，输入端in’连接于上一级移位寄存器单元的输出端，第一时钟信号端CK1’提供由高电平VGH和低电平VGL组成的第一时钟信号，第一电压端A’提供高电平VGH，可见，在第二晶体管T2’导通时，其控制端和第一电压端A’之间的电压差为0，在第二晶体管T2’截止时，其控制端和第一电压端A’之间的电压差为VGL-VGH，然而，在显示面板的工作过程中，移位寄存器单元中的第二晶体管T2’每一帧仅导通一次，即第二晶体管T2’的控制端在99.9％的时间处于低电平VGL状态，同时第一电压端A’的电压处于高电平VGH状态，导致第二晶体管T2’的这两端在大部分时间处于VGL-VGH的单向负压压差状态下，容易导致第二晶体管T2’的电学特性漂移进而导致显示异常。例如VGH＝10V，VGL＝-7V，Vth＝2V，第二晶体管T2’在理想状态下导通时，第一节点N1’的电压为VGH-Vth＝8V，该移位寄存器单元正常工作，此时输入端in’和第一电压端A’之间的压差为0；第二晶体管T2’在截止时，输入端in’和第一电压端A’之间的压差为VGL-VGH＝-17V，在两种状态，第二晶体管T2’的这两端整体表现为负压，使得器件特性容易发生漂移，进而改变第二晶体管T2’的充电能力，导致第一节点N1’的电压无法达到要求的值，最终导致输出端out’的信号异常，即会产生显示异常。以下对本申请实施例中的技术方案进行说明。

如图3、图4和图5和图6所示，本申请实施例提供了一种扫描驱动电路，包括：级联的多个移位寄存器单元10，每个移位寄存器单元10包括：第一晶体管T1，第一晶体管T1的第一端电连接于第一时钟信号端CK1，第一晶体管T1的第二端电连接于本级移位寄存器单元10的输出端out，第一晶体管T1的控制端电连接于第一节点N1，第一时钟信号端CK1用于提供由高电平VGH和低电平VGL组成的第一时钟信号；第二晶体管T2，第二晶体管T2的第一端电连接于第一节点N1，第二晶体管T2的第二端电连接于第一电压端A，第二晶体管T2的控制端电连接于本级移位寄存器单元10的第一输入端in1，第一电压端A用于提供第一电压VA，VA＜VGH。

具体地，级联的多个移位寄存器单元10是指除第一级移位寄存器单元10之外，任意移位寄存器单元10的第一输入端in1连接于上一级移位寄存器单元10的输出端out。以第一晶体管T1和第二晶体管T2为N型晶体管为例，对于任意移位寄存器单元10来说或，在第一时段t1，其第一输入端in1提供高电平，控制第二晶体管T2导通，使第一电压端A提供的第一电压VA通过第二晶体管T2向第一节点N1充电，使第一节点N1的电位升高，第一节点N1的电位控制第一晶体管T1导通，第一时钟信号端CK1的低电平VGL传输至输出端out，在第二时段t2，第一输入端in1提供低电平VGL，控制第二晶体管T2截止，第一节点N1的电位控制第一晶体管T1导通，第一时钟信号端CK1的电位变为高电平VGH，并通过第一晶体管T1传输至输出端out。移位寄存器单元10即实现了将第一输入端in1在第一时段t1的高电平在第二时段t2输出。其中，当第二晶体管T2导通时，其控制端和第二端之间的压差即为第一输入端in1和第一电压端A之间的压差，即为VGH-VA，由于VA＜VGH，因此，VGH-VA＞0；当第二晶体管T2截止时，其控制端和第二端之间的压差为VGL-VA＜0，|VGL-VA|＜|VGL-VGH|。

本申请实施例中的扫描驱动电路，设置其中第一电压端用于提供第一电压VA，VA＜VGH，这样，当第二晶体管截止时，其控制端和第二端之间的压差为VGH-VA＞0，当第二晶体管导通时，其控制端和第二端之间的压差为VGL-VA＜0，一方面，由于第二晶体管的控制端和第二端之间的压差在两个时段分别具有不同的极性反向，即实现了动态夹压，更有利于维持器件的稳定性，降低第二晶体管由于长时间在同一极性方向的电压夹持下发生特性漂移的概率；另一方面，与现有技术相比，第二晶体管导通时，其控制端和第二端之间的压差绝对值较低，即降低了第二晶体管导通时所承受的压差，可以减缓器件地衰老，即降低了第二晶体管发生特性漂移的概率。因此本申请实施例中的扫描驱动电路能够改善由于扫描驱动电路中由于晶体管特性漂移而导致的显示异常。

在一种可能的实施方式中，VA＝VGH-Vth，Vth为第二晶体管T2的阈值电压。

具体地，第二晶体管T2的阈值电压可以预先确定，基于该阈值电压来设置第一电压端A的电压值，设置VA＝VGH-Vth，可以使第一节点N1在第一时段t1充电之后的电位与设置第一电压端A的电压值为VGH时相同，从而使移位寄存器单元的输出更加准确。例如，如图1和图2所示，在现有技术中，VGH＝10V，VGL＝-7V，Vth＝2V，在第一时段t1’，第一节点N1’的电位被充电且逐渐升高，当升高至VGH-Vth＝8V时，第二晶体管T2’截止，即当第二晶体管T2’的控制端电位为VGH时，可以使第一节点N1’被充电至VGH-Vth。如图5和图6所示，在本申请实施例中，假设VGH＝10V，VGL＝-7V，Vth＝2V，在第一时段t1，第一节点N1的电位被充电且逐渐升高，当升高至VGH-Vth＝8V时，即使第一节点N1的电位与第一电压端A的电位相同，即当第二晶体管T2’的控制端电位为VGH时，可以第一节点N1的电位被充电至VGH-Vth，与现有技术中的电位相同，也就是说，可以实现与现有技术中完全相同的控制效果，使移位寄存器单元的输出更加准确。

在一种可能的实施方式中，如图7所示，扫描驱动电路还包括：串联于第一原始电压端V1和第二原始电压端V2之间的两个分压单元20，两个分压单元20之间的连接节点电连接于第一电压端A。通过两个分压单元20的分压作用可以对第一原始电压端V1和第二原始电压端V2之间的压差进行分压，以便于得到第一电压端A所需要的电压值。通过利用已有的电压进行分压来获取第一电压端A所需要的第一电压VA，无需驱动芯片IC来额外提供电压，可以降低IC的引脚数量以及降低IC的成本。

在一种可能的实施方式中，如图7所示，分压单元20为电阻。例如，其中靠近第一原始电压端V1的分压单元20包括第一分压电阻R1，靠近第二原始电压端V2的分压单元20包括第二分压电阻R2，假设第一原始电压端V1的电压值为v1，第二原始电压端V2的电压值为v2，第一分压电阻R1的电压值为r1，第二分压电阻R2的电压值为r2，根据电路分析，第一电压端A的第一电压VA的电压值为

其中，根据预先确定的v1、v2和第一电压端A的第一电压VA的电压值，可以确定r1和r2之间的比例关系，即可以确定第一分压电阻R1和第二分压电阻R2的具体选择方式。电阻分压的方式使得分压更加灵活，调整电阻的阻值即可以得到所需要的第一电压VA。

在一种可能的实施方式中，如图8所示，每个分压单元20包括至少一个二极管D，具体地，例如，其中靠近第一原始电压端V1的分压单元20包括一个二极管D，靠近第二原始电压端V2的分压单元20包括3个二极管D，其中任意二极管D的阳极均为连接第一原始电压端V1的电极，阴极均为连接第二原始电压端V2的电极，假设每个二极管D的等效电阻值为R，第一原始电压端V1的电压值为v1，第二原始电压端V2的电压值为v2，根据电路分析，第一电压端A的第一电压VA的电压值为

其中，根据预先确定的v1、v2和第一电压VA，可以确定R的值，即可以确定二极管D的具体参数。二极管分压的方式同样可以得到所需要的第一电压VA，但是由于二极管的单向导通性，提高了分压的稳定性，例如即便第一电压端A的电压出现异常，也不会影响到第一原始电压端V1。

在一种可能的实施方式中，如图7和图8所示，第一原始电压端V1用于提供上述高电平VGH，第二原始电压端V2用于提供上述低电平VGL，即可以通过驱动芯片所产生的高电平VGH和低电平VGL进行分压，即可得到上述第一电压端A的第一电压VA，无需引入额外的电压信号。

在一种可能的实施方式中，如图8所示，扫描驱动电路还包括：串联于本级移位寄存器单元的输出端out和第一晶体管T1的控制端之间的第一电容C1；第三晶体管T3，第三晶体管T3的第一端电连接于低电平电压端Vgl，低电平电压端Vgl用于提供低电平VGL，第三晶体管T3的第二端电连接于本级移位寄存器单元的输出端out，第三晶体管T3的控制端电连接于第二节点N2；第四晶体管T4，第四晶体管T4的第一端电连接于低电平电压端Vgl，第四晶体管T4的第二端电连接于第一节点N1，第四晶体管T4的控制端电连接于第二节点N2；第五晶体管T5，第五晶体管T5的第一端电连接于低电平电压端Vgl，第五晶体管T5的第二端电连接于第二节点N2，第五晶体管T5的控制端电连接于第一节点N1；第二电容C2，串联于低电平电压端Vgl和第二节点N2之间。

具体地，其中第一电容C1的主要作用是维持第一节点N1的电位，例如在第一时段t1，通过第二晶体管T2向第一节点N1充电完成之后，第一节点N1的电位通过第一电容C1的作用被保持，即当第二晶体管T2截止，第一节点N1的电位仍被保持，在第二时段t2，输出端out的电位由低电平VGL变为高电平VGH，根据第一电容C1的自举作用，第一节点N1的电位也会升高。第一晶体管T1、第二晶体管T2和第一电容C1组成拉高单元，用于使移位寄存器单元的输出端out电位被拉高，第三晶体管T3、第四晶体管T4、第五晶体管T5和第二电容C2组成拉低单元，用于使移位寄存器单元的输出端out电位被拉低。在第一时段t1和第二时段t2，响应于第一节点N1的电压，第五晶体管T5导通，低电平电压端Vgl通过第五晶体管T5向第二节点N2充电，使第二节点N2的电位为低电压，从而进一步控制第三晶体管T3截止，第二节点N2的低电压同时控制第四晶体管T4截止。

在一种可能的实施方式中，如图8所示，扫描驱动电路，还包括：第六晶体管T6，第六晶体管T6的第一端电连接于第二节点N2，第六晶体管T6的第二端电连接于高电平电压端Vgh，高电平电压端Vgh提供高电平VGH，第六晶体管T6的控制端电连接于第三节点N3；第七晶体管T7，第七晶体管T7的第一端电连接于第三节点N3，第七晶体管T7的第二端电连接于第二时钟信号端CK2，第七晶体管T7的控制端电连接于第一电压端A；第八晶体管T8，第八晶体管T8的第一端电连接于第三节点N3，第八晶体管T8的第二端电连接于第三时钟信号端CK3，第八晶体管T8的控制端电连接于第二电压端B；第九晶体管T9，第九晶体管T9的第一端电连接于第一节点N1，第九晶体管T9的第二端电连接于第二电压端B，第九晶体管T9的控制端电连接于本级移位寄存器单元的第二输入端in2，本级移位寄存器单元的第二输入端in2电连接于下一级移位寄存器单元10的输出端out。第七晶体管T7和第六晶体管T6用于进一步保证第二节点N2被拉低，第八晶体管T8和第九晶体管T9用于在反扫的方式下起作用，其中第八晶体管T8的作用与第七晶体管T7的作用相同，但是两者分别在反扫和正扫下各自起作用，第九晶体管T9和第一晶体管T1的作用相同，但是两者分别在反扫和正扫下各自起作用。

在一种可能的实施方式中，如图8所示，扫描驱动电路，还包括：串联于第一节点N1和第一晶体管T1的控制端之间的第十晶体管T10，第十晶体管T10的控制端电连接于高电平电压端Vgh。第十晶体管T10处于常开状态，仅用于器件保护，对于电路的工作逻辑没有改变。

具体地，以下结合图2、图3、图8和图9，对本申请实施例中扫描驱动电路的具体工作过程进行说明，上述扫描驱动电路包括第一时钟信号线CKV1、第二时钟信号线CKV2、第三时钟信号线CKV3和第四时钟信号线CKV4，包括多级移位寄存器单元10，其中，第n级移位寄存器单元10的输出端out电连接于第n行像素的扫描线Gn，第n+1级移位寄存器单元10的输出端out电连接于第n+1行像素的扫描线Gn+1，第n+2级移位寄存器单元10的输出端out电连接于第n+2行像素的扫描线Gn+2，第n+3级移位寄存器单元10的输出端out电连接于第n+3行像素的扫描线Gn+3，第1级移位寄存器单元10的第一输入端in1电连接于初始信号端，除第1级移位寄存器单元10之外，每级移位寄存器单元10的第一输入端in1均电连接于上一级移位寄存器单元10的输出端out，扫描驱动电路共有n+m级移位寄存器单元10，n为大于等于1的任意整数，第n级移位寄存器单元10的第一时钟信号端CK1电连接于第一时钟信号线CKV1，第n级移位寄存器单元10的第二时钟信号端CK2电连接于第二时钟信号线CKV2，第n级移位寄存器单元10的第三时钟信号端CK3电连接于第四时钟信号线CKV4；第n+1级移位寄存器单元10的第一时钟信号端CK1电连接于第二时钟信号线CKV2，第n+1级移位寄存器单元10的第二时钟信号端CK2电连接于第三时钟信号线CKV3，第n+1级移位寄存器单元10的第三时钟信号端CK3电连接于第一时钟信号线CKV1；第n+2级移位寄存器单元10的第一时钟信号端CK1电连接于第三时钟信号线CKV3，第n+2级移位寄存器单元10的第二时钟信号端CK2电连接于第四时钟信号线CKV4，第n+2级移位寄存器单元10的第三时钟信号端CK3电连接于第二时钟信号线CKV2；第n+3级移位寄存器单元10的第一时钟信号端CK1电连接于第四时钟信号线CKV4，第n+3级移位寄存器单元10的第二时钟信号端CK2电连接于第一时钟信号线CKV1，第n+3级移位寄存器单元10的第三时钟信号端CK3电连接于第三时钟信号线CKV3；依次类推，第n+4j-4级移位寄存器单元10的第一时钟信号端CK1电连接于第一时钟信号线CKV1，第n+4j-4级移位寄存器单元10的第二时钟信号端CK2电连接于第二时钟信号线CKV2，第n+4j-4级移位寄存器单元10的第三时钟信号端CK3电连接于第四时钟信号线CKV4；第n+4j-3级移位寄存器单元10的第一时钟信号端CK1电连接于第二时钟信号线CKV2，第n+4j-3级移位寄存器单元10的第二时钟信号端CK2电连接于第三时钟信号线CKV3，第n+4j-3级移位寄存器单元10的第三时钟信号端CK3电连接于第一时钟信号线CKV1；第n+4j-2级移位寄存器单元10的第一时钟信号端CK1电连接于第三时钟信号线CKV3，第n+4j-2级移位寄存器单元10的第二时钟信号端CK2电连接于第四时钟信号线CKV4，第n+4j-2级移位寄存器单元10的第三时钟信号端CK3电连接于第二时钟信号线CKV2；第n+4j-1级移位寄存器单元10的第一时钟信号端CK1电连接于第四时钟信号线CKV4，第n+4j-1级移位寄存器单元10的第二时钟信号端CK2电连接于第一时钟信号线CKV1，第n+4j-1级移位寄存器单元10的第三时钟信号端CK3电连接于第三时钟信号线CKV3，j的取值为1、2、3、4。在扫描过程中，每帧时间包括多个周期T，每个周期T中，第四时钟信号线CKV4、第一时钟信号线CKV1、第二时钟信号线CKV2和第三时钟信号线CKV3依次提供高电平脉冲，在同一时间，最多仅有一条时钟信号线具有高电平，在任意时钟信号线提供高电平脉冲的时间段内，扫描驱动电路向一条扫描线提供对应的高电平脉冲，以实现通过扫描驱动电路依次向扫描线提供扫描信号。扫描驱动电路具有正扫和反扫两种扫描方式，以下仅以正扫为例对扫描驱动电路的具体工作过程进行说明，其中，每级移位寄存器单元10的具体给工作过程和原理相同，区别在于不同移位寄存器单元10的工作时间不同，以下仅以其中一级移位寄存器10的工作过程为例进行说明。每级移位寄存器单元10的工作过程包括第零时段t0、第一时段t1、第二时段t2、第三时段t3和第四时段t4，需要说明的是，本申请实施例仅以上述第一晶体管T1～第十晶体管T10均为N型晶体管为例进行说明，在第一时段t1，由于第一输入端in1的电位为高电平VGH，可以控制第二晶体管T2导通，从而使第一电压端A的第一电压VA通过第二晶体管T2向第一节点N1充电，使第一节点N1的电位升高，从而控制第一晶体管T1和第五晶体管T5导通，第一时钟信号端CK1的低电平VGL通过第一晶体管T1传输至本级移位寄存器单元的输出端out，低电平电压端Vgl提供的低电平VGL通过第五晶体管T5向第二节点N2充电，第二节点N2的电压控制第三晶体管T3和第四晶体管T4截止，第七晶体管T7导通，第二时钟信号端CK2的低电平VGL通过第七晶体管T7向第三节点N3充电，第三节点N3的电位控制第六晶体管T6截止，第八晶体管T8和第九晶体管T9截止，第十晶体管T10导通；在第二时段t2，第一时钟信号端CK1的电位变为高电平VHG，通过第一晶体管T1传输至输出端out，同时由于输出端out的电位由低变高，导致第一节点N1的电位进一步变高，第一节点N1的电位控制第一晶体管T1和第五晶体管T5导通，第一输入端in1的电位变低，控制第二晶体管T2截止，其他晶体管的控制过程与第一时段t1的控制过程相同，在此不再赘述；在第三时段t3，第一时钟信号端CK1的电位变为低电平VGL，第二时钟信号端CK2的电位变为高电平VGH，并通过第七晶体管T7向第三节点N3充电，第三节点N3的电位变高并控制第六晶体管T6导通，高电平电压端Vgh提供的高电平VGH通过第六晶体管T6向第二节点N2充电，使第二节点N2的电位升高，并控制第四晶体管T4和第三晶体管T3导通，低电平电压端Vgl的低电平VGL通过第三晶体管T3向本级移位寄存器单元10的输出端out充电，使输出端out的电位变低，低电平电压端Vgl的低电平VGL通过第四晶体管T4传输至第一节点N1，使第一节点N1的电位变低，控制第一晶体管T1和第五晶体管T5截止，第二输入端in2的高电平控制第九晶体管T9导通，第二电压端B的低电平VGL通过第九晶体管T9传输至第一节点N1，进一步保证第一节点N1的低电位；在第四时段t4，第二时钟信号端CK2的电位变为低电平VGL，并通过第七晶体管T7向第三节点N3充电，第三节点N3的电位控制第六晶体管T6截止，第二节点N2的电位由第二电容C2的自举作用被保持，并控制第四晶体管T4和第三晶体管T3导通，低电平电压端Vgl的低电平VGL通过第三晶体管T3向本级移位寄存器单元10的输出端out充电，保证输出端out的电位为低，低电平电压端Vgl的低电平VGL通过第四晶体管T4传输至第一节点N1，使第一节点N1的电位为低，控制第一晶体管T1和第五晶体管T5截止，第二输入端in2的低电平控制第九晶体管T9截止。

需要说明的是，上述实施例仅说明了正扫方式下扫描驱动电路的工作过程，在反扫方式下，扫描驱动电路的工作过程与上述过程类似，区别在于，在反扫方式下，第一电压端A提供低电平VGL，第二电压端B提供的电压值为第一电压VA，此时，扫描驱动电路的扫描过程为从下至上的逐行扫描过程。另外，本申请实施例对于扫描驱动电路所产生的扫描信号的体积作用不做限定，例如扫描信号可以用于控制数据电压写入像素，也就是说，当对应的扫描线上具有高电平时，数据线上的电压会写入对应行的像素，在其他可实现的试试方式中，扫描信号还可以用于发光器件的发光控制，例如，当对应的扫描线上具有高电平时，对应行的发光器件会停止发光，当对应的扫描线上具有低电平时，对应行的发光器件会持续发光。

本申请实施例还提供了一种显示面板，包括上述的扫描驱动电路。其中扫描驱动电路的具体结构和原理与上述实施例相同，在此不再赘述。本申请实施例对于显示面板的类型不作限定，例如可以为有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板或液晶显示面板。

如图11所示，本申请实施例还提供了一种显示装置，包括上述的显示面板200。显示面板200的具体结构与上述实施例相同，在此不再赘述。

其中，显示面板200的具体结构和原理与上述实施例相同，在此不再赘述。显示装置可以是例如触摸显示屏、手机、平板计算机、笔记本电脑或电视机等任何具有显示功能的电子设备。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种扫描驱动电路，其特征在于，包括：

级联的多个移位寄存器单元，每个所述移位寄存器单元包括：

第一晶体管，所述第一晶体管的第一端电连接于第一时钟信号端，所述第一晶体管的第二端电连接于本级移位寄存器单元的输出端，所述第一晶体管的控制端电连接于第一节点，所述第一时钟信号端用于提供由高电平VGH和低电平VGL组成的第一时钟信号；

第二晶体管，所述第二晶体管的第一端电连接于所述第一节点，所述第二晶体管的第二端电连接于第一电压端，所述第二晶体管的控制端电连接于本级移位寄存器单元的第一输入端，所述第一电压端用于提供第一电压VA，VA＜VGH。

2.根据权利要求1所述的扫描驱动电路，其特征在于，

VA＝VGH-Vth，Vth为所述第二晶体管的阈值电压。

3.根据权利要求1所述的扫描驱动电路，其特征在于，还包括：

串联于第一原始电压端和第二原始电压端之间的两个分压单元，所述两个分压单元之间的连接节点电连接于所述第一电压端。

4.根据权利要求3所述的扫描驱动电路，其特征在于，

所述分压单元为电阻。

5.根据权利要求3所述的扫描驱动电路，其特征在于，

每个所述分压单元包括至少一个二极管。

6.根据权利要求3所述的扫描驱动电路，其特征在于，

所述第一原始电压端用于提供所述高电平VGH，所述第二原始电压端用于提供所述低电平VGL。

7.根据权利要求1所述的扫描驱动电路，其特征在于，还包括：

串联于本级移位寄存器单元的输出端和所述第一晶体管的控制端之间的第一电容；

第三晶体管，所述第三晶体管的第一端电连接于低电平电压端，所述低电平电压端用于提供所述低电平VGL，所述第三晶体管的第二端电连接于本级移位寄存器单元的输出端，所述第三晶体管的控制端电连接于第二节点；

第四晶体管，所述第四晶体管的第一端电连接于所述低电平电压端，所述第四晶体管的第二端电连接于所述第一节点，所述第四晶体管的控制端电连接于所述第二节点；

第五晶体管，所述第五晶体管的第一端电连接于所述低电平电压端，所述第五晶体管的第二端电连接于所述第二节点，所述第五晶体管的控制端电连接于所述第一节点；

第二电容，串联于所述低电平电压端和所述第二节点之间。

8.根据权利要求7所述的扫描驱动电路，其特征在于，还包括：

第六晶体管，所述第六晶体管的第一端电连接于所述第二节点，所述第六晶体管的第二端电连接于高电平电压端，所述高电平电压端提供所述高电平VGH，所述第六晶体管的控制端电连接于第三节点；

第七晶体管，所述第七晶体管的第一端电连接于所述第三节点，所述第七晶体管的第二端电连接于第二时钟信号端，所述第七晶体管的控制端电连接于所述第一电压端；

第八晶体管，所述第八晶体管的第一端电连接于所述第三节点，所述第八晶体管的第二端电连接于第三时钟信号端，所述第八晶体管的控制端电连接于第二电压端；

第九晶体管，所述第九晶体管的第一端电连接于所述第一节点，所述第九晶体管的第二端电连接于所述第二电压端，所述第九晶体管的控制端电连接于本级移位寄存器单元的第二输入端。

9.根据权利要求7所述的扫描驱动电路，其特征在于，还包括：

串联于所述第一节点和所述第一晶体管的控制端之间的第十晶体管，所述第十晶体管的控制端电连接于所述高电平电压端。

10.一种显示面板，其特征在于，包括如权利要求1～9中任意一项所述的扫描驱动电路。

11.一种显示装置，其特征在于，包括如权利要求10所述的显示面板。

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