CN106373538A - 一种移位寄存器及其驱动方法、栅极驱动电路和阵列基板 - Google Patents

Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和阵列基板，该移位寄存器包括：上拉模块、第一节点、第一耦合模块、输出模块以及第二耦合模块；上拉模块响应于第一控制端的信号而控制第一电压端与第一节点之间的接通状态；以及响应于第二控制端的信号而控制第二电压端与第一节点之间的接通状态；第一耦合模块包括第二节点，第二节点响应于第一时钟信号端的信号而控制第三电压端与第一节点之间的接通状态；第二耦合模块包括第三节点，第三节点响应于第二时钟信号端的信号而控制第三电压端与第一节点之间的接通状态。本发明的移位寄存器增加了第二耦合模块，可以增加移位寄存器的稳定性。

Description

一种移位寄存器及其驱动方法、栅极驱动电路和阵列基板

技术领域

本发明涉及驱动技术领域，特别涉及一种移位寄存器及其驱动方法、包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的阵列基板。

背景技术

随着显示技术的发展，液晶显示面板等平板显示面板由于具有形体更轻薄、成本和能耗更低、反应速度更快、色纯度和亮度更优以及对比度更高等特点，已经被广泛应用于各类电子产品上。

显示面板主要通过像素矩阵实现显示，通常而言，各行像素均耦接至对应的栅极线。在显示面板工作过程中，通过栅极驱动器将输入的时钟信号等信号经过移位寄存器单元转换成控制像素开启/关断的栅极信号，例如，栅极开启信号和栅极关断信号；将栅极扫描信号顺次施加到显示面板的各行像素的扫描栅线，即可对各行像素进行选通。

然而，现有的移位寄存器单元在工作时不够稳定，使得移位寄存器单元输出的栅极信号受到影响，进而影响显示面板画面的显示。

发明内容

有鉴于此，本发明提供一种移位寄存器及其驱动方法、包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的阵列基板。

第一方面，本发明实施例提供一种移位寄存器，包括：上拉模块、第一节点、第一耦合模块、输出模块以及第二耦合模块；所述上拉模块响应于第一控制端的信号而控制第一电压端与所述第一节点之间的接通状态；以及响应于第二控制端的信号而控制第二电压端与所述第一节点之间的接通状态；所述第一耦合模块包括第二节点，所述第二节点响应于第一时钟信号端的信号而控制第三电压端与所述第一节点之间的接通状态；且所述第一耦合模块响应于所述第一节点的信号而控制所述第三电压端与所述第二节点之间的接通状态；所述输出模块响应于所述第一节点的信号而控制所述第一时钟信号端与所述输出端之间的接通状态；响应于第二时钟信号端的信号而控制所述第三电压端与所述输出端之间的接通状态；以及响应于所述第二节点的信号而控制所述第三电压端与所述输出端之间的接通状态；所述第二耦合模块包括第三节点，所述第三节点响应于所述第二时钟信号端的信号而控制所述第三电压端与所述第一节点之间的接通状态；且所述第一耦合模块响应于所述第一节点的信号而控制第三电压端与所述第三节点之间的接通状态。

第二方面，本发明实施例提供一种第一方面所提供的移位寄存器的驱动方法，包括：第一时段，所述上拉模块响应于所述第一控制端的信号而控制第一电压端与所述第一节点之间接通，所述第一耦合模块响应于所述第一节点的信号而控制所述第二节点与所述第三电压端之间接通，所述第二耦合模块响应于所述第一节点的信号而控制所述第三节点与所述第三电压端之间接通，所述输出模块响应于所述第一节点的信号而控制所述输出端与所述第一时钟信号端之间接通且响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通；第二时段，所述输出模块响应于所述第一节点的信号而控制所述输出端与所述第一时钟信号端之间接通，所述第一耦合模块响应于所述第一节点的信号而控制所述第二节点与所述第三电压端之间接通，所述第二耦合模块响应于所述第一节点的信号而控制所述第三节点与所述第三电压端之间接通；第三时段，所述上拉模块响应于所述第二控制端的信号而控制第二电压端与所述第一节点之间接通，所述输出模块响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通，所述第二耦合模块响应于所述第二时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通；第四时段，所述第一耦合模块响应于所述第一时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通，所述输出模块响应于所述第二节点的信号而控制所述输出端与所述第三电压端之间接通；第五时段，所述输出模块响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通，所述第二耦合模块响应于所述第二时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通。

第三方面，本发明实施例提供一种栅极驱动电路，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为上述第一方面所提供的移位寄存器。

第四方面，本发明实施例还提供一种阵列基板，包括多条扫描线、多条数据线、所述多条扫描线和所述多条数据线绝缘交叉限定的像素阵列和设置在所述阵列基板至少一侧的上述第三方面所提供的栅极驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。

与现有技术相比，本发明提供的移位寄存器增加了第二耦合模块，可以交替使用第一耦合模块中的第二节点和第二耦合模块的第三节点控制第三电压端与第一节点之间的接通状态，使第一节点在一定的时段内始终处于被第二节点或第三节点控制的状态，从而增加移位寄存器的稳定性；且第二耦合模块利用了现有技术中存在的第二时钟信号端，不需要增加新的时钟信号线，有利于节约移位寄存器的制作空间。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的一种移位寄存器的结构示意图；

图2是图1示出的移位寄存器的扫描时序图；

图3是图1示出的移位寄存器工作时第一节点的电位和时间关系模拟图；

图4是本发明实施例提供的一种移位寄存器的结构示意图；

图5是本发明实施例提供的另一种移位寄存器的结构示意图；

图6是本发明实施例提供的移位寄存器的一种扫描时序图；

图7是图5示出的移位寄存器工作时第一节点的电位和时间关系模拟图；

图8是本发明实施例提供的又一种移位寄存器的结构示意图；

图9是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了本领域技术人员能够更好地理解本发明的技术，下面先介绍一下现有技术中的移位寄存器。

通常，现有的移位寄存器包括上拉模块、第一节点、耦合模块和输出模块。请参考图1，图1是现有技术提供的一种移位寄存器的结构示意图。该移位寄存器包括上拉模块101、第一节点P'、耦合模块102和输出模块103。

上拉模块101响应于第一控制端Set'的信号而控制第一电压端DIR1'与第一节点P'之间的接通状态；以及响应于第二控制端Reset'的信号而控制第二电压端DIR2'与第一节点P'之间的接通状态；耦合模块102包括一第二节点Q'，第二节点Q'响应于第一时钟信号端CKB'的信号而控制第三电压端V3'与第一节点P'之间的接通状态；且耦合模块102响应于第一节点P'的信号而控制第三电压端V3'与第二节点Q'之间的接通状态；输出模块103响应于第一节点P'的信号而控制第一时钟信号端CKB'与输出端Gout'之间的接通状态；响应于第二时钟信号端CK'的信号而控制第三电压端V3'与输出端Gout'之间的接通状态；以及响应于第二节点Q'的信号而控制第三电压端V3'与输出端Gout'之间的接通状态。

上拉模块101包括第一晶体管T1'和第二晶体管T2'；第一晶体管T1'的栅极连接至第一控制端Set'，第一晶体管T1'的第一极连接至第一电压端DIR1'，第一晶体管T1'的第二极连接至第一节点P'；第二晶体管T2'的栅极连接至第二控制端Reset'，第二晶体管T2'的第一极连接至第二电压端DIR2'，第二晶体管T2'的第二极连接至第一节点P'。耦合模块102还包括第三晶体管T3'、第四晶体管T4'和第一电容C1'；第三晶体管T3'的栅极连接至第二节点Q'，第三晶体管T3'的第一极连接至第三电压端V3'，第三晶体管T3'的第二极连接至第一节点P'；第四晶体管T4'的栅极连接至第一节点P'，第四晶体管T4'的第一极连接至第三电压端V3'，第四晶体管T4'的第二极连接至第二节点Q'；第一电容C1'的第一极板连接至第一时钟信号端CKB'，第一电容C1'的第二级板连接至第二节点Q'。输出模块103包括第五晶体管T5'、第二电容C2'、第六晶体管T6'和第七晶体管T7'；第五晶体管T5'的栅极连接至第一节点P'，第五晶体管T5'的第一极连接至第一时钟信号端CKB'，第五晶体管T5'的第二极连接至输出端Gout'；第二电容C2'的第一极板连接至输出端Gout'，第二电容C2'的第二级板连接至第一节点P'；第六晶体管T6'的栅极连接至第二节点Q'，第七晶体管T7'的栅极连接至第二时钟信号端CK'，第六晶体管T6'和第七晶体管T7'的第一极均连接至第三电压端V3'，第六晶体管T6'和第七晶体管T7'的第二极均连接至输出端Gout'。

结合图2，图2为图1提供的移位寄存器的时序图。以上述晶体管均为NMOS晶体管，第一电压端DIR1'的信号为高电平信号，第二电压端DIR2'和第三电压端的信号V3'为低电平信号为例。结合图2所示的时序图，t2时段之后，第五晶体管T5'需要保持截止状态，即第一节点P'需要保持低电位。而发明人发现，t2时段之后，第二节点Q'只有一半的时段通过第一时钟信号端CKB'的信号和第一电容C1'的耦合作用处于高电平信号，此时第一节点P'处于低电平信号；而另一半的时段则无电路结构保持对第一节点P'的下拉作用，因此无法保证t2时段之后第一节点P'始终处于低电平信号。若此移位寄存器中其他位置的晶体管漏电至第一节点P'，第五晶体管T5'的截止状态会受到影响，则输出端Gout'的输出就会受到影响，进而影响显示面板中画面的显示。

发明人对上述移位寄存器工作时第一节点的电位和时间关系进行了软件模拟，如图3所示。图3是图1示出的移位寄存器工作时第一节点的电位和时间关系模拟图，在虚线框100内，可以看出t2时段之后第一节点P'的稳定性并不是很好，波动较大。

鉴于上述技术问题，本发明实施例提供一种移位寄存器。

请参考图4，图4是本发明实施例提供的一种移位寄存器的结构示意图。如图4所示，该移位寄存器包括上拉模块201、第一节点P、第一耦合模块202、输出模块203以及第二耦合模块204；上拉模块201响应于第一控制端Set的信号而控制第一电压端DIR1与第一节点P之间的接通状态；以及响应于第二控制端Reset的信号而控制第二电压端DIR2与第一节点P之间的接通状态；第一耦合模块202包括第二节点Q1，第二节点Q1响应于第一时钟信号端CKB的信号而控制第三电压端V3与第一节点P之间的接通状态；且第一耦合模块202响应于第一节点P的信号而控制第三电压端V3与第二节点Q1之间的接通状态；输出模块203响应于第一节点P的信号而控制第一时钟信号端CKB与输出端Gout之间的接通状态；响应于第二时钟信号端CK的信号而控制第三电压端V3与输出端Gout之间的接通状态；以及响应于第二节点Q1的信号而控制第三电压端V3与输出端Gout之间的接通状态；第二耦合模块204包括第三节点Q2，第三节点Q2响应于第二时钟信号端CK的信号而控制第三电压端V3与第一节点P之间的接通状态；且第二耦合模块响应于第一节点P的信号而控制第三电压端V3与第三节点Q2之间的接通状态。

与现有技术相比，本实施例提供的移位寄存器增加了第二耦合模块204，可以交替使用第一耦合模块202中的第二节点Q1和第二耦合模块204中的第三节点Q2控制第三电压端V3与第一节点P之间的接通状态，即当第一耦合模块202中的第二节点Q1在第一时钟信号端CKB的信号的控制下无法对第一节点P起控制作用时，第二耦合模块204中的第三节点Q2可以在第二时钟信号端CK的信号的控制下对第一节点P起控制作用，从而可以使第一节点P在一定的时段内始终处于被第二节点Q1或第三节点Q2控制的状态，即使该移位寄存器中其他位置漏电至第一节点P，也不会使得第一时钟信号端CKB与输出端Gout之间接通，从而不会影响输出端Gout的输出，增加了移位寄存器的稳定性；且第二耦合模块204利用了现有技术中存在的第二时钟信号端CK，不需要增加新的时钟信号线，有利于节约移位寄存器的制作空间。

请参考图5，图5是本发明实施例提供的另一种移位寄存器的结构示意图。结合图5所示，对本发明实施例提供的一种具体的移位寄存器进行详细的描述。

如图5所示，本发明实施例提供的上拉模块201包括第一晶体管T1和第二晶体管T2；第一晶体管T1的栅极连接至第一控制端Set，第一晶体管T1的第一极连接至第一电压端DIR1，第一晶体管T1的第二极连接至第一节点P；第二晶体管T2的栅极连接至第二控制端Reset，第二晶体管T2的第一极连接至第二电压端DIR2，第二晶体管T2的第二极连接至第一节点P。

需要说明的是，本发明实施例提供的第一晶体管T1和第二晶体管T2的导通类型相同。另外，在本发明一实施例中，由于需要将第一节点P的信号明确，因而对于上拉模块201而言，在第一控制端Set控制第一节点P和第一电压端DIR1之间接通时，第二控制端Reset不能控制第一节点P和第二电压端DIR2之间接通，以及，在第二控制端Reset控制第一节点P和第二电压端DIR2之间接通时，第一控制端Set不能控制第一节点P和第一电压端DIR1之间接通。也就是说，第一晶体管T1和第二晶体管T2不能同时导通。

继续参考图5，本发明实施例提供的第一耦合模块202还包括第三晶体管T3、第四晶体管T4和第一电容C1；第三晶体管T3的栅极连接至第二节点Q1，第三晶体管T3的第一极连接至第三电压端V3，第三晶体管T3的第二极连接至第一节点P；第四晶体管T4的栅极连接至第一节点P，第四晶体管T4的第一极连接至第三电压端V3，第四晶体管T4的第二极连接至第二节点Q1；第一电容C1的第一极板连接至第一时钟信号端CKB，第一电容C1的第二级板连接至第二节点Q1。

需要说明的是，本发明实施例提供的第三晶体管T3和第四晶体管T4的导通类型相同。其中，第一节点P的信号控制第四晶体管T4导通，从而控制第三电压端V3与第二节点Q1之间接通，而第二节点Q1响应于第一时钟信号端CKB的信号控制第三晶体管T3导通，从而控制第三电压端V3与第一节点P之间接通，即第三晶体管T3和第四晶体管T4不会同时导通。

继续参考图5，本发明实施例提供的输出模块203包括第五晶体管T5、第二电容C2、第六晶体管T6和第七晶体管T7；第五晶体管T5的栅极连接至第一节点P，第五晶体管T5的第一极连接至第一时钟信号端CKB，第五晶体管T5的第二极连接至输出端Gout；第二电容C2的第一极板连接至输出端Gout，第二电容C2的第二级板连接至第一节点P；第六晶体管T6的栅极连接至第二节点Q1，第七晶体管T7的栅极连接至第二时钟信号端CK，第六晶体管T6和第七晶体管T7的第一极均连接至第三电压端V3，第六晶体管T6和第七晶体管T7的第二极均连接至输出端Gout。

继续参考图5，本发明实施例提供的第二耦合模块204还包括第八晶体管T8、第九晶体管T9和第三电容C3；第八晶体管T8的栅极连接至第三节点Q2，第八晶体管T8的第一极连接至第三电压端V3，第八晶体管T8的第二极连接至第一节点P；第九晶体管T9的栅极连接至第一节点P，第九晶体管T9的第一极连接至第三电压端V3，第九晶体管T9的第二极连接至第三节点Q2；第三电容C3的第一极板连接至第二时钟信号端CK，第三电容C3的第二级板连接至第三节点Q2。

需要说明的是，本发明实施例提供的第八晶体管T8和第九晶体管T9的导通类型相同。其中，第一节点P的信号控制第九晶体管T9导通，从而控制第三电压端V3与第三节点Q2之间接通，而第二节点Q1响应于第二时钟信号端CK的信号控制第八晶体管T8导通，从而控制第三电压端V3与第一节点P之间接通，即第八晶体管T8和第九晶体管T9不会同时导通。

综上可知，本实施例中，图5示出的移位寄存器的第二耦合模块204相比现有技术只增加了两个晶体管和一个电容，利用了现有技术中存在的第二时钟信号端CK，不需要增加新的时钟信号线，有利于限制制作移位寄存器所需的空间。

下面结合驱动方法对本发明实施例提供的移位寄存器的各个组成模块和组成每个模块的各个晶体管的导通和截止情况进行进一步描述。需要说明的是，下面以第一晶体管T1至第九晶体管T9均为NMOS晶体管，第三电压端V3的信号为低电平信号，第一电压端DIR1的信号为高电平信号，第二电压端DIR2的信号为低电平信号，以及在同一时刻，第一时钟信号端CKB和第二时钟信号端CK的信号的电平相反为例进行说明。

结合图4、图5和图6所示，对本申请实施例提供的驱动方法进行详细的描述，其中，图6是本发明实施例提供的移位寄存器的一种扫描时序图。本发明实施例提供的驱动方法，应用于上述的移位寄存器，该驱动方法包括：第一时段t1、第二时段t2、第三时段t3、第四时段t4和第五时段t5。

在第一时段t1，上拉模块201响应于第一控制端Set的信号而控制第一电压端DIR1与第一节点P之间接通，第一耦合模块202响应于第一节点P的信号而控制第二节点Q1与第三电压端V3之间接通，第二耦合模块204响应于第一节点P的信号而控制第三节点Q2与第三电压端V3之间接通，输出模块203响应于第一节点P的信号而控制输出端Gout与第一时钟信号端CKB之间接通且响应于第二时钟信号端CK的信号而控制输出端Gout与第三电压端V3之间接通。

具体结合图5和图6所示，在第一时段t1，第一控制端Set输出高电平信号，进而控制第一晶体管T1导通，使得第一节点P的信号为第一电压端DIR1输出的高电平信号。第一节点P控制第一耦合模块202的第四晶体管T4和第二耦合模块204的第九晶体管T9导通，使得第二节点Q1和第三节点Q2的信号均为第三电压端V3的低电平信号，从而第二节点Q1的信号控制第六晶体管T6截止。第一节点P还控制输出模块203的第五晶体管T5导通，使得输出端Gout的输出信号为第一时钟信号端CKB的低电平信号。此时，第二时钟信号端CK的信号为高电平信号，从而控制输出模块203的第七晶体管T7导通，输出端Gout也和第三电压端V3接通，同样输出低电平信号。此外，第二电容C2的第一极板为低电平，第二极板为高电平，开始进行充电。

第二时段t2，输出模块203响应于第一节点P的信号而控制输出端Gout与第一时钟信号端CKB之间接通，第一耦合模块202响应于第一节点P的信号而控制第二节点Q1与第三电压端V3之间接通，第二耦合模块204响应于第一节点P的信号而控制第三节点Q2与第三电压端V3之间接通。

具体结合图5和图6所示，在第二时段t2，由于第二电容C2充电之后的保持作用，其第二极板仍为高电平，第一节点P的信号也为高电平信号，从而第五晶体管T5仍处于导通状态，使得第一时钟信号端CKB的高电平信号输出至输出端Gout和第二电容C2的第一极板，且第二电容C2将连接第二极板的第一节点P的信号再次拉高，即第二电容C2为自举电容。由于第一节点P的信号为更高的高电平信号，因而与第一节点P连通的晶体管保持第一时段t1的状态不变，即第一耦合模块202的第四晶体管T4和第二耦合模块204的第九晶体管T9保持导通，使得第二节点Q1和第三节点Q2的信号均为第三电压端V3的低电平信号。

第三时段t3，上拉模块201响应于第二控制端Reset的信号而控制第二电压端DIR2与第一节点P之间接通，输出模块Gout响应于第二时钟信号端CK的信号而控制输出端Gout与第三电压端V3之间接通，第二耦合模块204响应于第二时钟信号端CK的信号而控制第一节点P与第三电压端V3之间接通。

具体结合图5和图6所示，在第三时段t3，第二控制端Reset输出高电平信号，进而控制第二晶体管T2导通，使得第一节点P的信号为第二电压端DIR2输出的低电平信号。而此时第二时钟信号端CK的信号为高电平信号，从而控制输出模块203的第七晶体管T7导通，输出端Gout输出的信号为第三电压端V3的低电平信号。此外，与第一电容C1的第一极板连接的第一时钟信号端CKB的信号为低电平信号，因此连接第一电容C1的第二极板的第二节点Q1的信号仍为低电平信号；而由于第三电容C3的第一极板连接的第二时钟信号端CK的信号为高电平信号，将连接第三电容C3的第二极板的第三节点Q2的信号耦合至高电平信号，从而控制第八晶体管T8导通，使得第一节点P也与第三电压端V3之间接通，起到对第一节点P的下拉作用；此时，与第一节点P连接的晶体管均为截止状态。

第四时段t3，第一耦合模块203响应于第一时钟信号端CKB的信号而控制第一节点P与第三电压端V3之间接通，输出模块204响应于第二节点Q1的信号而控制输出端Gout与第三电压端V3之间接通。

具体结合图5和图6所示，在第四时段t4，与第一电容C1的第一极板连接的第一时钟信号端CKB的信号为高电平信号，将连接第一电容C1的第二极板的第二节点Q1的信号耦合至高电平信号，从而控制第三晶体管T3导通，使得第一节点P与第三电压端V3之间接通，起到对第一节点P的下拉作用，与第一节点P连接的晶体管均为截止状态，以及，第二节点Q1的高电平信号控制输出模块203的第六晶体管T6导通，输出端Gout输出的信号为第三电压端V3的低电平信号；此时第三电容C3的第一极板连接的第二时钟信号端CK的信号为低电平信号，将连接第三电容C3的第二极板的第三节点Q2的信号耦合至低电平信号。

第五时段t5，输出模块Gout响应于第二时钟信号端CKB的信号而控制输出端Gout与第三电压端V3之间接通，第二耦合模块204响应于第二时钟信号端CK的信号而控制第一节点P与第三电压端V3之间接通。

具体结合图5和图6所示，在第五时段t5，第二时钟信号端CK的信号为高电平信号，从而控制输出模块203的第七晶体管T7导通，输出端Gout输出的信号为第三电压端V3的低电平信号。此时，与第一电容C1的第一极板连接的第一时钟信号端CKB的信号为低电平信号，因此连接第一电容C1的第二极板的第二节点Q1的信号耦合至低电平信号；而由于第三电容C3的第一极板连接的第二时钟信号端CK的信号为高电平信号，将连接第三电容C3的第二极板的第三节点Q2的信号耦合至高电平信号，从而控制第八晶体管T8导通，使得第一节点P也与第三电压端V3之间接通，起到对第一节点P的下拉作用；此时，与第一节点P连接的晶体管均为截止状态。

发明人对本发明上述实施例提供的移位寄存器工作时第一节点的电位和时间关系进行了软件模拟，如图7所示。图7是图5示出的移位寄存器工作时第一节点的电位和时间关系模拟图，与图3中虚线框100内相比，在图7中虚线框200内，可以明显看出t2时段后，第一节点P的稳定性得到了很大地提升，波动较小。由此可见，增加第二耦合模块204后，可以交替使用第一耦合模块202中的第二节点Q1和第二耦合模块204的第三节点Q2控制第三电压端V3与第一节点P之间的接通状态，对第一节点P起到更好的下拉作用，从而增加移位寄存器的稳定性。

需要说明的是，在上述实施例的第一晶体管T1至第九晶体管T9可以均为NMOS晶体管，第二电压端DIR2的信号与第三电压端V3的信号可以为同一信号，以减少信号线的数量，减少制作移位寄存器所需的空间。

还需要说明的是，在上述实施例的第一晶体管T1至第九晶体管T9也可以均为PMOS晶体管，当第一晶体管T1至第九晶体管T9均为PMOS晶体管时，第三电压端V3的信号为高电平信号，第一电压端DIR1的信号为低电平信号，第二电压端DIR2的信号为高电平信号。

进一步地，为了避免出现开机紊乱的问题，本发明实施例提供的移位寄存器还可以包括初始化模块，用于在移位寄存器工作之前，对第一节点的信号进行复位。具体参考图8所示，图8是本发明实施例提供的又一种移位寄存器的结构示意图。本实施例中，与图5示出的移位寄存器的相同之处此处不再赘述，不同之处在于，该移位寄存器还包括与第一节点P连接的初始化模块205，初始化模块205响应于复位控制端Reset_all的信号而控制第一节点P与复位电压端V0之间的接通状态。由于移位寄存器工作之前，第一节点P的信号不能确定，故在此时对第一节点P的信号进行复位，避免出现开机紊乱的问题。

具体地，如图8所示，初始化模块205包括第十晶体管T10，第十晶体管T10的栅极连接至复位控制端Reset_all，第十晶体管T10的第一端连接至复位电压端V0，第十晶体管T10的第二端连接至第一节点P。本实施例中，第十晶体管T10可以为NMOS晶体管，复位控制端Reset_all在移位寄存器工作之前为高电平信号，以将第十晶体管T10导通，将为低电平信号的复位电压端V0的信号传输至第一节点P，以对第一节点P进行信号复位，避免出现开机絮乱的问题。可以理解的是，复位电压端V0的信号与第三电压端V3的信号可以为同一信号，以减少信号线的数量。

进一步地，上述初始化模块205还可以连接输出端Gout，响应于复位控制端Reset_all的信号而控制输出端Gout与复位电压端V0之间的接通状态，用于在移位寄存器工作之前，对输出端Gout的输出信号进行复位。具体地，该初始化模块205还包括第十一晶体管T11，第十一晶体管T11的栅极连接至复位控制端Reset_all，第十一晶体管T11的第一端连接至复位电压端V0，第十晶体管T11的第二端连接至输出端Gout。本实施例中，第十一晶体管T11可以为NMOS晶体管，复位控制端Reset_all在移位寄存器工作之前为高电平信号，将第十一晶体管T11导通，将为低电平信号的复位电压端V0的信号传输至输出端Gout，以对输出端Gout进行信号复位，避免出现输出絮乱的问题。

本发明实施例还提供一种栅极驱动电路，该栅极驱动电路包括N个级联的移位寄存器，其中，N为大于2的正整数，该移位寄存器为上述任一实施例提供的移位寄存器。

具体参考图9，图9是本发明实施例提供的一种栅极驱动电路的结构示意图。该栅极驱动电路包括N个级联的移位寄存器300，其中，N为大于2的正整数，该移位寄存器300可以为上述任一实施例提供的移位寄存器。该栅极驱动电路由于采用上述移位寄存器，增加了移位寄存器的稳定性，从而增加了栅极驱动电路的稳定性；且有利于节约移位寄存器的制作空间，从而节约栅极驱动电路的制作空间。

其中，在本实施例中，第i个移位寄存器300的第一控制端Set接收的信号为第i-1个移位寄存器的输出端Gout输出的信号；第j个移位寄存器300的第二控制端Reset接收的信号为第j+1个移位寄存器300的输出端Gout输出的信号；其中1＜i≤N，1≤j＜N，且i和j均为整数。例如图9中所示，第2个移位寄存器300的第一控制端Set接收的信号为第1个移位寄存器的输出端Gout1输出的信号；第2个移位寄存器300的第二控制端Reset接收的信号为第3个移位寄存器300的输出端Gout3输出的信号。

以及，奇数级上述移位寄存器300的第一时钟信号端CKB为同一信号端(如图9中的CK1)、且第二时钟信号端CK为同一信号端(如图9中的CK2)，偶数级上述移位寄存器300的第一时钟信号端CKB为同一信号端(如图9中的CK2)、且第二时钟信号端CK为同一信号端(如图9中的CK1)。可以理解的是，CK1和CK2的信号频率相同、同一时刻电平相反。这样只需要制作两条时钟信号线，节约了栅极驱动电路的制作空间。

此外，本发明实施例还提供一种阵列基板，该阵列基板包括多条扫描线、多条数据线、多条扫描线和多条数据线绝缘交叉限定的像素阵列和设置在该阵列基板至少一侧的栅极驱动电路，该栅极驱动电路是上述实施例提供的栅极驱动电路，每个移位寄存器的输出端与一条栅极线电连接。该阵列基板由于采用上述栅极驱动电路，增加了栅极驱动电路的稳定性，从而增加了阵列基板工作的稳定性；并且由于节约栅极驱动电路的制作空间，有利于阵列基板窄边框的发展。

以上对本发明实施例所提供的移位寄存器及其驱动方法、栅极驱动电路和阵列基板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (16)

1.一种移位寄存器，其特征在于，包括：上拉模块、第一节点、第一耦合模块、输出模块以及第二耦合模块；

所述上拉模块响应于第一控制端的信号而控制第一电压端与所述第一节点之间的接通状态；以及响应于第二控制端的信号而控制第二电压端与所述第一节点之间的接通状态；

所述第一耦合模块包括第二节点，所述第二节点响应于第一时钟信号端的信号而控制第三电压端与所述第一节点之间的接通状态；且所述第一耦合模块响应于所述第一节点的信号而控制所述第三电压端与所述第二节点之间的接通状态；

所述输出模块响应于所述第一节点的信号而控制所述第一时钟信号端与所述输出端之间的接通状态；响应于第二时钟信号端的信号而控制所述第三电压端与所述输出端之间的接通状态；以及响应于所述第二节点的信号而控制所述第三电压端与所述输出端之间的接通状态；

所述第二耦合模块包括第三节点，所述第三节点响应于所述第二时钟信号端的信号而控制所述第三电压端与所述第一节点之间的接通状态；且所述第一耦合模块响应于所述第一节点的信号而控制第三电压端与所述第三节点之间的接通状态。

2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括第一晶体管和第二晶体管；

所述第一晶体管的栅极连接至所述第一控制端，所述第一晶体管的第一极连接至所述第一电压端，所述第一晶体管的第二极连接至所述第一节点；

所述第二晶体管的栅极连接至所述第二控制端，所述第二晶体管的第一极连接至所述第二电压端，所述第二晶体管的第二极连接至所述第一节点。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一耦合模块还包括第三晶体管、第四晶体管和第一电容；

所述第三晶体管的栅极连接至所述第二节点，所述第三晶体管的第一极连接至所述第三电压端，所述第三晶体管的第二极连接至所述第一节点；

所述第四晶体管的栅极连接至所述第一节点，所述第四晶体管的第一极连接至所述第三电压端，所述第四晶体管的第二极连接至所述第二节点；

所述第一电容的第一极板连接至所述第一时钟信号端，所述第一电容的第二级板连接至所述第二节点。

4.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第五晶体管、第二电容、第六晶体管和第七晶体管；

所述第五晶体管的栅极连接至所述第一节点，所述第五晶体管的第一极连接至所述第一时钟信号端，所述第五晶体管的第二极连接至所述输出端；

所述第二电容的第一极板连接至所述输出端，所述第二电容的第二级板连接至所述第一节点；

所述第六晶体管的栅极连接至所述第二节点，所述第七晶体管的栅极连接至所述第二时钟信号端，所述第六晶体管和所述第七晶体管的第一极均连接至所述第三电压端，所述第六晶体管和所述第七晶体管的第二极均连接至所述输出端。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第二耦合模块还包括第八晶体管、第九晶体管和第三电容；

所述第八晶体管的栅极连接至所述第三节点，所述第八晶体管的第一极连接至所述第三电压端，所述第八晶体管的第二极连接至所述第一节点；

所述第九晶体管的栅极连接至所述第一节点，所述第九晶体管的第一极连接至所述第三电压端，所述第九晶体管的第二极连接至所述第三节点；

所述第三电容的第一极板连接至所述第二时钟信号端，所述第三电容的第二级板连接至所述第三节点。

6.根据权利要求1-5任一项所述的移位寄存器，其特征在于，所述第一电压端和所述第二电压端的信号的电平相反。

7.根据权利要求1-5任一项所述的移位寄存器，其特征在于，所述第三电压端的信号为低电平信号。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第一电压端的信号为高电平信号，所述第二电压端的信号为低电平信号，且所述第二电压端的信号与所述第三电压端的信号为同一信号。

9.根据权利要求1-5任一项所述的移位寄存器，其特征在于，在同一时刻，所述第一时钟信号端和所述第二时钟信号端的信号的电平相反。

10.根据权利要求1-5任一项的移位寄存器，其特征在于，还包括与所述第一节点连接的初始化模块，所述初始化模块响应于复位控制端的信号而控制所述第一节点与复位电压端之间的接通状态。

11.根据权利要求10所述的移位寄存器，其特征在于，所述初始化模块包括第十晶体管，所述第十晶体管的栅极连接至所述复位控制端，所述第十晶体管的第一极连接至所述复位电压端，所述第十晶体管的第二极连接至所述第一节点。

12.根据权利要求10所述的移位寄存器，其特征在于，所述初始化模块连接所述输出端，响应于所述复位控制端的信号而控制所述输出端与所述复位电压端之间的接通状态；

所述初始化模块还包括第十一晶体管，所述第十一晶体管的栅极连接至所述复位控制端，所述第十一晶体管的第一极连接至所述复位电压端，所述第十晶体管的第二极连接至所述输出端。

13.一种如权利要求1-12任一项所述的移位寄存器的驱动方法，其特征在于，包括：

第一时段，所述上拉模块响应于所述第一控制端的信号而控制第一电压端与所述第一节点之间接通，所述第一耦合模块响应于所述第一节点的信号而控制所述第二节点与所述第三电压端之间接通，所述第二耦合模块响应于所述第一节点的信号而控制所述第三节点与所述第三电压端之间接通，所述输出模块响应于所述第一节点的信号而控制所述输出端与所述第一时钟信号端之间接通且响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通；

第二时段，所述输出模块响应于所述第一节点的信号而控制所述输出端与所述第一时钟信号端之间接通，所述第一耦合模块响应于所述第一节点的信号而控制所述第二节点与所述第三电压端之间接通，所述第二耦合模块响应于所述第一节点的信号而控制所述第三节点与所述第三电压端之间接通；

第三时段，所述上拉模块响应于所述第二控制端的信号而控制第二电压端与所述第一节点之间接通，所述输出模块响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通，所述第二耦合模块响应于所述第二时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通；

第四时段，所述第一耦合模块响应于所述第一时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通，所述输出模块响应于所述第二节点的信号而控制所述输出端与所述第三电压端之间接通；

第五时段，所述输出模块响应于所述第二时钟信号端的信号而控制所述输出端与所述第三电压端之间接通，所述第二耦合模块响应于所述第二时钟信号端的信号而控制所述第一节点与所述第三电压端之间接通。

14.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为权利要求1-12任一项所述的移位寄存器。

15.根据权利要求14所述的栅极驱动电路，其特征在于，所述第i个移位寄存器的第一控制端接收的信号为所述第i-1个移位寄存器的输出端输出的信号；所述第j个移位寄存器的第二控制端接收的信号为所述第i+1个移位寄存器的输出端输出的信号；其中1＜i≤N，1≤j＜N，且i和j均为整数；

以及，奇数级所述移位寄存器的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述移位寄存器的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。

16.一种阵列基板，其特征在于，包括多条扫描线、多条数据线、所述多条扫描线和所述多条数据线绝缘交叉限定的像素阵列和设置在所述阵列基板至少一侧的如权利要求14或15所述的栅极驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。