CN111696469A - 移位寄存器、扫描电路和显示面板 - Google Patents

Abstract

本发明实施例公开一种移位寄存器、扫描电路和显示面板，通过设置第一控制子模块中至少两个串联晶体管的结构，使得在一个晶体管由于正偏压应力导致漏电增加时，其他晶体管可以对该漏电起到一定的截断作用，进而保证第二节点的电位不会因第一控制子模块中一个晶体管的漏电而受到较大影响，进而保证第二节点的电位稳定；并且在第一节点为高电平时，第一控制子模块中与第一电位信号端直接电连接的晶体管的栅源电压差值均不会大于0，进而缩短第一控制子模块中与第一电位信号端直接电连接的晶体管承受正偏压的时间，保证第一控制子模块中晶体管的漏电较小，保证第二节点的电位可以得到较好的保持，保证移位寄存器的输出可靠性，保证良好的显示质量。

Description

移位寄存器、扫描电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种移位寄存器、扫描电路和显示面板。

背景技术

随着显示技术的发展，人们对显示质量要求越来越高。

现有显示面板中，通常包括扫描电路，然而现有显示面板中扫描电路的输出可靠性差，导致显示质量较差。

发明内容

本发明提供一种移位寄存器、扫描电路和显示面板，以提高扫描电路的输出可靠性，提高显示质量。

第一方面，本发明实施例提供一种移位寄存器，包括：第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

第一输出控制模块用于根据第一时钟信号、第二时钟信号和第二节点的电位控制第一节点的电位；第一输出模块用于根据第一节点的电位导通或关断，并在导通时将第二时钟信号传输至移位寄存器的输出端；

第二输出控制模块包括第一控制子模块和第二控制子模块，第一控制子模块包括至少两个串联在第一电位信号端和第二节点之间的晶体管，第一控制子模块用于根据第一节点的电位和第二时钟信号控制第一电位信号端与第二节点的连接状态，第二控制子模块用于根据第一时钟信号控制第二电位信号端与第二节点的连接状态；

第二输出模块用于根据第二节点的电位导通或关断，并在导通时将第一电位信号端的信号传输至移位寄存器的输出端。

可选的，第一控制子模块包括第一晶体管和第二晶体管，第一晶体管的栅极与第一节点电连接，第一晶体管的第一极与第一电位信号端电连接，第一晶体管的第二极与第二晶体管的第一极电连接，第二晶体管的第二极与第二节点电连接，第二晶体管的栅极接入第二时钟信号。

可选的，第一控制子模块还包括第一电容，第一电容的第一端接入第一时钟信号，第一电容的第二端与第一晶体管的第二极电连接。

可选的，第一控制子模块包括第一晶体管和第二晶体管，第一晶体管的栅极接入第二时钟信号，第一晶体管的第一极与第一电位信号端电连接，第一晶体管的第二极与第二晶体管的第一极电连接，第二晶体管的第二极与第二节点电连接，第二晶体管的栅极与第一节点电连接。

可选的，第一晶体管和/或第二晶体管为双栅晶体管。

可选的，第一输出控制模块包括第三晶体管、第四晶体管和第五晶体管，第三晶体管的栅极接入第一时钟信号，第三晶体管的第一极接入起始信号，第三晶体管的第二极与第一节点电连接；第四晶体管的栅极与第二节点电连接，第四晶体管的第一极与第一电位信号端电连接，第四晶体管的第二极与第五晶体管的第一极电连接，第五晶体管的第二极与第一节点电连接，第五晶体管的栅极接入第二时钟信号。

可选的，第二控制子模块包括第六晶体管，第六晶体管的栅极接入第一时钟信号，第六晶体管的第一极与第二电位信号端电连接，第六晶体管的第二极与第二节点电连接；

可选的，第一输出模块包括第七晶体管和第二电容，第七晶体管的栅极与第一节点电连接，第七晶体管的第一极接入第二时钟信号，第七晶体管的第二极与移位寄存器的输出端电连接，第二电容的第一端与第七晶体管的栅极电连接，第二电容的第二端与第七晶体管的第二极电连接；

可选的，第二输出模块包括第八晶体管和第三电容，第八晶体管的栅极与第二节点电连接，第八晶体管的第一极与第一电位信号端电连接，第八晶体管的第二极与移位寄存器的输出端电连接，第三电容的第一端与第八晶体管的栅极电连接，第三电容的第二端与第八晶体管的第一极电连接。

可选的，移位寄存器还包括第九晶体管，第九晶体管的栅极与第二电位信号端电连接，第九晶体管的第一极与第一输出控制模块的输出端电连接，第九晶体管的第二极与第一节点电连接。

第二方面，本发明实施例还提供了一种扫描电路，包括多个如第一方面提供的移位寄存器，多个移位寄存器级联连接。

第三方面，本发明实施例还提供了一种显示面板，包括第二方面提供的扫描电路，还包括第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；

移位寄存器包括第一时钟信号端和第二时钟信号端，相邻的两级移位寄存器中，第一时钟信号端和第二时钟时钟信号端相反，第一时钟信号线与第一时钟信号端电连接，第二时钟信号线与第二时钟信号端电连接；

第一电位信号线与第一电位信号端电连接，第二电位信号线与第二电位信号端电连接。

本发明实施例提供的移位寄存器、扫描电路和显示面板，通过设置第一控制子模块中至少两个串联晶体管的结构，可以使得在一个晶体管由于正偏压应力导致漏电增加时，其他晶体管可以对该漏电起到一定的截断作用，进而保证第二节点的电位不会因第一控制子模块中一个晶体管的漏电而受到较大影响，进而保证第二节点的电位稳定；并且在第一节点为高电平时，第一控制子模块中与第一电位信号端直接电连接的晶体管的栅源电压差值均不会大于0，进而缩短第一控制子模块中与第一电位信号端直接电连接的晶体管承受正偏压的时间，进而保证第一控制子模块中晶体管的漏电较小，保证第二节点的电位可以得到较好的保持，进而保证移位寄存器的输出可靠性，保证良好的显示质量。

附图说明

图1是现有技术中常用的扫描电路中移位寄存器的结构示意图；

图2是本发明实施例提供的一种移位寄存器的结构示意图；

图3是本发明实施例提供一种移位寄存器的驱动时序图；

图4是本发明实施例提供的另一种移位寄存器的结构示意图；

图5是本发明实施例提供的另一种移位寄存器的结构示意图；

图6是本发明实施例提供的另一种移位寄存器的结构示意图；

图7是本发明实施例提供的另一种移位寄存器的结构示意图；

图8是本发明实施例提供的另一种移位寄存器的结构示意图；

图9是本发明实施例提供的另一种移位寄存器的结构示意图；

图10是本发明实施例提供的另一种移位寄存器的结构示意图；

图11是本发明实施例提供的一种扫描电路的结构示意图；

图12是本发明实施例提供的一种显示面板的结构示意图；

图13是本发明实施例提供的另一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，现有显示面板中，通常包括扫描电路，然而现有显示面板中扫描电路的输出可靠性差，导致显示质量较差。经发明人研究发现，出现上述问题的原因在于，现有扫描电路通常包括多个级联的移位寄存器，移位寄存器通常包括两个输出晶体管，以下称之为第一输出晶体管和第二输出晶体管，其中第一输出晶体管用于输出高电平扫描信号，第二输出晶体管用于输出低电平扫描信号，扫描信号输出至显示面板的像素电路，其中第一输出晶体管的栅极电位和第二晶体管的栅极电位分别由其他晶体管进行控制，并且，在输出某一电平信号时(例如低电平信号，两个输出晶体管不能同时导通，因此常利用一个输出晶体管的栅极电位控制另一输出晶体管的栅极电位。图1是现有技术中常用的扫描电路中移位寄存器的结构示意图，其中图1中仅示出了移位寄存器的部分结构，第一输出晶体管T01导通时，可将第一电位信号端VGH的高电平信号传输至输出端；第二输出晶体管T02导通时且第二时钟信号端SCK2输入低电平信号时，第二时钟信号端SCK2的低电平信号通过第二输出晶体管T02输出。其中第一输出晶体管T01的栅极电位即第二节点N2的电位由控制晶体管T03来进行控制，而控制晶体管T03的导通状态由第一节点N1的电位决定。以像素电路中晶体管为P型晶体管为例，则一帧内只有较短时间内，移位寄存器会输出低电平信号，以控制像素电路进行数据电压的写入，其他时间内移位寄存器均输出高电平信号。继续参考图1，移位输出高电平信号的至少部分时段内，第二节点N2为低电平，第一节点N1为高电平，即控制晶体管T03的栅极电位为高电平，则在第一时钟信号端SCK1输入的第一时钟信号为低电平时，控制晶体管T03的栅源压差大于0，即控制晶体管T03受到正偏压应力。如上所述的，一帧内移位寄存器输出高电平的时间较长，使得控制晶体管T03受到正偏压应力的时间较长。而控制晶体管T03长时间受正偏压应力会使得其漏电增加，而第二节点N2直接与控制晶体管T03的漏极连接，导致第二节点N2的电位也会因控制晶体管T03的漏电而升高，使得第一输出晶体管T01输出高电平能力变弱，导致移位寄存器以及整个扫描电路输出高电平的能力变弱，使得移位寄存器和扫描电路输出可靠性较差，导致显示面板中像素电路的工作也受到影响，最终影响显示面板的显示质量。并且，为提高扫描电路的输出可靠性，通常需要进行大偏压应力预处理，大偏压应力预处理时，高电平和低电平对应的电压幅值均大于显示面板正常工作时的电压幅值，使得大偏压应力预处理时，控制晶体管T03所承受的正偏压应力更大，使得控制晶体管T03的漏电更大，进一步导致第二节点N2的电位也会因控制晶体管T03的漏电而升高，使得扫描电路的输出可靠性变差。

基于上述问题，本实施例提供一种移位寄存器，图2是本发明实施例提供的一种移位寄存器的结构示意图，参考图2，该移位寄存器包括：第一输出模块110、第二输出模块120、第一输出控制模块130和第二输出控制模块140；

第一输出控制模块130用于根据第一时钟信号、第二时钟信号和第二节点N2的电位控制第一节点N1的电位；第一输出模块110用于根据第一节点N1的电位导通或关断，并在导通时将第二时钟信号传输至移位寄存器的输出端SCAN；

第二输出控制模块140包括第一控制子模块141和第二控制子模块142，第一控制子模块141包括至少两个串联在第一电位信号端VGH和第二节点N2之间的晶体管，第一控制子模块141用于根据第一节点N1的电位和第二时钟信号控制第一电位信号端VGH与第二节点N2的连接状态，第二控制子模块142用于根据第一时钟信号控制第二电位信号端VGL与第二节点N2的连接状态；

第二输出模块120用于根据第二节点N2的电位导通或关断，并在导通时将第一电位信号端VGH的信号传输至移位寄存器的输出端SCAN。

参考图2，该移位寄存器包括第一时钟信号端SCK1、第二时钟信号端SCK2、第一电位信号端VGH、第二电位信号端VGL，其中第一时钟信号端SCK1用于输入第一时钟信号，第二时钟信号端SCK2用于输入第二时钟信号，第一电位信号端VGH用于输入第一电位信号，第二电位信号端VGL用于输入第二电位信号。可选的，第一电位信号为高电位信号，第二电位信号为低电位信号。移位寄存器还包括起始信号端SIN，起始信号端SIN与第一输出控制模块130电连接，起始信号端SIN用于输入起始信号。

具体的，本实施例图2所示移位寄存器中，第一控制子模块141根据第一节点N1的电位和第二时钟信号控制第一电位信号端VGH与第二节点N2的连接状态，因此第一控制子模块141在移位寄存器中所起到的作用与图1现有技术中控制晶体管T03的作用有相同之处，即均需要根据第一节点N1的电位对第二节点N2的电位进行控制。但是与图1所示现有技术中移位寄存器所不同的是，现有技术的方案中，控制晶体管T03仅根据第一节点N1的电位导通或关断，并在导通时将第一时钟信号传输至第二节点N2。而本实施例的移位寄存器中第一控制子模块141包括至少两个串联的晶体管，其需要在第一节点N1和第二时钟信号的共同控制下导通或关断，并在导通时，将第一电位信号端VGH的输入的第一电位信号传输至第二节点N2。因此，一方面，第一控制子模块141中至少两个串联晶体管的结构，可选的，至少两个晶体管中包括一个导通状态由第一节点N1控制的晶体管，还包括一个导通状态由第二时钟信号控制的晶体管，可以使得在一个晶体管由于正偏压应力导致漏电增加时，其他晶体管可以对该漏电起到一定的截断作用，进而保证第二节点N2的电位不会因第一控制子模块141中一个晶体管的漏电而受到较大影响，进而保证第二节点N2的电位稳定，提高移位寄存器的输出可靠性。另一方面，因相比于现有技术中移位寄存器，本实施例的移位寄存器的第一控制子模块141不与第一时钟信号端SCK1连接，因此第一时钟信号不会对第一控制子模块141中晶体管的偏压受到影响；本实施例的移位寄存器中，第一控制子模块141用于控制第一电位信号端VGH与第二节点N2的连接状态，因此第一控制子模块141与第一电位信号端VGH连接，且第一控制子模块141的导通状态由第一节点N1和第二时钟信号控制，因此第一控制子模块141所包括的晶体管的栅极与第一节点N1电连接，或者与第二时钟信号端SCK2电连接，第一控制子模块141中晶体管源极可直接或间接连接第一电位信号端VGH，而不管第一控制子模块141中至少两个串联在第一电位信号端和第二节点之间的晶体管中与第一电位信号端VGH直接电连接的晶体管的栅极与第一节点N1电连接还是与第二时钟信号端SCK2连接，在第一节点N1为高电平时，第一控制子模块141中与第一电位信号端VGH直接电连接的晶体管的栅源电压差值均不会大于0，进而使得第一控制子模块141中与第一电位信号端直接电连接的晶体管不会承受正偏压，进而保证第一控制子模块141中与第一电位信号端VGH直接电连接的晶体管的漏电较小，保证第二节点N2的电位可以得到较好的保持，进而保证移位寄存器的输出可靠性，提高显示效果。

图3是本发明实施例提供一种移位寄存器的驱动时序图，该驱动时序可用于图2所示的移位寄存器，参考图2和图3，该移位寄存器的工作过程可以包括三个阶段，本实施例以及以下实施例均以低电平有效为例进行说明。

在第一阶段t1，起始信号为低电平，第一时钟信号为低电平，第二时钟信号为高电平。第一输出控制模块130响应低电平的第一时钟信号将起始信号传输至第一节点N1，第一输出模块110响应第一节点N1的低电位导通，将高电平的第二时钟信号传输至移位寄存器的输出端SCAN。第一控制子模块141只有在第一节点N1和第二时钟信号均为低电平时才可导通，因此在第一阶段t1第一控制子模块141关断。第二控制子模块142响应低电平的第一时钟信号导通，将低电平的第二电位信号传输至第二节点N2，第二输出模块120响应的第二节点N2的低电位导通，将高电平的第一电位信号传输至移位寄存器的输出端SCAN。

在第二阶段t2，起始信号为高电平，第一时钟信号为高电平，第二时钟信号为低电平。具体的，第一输出模块110可以对第一节点N1的电位具有保持功能，使得在第二阶段t2，第一节点N1电位为低电平，因第二时钟信号为低电平，第一控制子模块141导通，高电平的第一电位信号传输至第二节点N2，因此第二输出模块120关断。因第一节点N1保持低电平，因此第一输出模块110导通，将低电平的第二时钟信号传输至移位寄存器的输出端SCAN。

在第三阶段t3，起始信号为高电平，第一时钟信号为低电平，第二时钟信号为高电平。第一输出控制模块130响应低电平的第一时钟信号将高电平的起始信号传输至第一节点N1，第一输出模块110响应第一节点N1的高电位关断。第二控制子模块142响应第一时钟信号的低电平导通，将低电平的第二时钟信号传输至第二节点N2，第二输出模块120导通，高电平的第一电位信号通过第二输出模块120传输至移位寄存器的输出端SCAN。

本实施例提供的移位寄存器，通过设置第一控制子模块中至少两个串联晶体管的结构，可以使得在一个晶体管由于正偏压应力导致漏电增加时，其他晶体管可以对该漏电起到一定的截断作用，进而保证第二节点的电位不会因第一控制子模块中一个晶体管的漏电而受到较大影响，进而保证第二节点的电位稳定；并且在第一节点为高电平时，第一控制子模块中与第一电位信号端直接电连接的晶体管的栅源电压差值均不会大于0，进而缩短第一控制子模块中与第一电位信号端直接电连接的晶体管承受正偏压的时间，进而保证第一控制子模块中晶体管的漏电较小，保证第二节点的电位可以得到较好的保持，进而保证移位寄存器的输出可靠性，保证良好的显示质量。

以上是本发明的核心思想，下面将继续结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图4是本发明实施例提供的另一种移位寄存器的结构示意图，参考图4，可选的，第一控制子模块141包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第一电位信号端VGH电连接，第一晶体管T1的第二极与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与第二节点N2电连接，第二晶体管T2的栅极接入第二时钟信号。

具体的，第一晶体管T1和第二晶体管T2均可以是P型晶体管，也可以是N型晶体管。第一晶体管T1在第一节点N1电位的控制下导通或关断，第二晶体管T2在第二时钟信号的控制下导通或关断；第一晶体管T1和第二晶体管T2均导通时，第一电位信号端VGH的第一电位信号传输至第二节点N2。设置第一控制子模块141包括第一晶体管T1和第二晶体管T2，且第一晶体管T1的栅极与第一节点N1电连接，第二晶体管T2的栅极接入第二时钟信号的结构，可以使得在移位寄存器的第一节点N1电位为高电平且第二节点N2电位为低电平时，第一晶体管T1的栅极电压和第一极电压几乎一致，进而使得第一晶体管T1不会受到正偏压应力，使得第一晶体管T1的漏电较小，进而使得第二节点N2的低电平可以得到良好保持，进而可以保证移位寄存器输出高电平信号的可靠性，即有利于提高移位寄存器的输出可靠性。并且，第一晶体管T1与第二节点N2之间还串联有第二晶体管T2，使得即使第一晶体管T1存在漏电，第二晶体管T2也可对第一晶体管T1的漏电起到一定的截断作用，进一步保证第二节点N2的电位可以较为稳定，进而更加有利于提高移位寄存器的输出可靠性。

图5是本发明实施例提供的另一种移位寄存器的结构示意图，参考图5，可选的，第一控制子模块141还包括第一电容C1，第一电容C1的第一端接入第一时钟信号，第一电容C1的第二端与第一晶体管T1的第二极电连接。

具体的，因第二时钟信号为高电平和低电平相互跳变的信号，且由于第二晶体管T2本身存在寄生电容，使得第二时钟信号跳变时第二晶体管T2第一极的电位，即第三节点N3的电位容易因寄生电容的耦合作用而受到影响，例如第二时钟信号由高电平跳变为低电平时，第三节点N3也被耦合至较低电位，则第一晶体管T1的第一极和第二极之间的会受到正偏压应力，也会使得第一晶体管T1的漏电程度增加。而本实施例中，设置第一子控制模块包括第一电容C1，该第一电容C1的第一端接入第一时钟信号，第二端连接第一晶体管T1的第二极，即第三节点N3，因移位寄存器中，第一时钟信号和第二时钟信号具有相反的相位，例如结合图2，由于在第一阶段t1结束时刻，第一时钟信号由高电平跳变为低电平，使得第三节点N3电位被拉高，即在进入第二阶段t2之前，第三节点N3电位被拉高，则进入第二阶段t2，第二时钟信号由高电平跳变为低电平的时刻，第三节点N3的电位是在被拉高基础上被拉低，因此会使得第三节点N3的电位不会被耦合至很低，即第一时钟信号在第一阶段t1结束时刻由低电平到高电位的跳变对第三节点N3电位的耦合拉高，可以一定程度上抵消第二阶段t2开始时刻第二时钟信号由高电平到低电平跳变对第三节点N3电位的耦合拉低，因此可以使得第一晶体管T1的第一极和第二极之间的正偏压可以减小，进而进一步有利于减小第一晶体管T1的漏电，进一步保证第二节点N2的电位稳定，提高移位寄存器的输出可靠性。

图6是本发明实施例提供的另一种移位寄存器的结构示意图，参考图6，可选的，第一控制子模块141包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极接入第二时钟信号，第一晶体管T1的第一极与第一电位信号端VGH电连接，第一晶体管T1的第二极与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与第二节点N2电连接，第二晶体管T2的栅极与第一节点N1电连接；进而可以使得第二晶体管T2可以对第一晶体管T1的漏电起到一定的截断作用，进而有利于保证第二节点N2电位的稳定，有利于提高移位寄存器的输出稳定性。

在上述技术方案的基础上，可选的，第一晶体管T1和/或第二晶体管T2为双栅晶体管；进而可以进一步减小第一晶体管T1和/或第二晶体管T2的漏电，进一步保证第二节点N2电位的稳定性，进而提高移位寄存器的输出可靠性。

图7是本发明实施例提供的另一种移位寄存器的结构示意图，参考图7，可选的，第一输出控制模块130包括第三晶体管T3、第四晶体管T4和第五晶体管T5，第三晶体管T3的栅极接入第一时钟信号，第三晶体管T3的第一极接入起始信号，第三晶体管T3的第二极与第一节点N1电连接；第四晶体管T4的栅极与第二节点N2电连接，第四晶体管T4的第一极与第一电位信号端VGH电连接，第四晶体管T4的第二极与第五晶体管T5的第一极电连接，第五晶体管T5的第二极与第一节点N1电连接，第五晶体管T5的栅极接入第二时钟信号。

具体的，第三晶体管T3、第四晶体管T4和第五晶体管T5可以是P型晶体管，也可以是N型晶体管。第三晶体管T3根据第一时钟信号导通或关断，并在导通时将起始信号传输至第一节点N1。第四晶体管T4根据第二节点N2电位导通或关断，第五晶体管T5根据第二时钟信号导通或关断，在第四晶体管T4和第五晶体管T5均导通时将第一电位信号传输至第一节点N1。可选的，第三晶体管T3为双栅晶体管，进而保证第三晶体管T3漏电程度较小。

图8是本发明实施例提供的另一种移位寄存器的结构示意图，参考图8，可选的，第二控制子模块142包括第六晶体管T6，第六晶体管T6的栅极接入第一时钟信号，第六晶体管T6的第一极与第二电位信号端VGL电连接，第六晶体管T6的第二极与第二节点N2电连接。

具体的，第六晶体管T6可以是P型晶体管，也可以是N型晶体管。第六晶体管T6根据第一时钟信号导通或关断，并在导通时将第二电位信号端VGL输入的第二电位信号传输至第二节点N2。

继续参考图8，可选的，第一输出模块110包括第七晶体管T7和第二电容C2，第七晶体管T7的栅极与第一节点N1电连接，第七晶体管T7的第一极接入第二时钟信号，第七晶体管T7的第二极与移位寄存器的输出端SCAN电连接，第二电容C2的第一端与第七晶体管T7的栅极电连接，第二电容C2的第二端与第七晶体管T7的第二极电连接。

具体的，第七晶体管T7可以是P型晶体管，也可以是N型晶体管。第七晶体管T7根据第一节点N1电位导通或关断，并在导通时将第二时钟信号传输至移位寄存器的输出端SCAN。第二电容C2可用于对第一节点N1电位进行存储保持。

继续参考图8，可选的，第二输出模块120包括第八晶体管T8和第三电容C3，第八晶体管T8的栅极与第二节点N2电连接，第八晶体管T8的第一极与第一电位信号端VGH电连接，第八晶体管T8的第二极与移位寄存器的输出端SCAN电连接，第三电容C3的第一端与第八晶体管T8的栅极电连接，第三电容C3的第二端与第八晶体管T8的第一极电连接。

具体的，第八晶体管T8可以是P型晶体管，也可以是N型晶体管。第八晶体管T8根据第而节点电位导通或关断，并在导通时将第一电位信号端VGH输入的第一电位信号传输至移位寄存器的输出端SCAN。第三电容C3可用于对第二节点N2电位进行存储保持。

继续参考图8，可选的，移位寄存器还包括第九晶体管T9，第九晶体管T9的栅极与第二电位信号端VGL电连接，第九晶体管T9的第一极与第一输出控制模块130的输出端电连接，第九晶体管T9的第二极与第一节点N1电连接。

具体的，第九晶体管T9可以是P型晶体管，也可以是N型晶体管。参考图8，第一输出模块110通过第九晶体管T9与第一节点N1电连接，第九晶体管T9的栅极与第二电位信号输入端电连接，其中，第二电位信号输入端输入的第二电位信号始终控制第九晶体管T9处于导通状态，例如第九晶体管T9为P型晶体管时，第二电位信号输入端输入的第二电位信号为低电平信号。在第一输出模块110和第一节点N1(即第七晶体管T7的栅极)之间设置第九晶体管T9，此时第一输出模块110和第七晶体管T7的栅极之间间接连接，可以使得第九晶体管T9可以承受一定的压降，进而降低第七晶体管T7被击穿的风险，提高移位寄存器的可靠性。

图9是本发明实施例提供的另一种移位寄存器的结构示意图，参考图9，可选的，第一控制子模块141包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第一电位信号端VGH电连接，第一晶体管T1的第二极与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与第二节点N2电连接，第二晶体管T2的栅极接入第二时钟信号；第一控制子模块141包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极接入第二时钟信号，第一晶体管T1的第一极与第一电位信号端VGH电连接，第一晶体管T1的第二极与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与第二节点N2电连接，第二晶体管T2的栅极与第一节点N1电连接；第一输出控制模块130包括第三晶体管T3、第四晶体管T4和第五晶体管T5；第二控制子模块142包括第六晶体管T6；第一输出模块110包括第七晶体管T7和第二电容C2；第二输出模块120包括第八晶体管T8和第三电容C3；移位寄存器还包括第九晶体管T9。

图2所示驱动时序同样适用于图9所示像素电路，以移位寄存器中各晶体管为P型晶体管，第一电位信号为高电平信号，第二电位信号为低电平信号为例进行说明。

参考图2和图9，该移位寄存器的工作过程包括三个阶段。

在第一阶段t1，起始信号为低电平，第一时钟信号为低电平，第二时钟信号为高电平。第三晶体管T3响应低电平的第一时钟信号导通，并且第九晶体管T9始终处于导通状态，起始信号通过第三晶体管T3和第九晶体管T9传输至第一节点N1，第七晶体管T7响应第一节点N1的低电位导通，将高电平的第二时钟信号传输至移位寄存器的输出端SCAN。第一晶体管T1响应第一节点N1的低电平导通，第二晶体管T2关断。第六晶体管T6响应低电平的第一时钟信号导通，将低电平的第二电位信号传输至第二节点N2，第八晶体管T8响应的第二节点N2的低电位导通，将高电平的第一电位信号传输至移位寄存器的输出端SCAN。

在第二阶段t2，起始信号为高电平，第一时钟信号为高电平，第二时钟信号为低电平。第三晶体管T3响应高电平的第一时钟信号关断，第二电容C2可以对第一节点N1的电位具有保持作用，因此第一节点N1保持上一阶段的低电平，第一晶体管T1响应第一节点N1的低电位而导通，第二晶体管T2响应低电平的第二时钟信号而导通，高电平的第一电位信号通过第一晶体管T1和第二晶体管T2传输至第二节点N2，第八晶体管T8响应第二节点N2的高电位关断；第四晶体管T4响应第二节点N2的高电位关断，第五晶体管T5响应低电平的第二时钟信号导通。第七晶体管T7响应第一节点N1的低电平导通，将低电平的第二时钟信号传输至移位寄存器的输出端SCAN。

在第三阶段t3，起始信号为高电平，第一时钟信号为低电平，第二时钟信号为高电平。第三晶体管T3响应低电平的第一时钟信号导通，将高电平的起始信号传输至第一节点N1，第七晶体管T7响应第一节点N1的高电位关断。第六晶体管T6响应第一时钟信号的低电平导通，将低电平的第二时钟信号传输至第二节点N2，因此第八晶体管T8导通，高电平的第一电位信号通过第八晶体管T8传输至移位寄存器的输出端SCAN。第四晶体管T4响应第二节点N2的低电平导通，第五晶体管T5响应高电平的第二时钟信号关断。第一晶体管T1响应第一节点N1的高电位关断，第二晶体管T2响应高电平的第二时钟信号关断。

继续参考图2和图9，该移位寄存器的工作过程还包括两个中间态，分别为第一阶段t1和第二阶段t2之间的第一中间态、第二阶段t2与第三阶段t3的第二中间态。其中在第一中间态t12，起始信号为低电平，第一时钟信号为高电平，第二时钟信号为高电平。因此第三晶体管T3和第六晶体管T6响应高电平的第一时钟信号关断，第一节点N1和第二节点N2保持第一阶段t1的低电平，第七晶体管T7导通，将高电平的第二时钟信号传输至移位寄存器的输出端SCAN，第八晶体管T8导通，将高电平的第一电位信号传输至移位寄存器的输出端SCAN。第一晶体管T1响应第一节点N1的低电位导通，第二晶体管T2响应高电平的第二时钟信号关断；第四晶体管T4响应第二节点N2的低电位导通，第五晶体管T5响应高电平的第二时钟信号关断。

在第二中间态t23，起始信号为高电平，第一时钟信号为高电平，第二时钟信号为高电平。第三晶体管T3响应高电平的第一时钟信号关断，第二电容C2可以对第一节点N1的电位具有保持作用，因此第一节点N1保持第二阶段t2的低电平，因此第七晶体管T7导通，并将高电平的第二时钟信号传输至移位寄存器的输出端SCAN；第一晶体管T1响应第一节点N1的低电位导通，第二晶体管T2响应高电平的第二时钟信号关断，第六晶体管T6响应高电平的第一时钟信号关断，由于第三电容C3的保持作用，使得第二节点N2保持高电平，因此第八晶体管T8关断。第四晶体管T4响应第二节点N2的高电位关断，第五晶体管T5响应高电平的第二时钟信号关断。

通过以上对移位寄存器的工作过程分析可知，在第三阶段t3，第一节点N1为高电位，第二节点N2为低电平。因第一控制子模块141中第一晶体管T1的第一极连接第一电位信号端VGH，使得在该第三阶段t3，第一晶体管T1的栅极和第一极之间的电位差几乎为0，进而可以减小第一晶体管T1的漏电，进而使得第一电位信号端VGH的第一电位信号几乎不会影响第二节点N2的电位，保证第八晶体管T8输出高电平的可靠性。并且第二晶体管T2可以对第一晶体管T1的漏电起到一定的阶段作用，进一步保证第八晶体管T8输出高电平的可靠性。

图10是本发明实施例提供的另一种移位寄存器的结构示意图，参考图10，图10与图9所示移位寄存器的不同之处仅在于，图10所示移位寄存器中，第一晶体管T1的栅极接入第二时钟信号，第二晶体管T2的栅极与第一节点N1电连接。图2所示驱动时序同样适用于图10所示移位寄存器，并且与图9所示移位寄存器在各阶段的工作过程不同之处仅在于，图10所示移位寄存器中第一晶体管T1的工作状态与图9所示移位寄存器中第二晶体管T2的工作状态相同，图10所示移位寄存器中第二晶体管T2的工作状态与图9所示移位寄存器中第一晶体管T1的工作状态相同。关于图10所示移位寄存器的具体工作过程，在此不再赘述。图10所示移位寄存器中，第二晶体管T2可以对第一晶体管T1的漏电起到一定的截断作用，进而有利于保证第二节点N2电位的稳定，有利于提高移位寄存器的输出可靠性。

需要说明的是，以上实施例中任一晶体管的第一极可以是源极，任一晶体管的第二极可以是漏极。

本发明实施例还提供了一种扫描电路，图11是本发明实施例提供的一种扫描电路的结构示意图，参考图11，该扫描电路包括多个如上述任意实施例中的移位寄存器100，多个移位寄存器100级联连接。

本发明实施例还提供了一种显示面板，图12是本发明实施例提供的一种显示面板的结构示意图，参考图12，该显示面板200包括上述实施例提供的扫描电路，还包括第一时钟信号线210、第二时钟信号线220、第一电位信号线230和第二电位信号线240；

移位寄存器100包括第一时钟信号端和第二时钟信号端，相邻的两级移位寄存器100中，第一时钟信号端和第二时钟时钟信号端相反，第一时钟信号线210与第一时钟信号端电连接，第二时钟信号线220与第二时钟信号端电连接；

第一电位信号线230与第一电位信号端电连接，第二电位信号线240与第二电位信号端电连接。

其中，该显示面板例如可以为有机发光二极管显示面板、液晶显示面板或电子纸显示面板等。每一级移位寄存器的输出端与显示面板上的扫描线260电连接，向各扫描线260传输扫描信号。参考图9，显示面板还包括起始信号线250，第一级移位寄存器的起始信号端与起始信号线250电连接，并将起始信号线250上的起始信号移位，并通过其移位寄存器的输出端输出。相邻的两级移位寄存器中，后一级移位寄存器将前一级移位寄存器输出的信号移位，并输出。因此，本发明实施例提供的显示面板实现了逐行输出信号(例如是扫描信号)的功能，且各级移位寄存器输出的信号稳定性良好。

图13是本发明实施例提供的另一种显示面板的结构示意图，参考图10，可选的，扫描电路100设置于显示面板的两侧。因扫描线260具有一定的阻抗和容抗，因此设置扫描电路位于显示面板的两侧，且两侧的扫描电路中，同级移位寄存器可以连接相同的扫描线260，即从两侧为扫描线260提供扫描信号，进而有利于降低扫描线260上阻抗和容抗对显示效果的影响，使得显示面板中显示更加均匀，提高显示效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存器，其特征在于，包括：第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

所述第一输出控制模块用于根据第一时钟信号、第二时钟信号和第二节点的电位控制第一节点的电位；所述第一输出模块用于根据所述第一节点的电位导通或关断，并在导通时将第二时钟信号传输至所述移位寄存器的输出端；

所述第二输出控制模块包括第一控制子模块和第二控制子模块，所述第一控制子模块包括至少两个串联在第一电位信号端和所述第二节点之间的晶体管，所述第一控制子模块用于根据所述第一节点的电位和所述第二时钟信号控制第一电位信号端与所述第二节点的连接状态，所述第二控制子模块用于根据第一时钟信号控制第二电位信号端与所述第二节点的连接状态；

所述第二输出模块用于根据所述第二节点的电位导通或关断，并在导通时将第一电位信号端的信号传输至所述移位寄存器的输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制子模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第一节点电连接，所述第一晶体管的第一极与所述第一电位信号端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极与所述第二节点电连接，所述第二晶体管的栅极接入所述第二时钟信号。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制子模块还包括第一电容，所述第一电容的第一端接入所述第一时钟信号，所述第一电容的第二端与所述第一晶体管的第二极电连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制子模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极接入第二时钟信号，所述第一晶体管的第一极与所述第一电位信号端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极与所述第二节点电连接，所述第二晶体管的栅极与所述第一节点电连接。

5.根据权利要求2-4任一项所述的移位寄存器，其特征在于，所述第一晶体管和/或所述第二晶体管为双栅晶体管。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块包括第三晶体管、第四晶体管和第五晶体管，所述第三晶体管的栅极接入第一时钟信号，所述第三晶体管的第一极接入起始信号，所述第三晶体管的第二极与所述第一节点电连接；所述第四晶体管的栅极与所述第二节点电连接，所述第四晶体管的第一极与所述第一电位信号端电连接，所述第四晶体管的第二极与所述第五晶体管的第一极电连接，所述第五晶体管的第二极与所述第一节点电连接，所述第五晶体管的栅极接入第二时钟信号。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第二控制子模块包括第六晶体管，所述第六晶体管的栅极接入所述第一时钟信号，所述第六晶体管的第一极与所述第二电位信号端电连接，所述第六晶体管的第二极与所述第二节点电连接；

优选的，所述第一输出模块包括第七晶体管和第二电容，所述第七晶体管的栅极与所述第一节点电连接，所述第七晶体管的第一极接入所述第二时钟信号，所述第七晶体管的第二极与所述移位寄存器的输出端电连接，所述第二电容的第一端与所述第七晶体管的栅极电连接，所述第二电容的第二端与所述第七晶体管的第二极电连接；

优选的，所述第二输出模块包括第八晶体管和第三电容，所述第八晶体管的栅极与所述第二节点电连接，所述第八晶体管的第一极与所述第一电位信号端电连接，所述第八晶体管的第二极与所述移位寄存器的输出端电连接，所述第三电容的第一端与所述第八晶体管的栅极电连接，所述第三电容的第二端与所述第八晶体管的第一极电连接。

8.根据权利要求7所述的移位寄存器，其特征在于，还包括第九晶体管，所述第九晶体管的栅极与第二电位信号端电连接，所述第九晶体管的第一极与所述第一输出控制模块的输出端电连接，所述第九晶体管的第二极与所述第一节点电连接。

9.一种扫描电路，其特征在于，包括多个如权利要求1-8任一项所述的移位寄存器，多个所述移位寄存器级联连接。

10.一种显示面板，其特征在于，包括权利要求9所述的扫描电路，还包括第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；

所述移位寄存器包括第一时钟信号端和第二时钟信号端，相邻的两级移位寄存器中，第一时钟信号端和第二时钟时钟信号端相反，所述第一时钟信号线与所述第一时钟信号端电连接，所述第二时钟信号线与所述第二时钟信号端电连接；

所述第一电位信号线与第一电位信号端电连接，所述第二电位信号线与第二电位信号端电连接。

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