CN104700801A - Pmos栅极驱动电路 - Google Patents

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Abstract

本发明提供一种PMOS栅极驱动电路，包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块(100)、上拉模块(200)、下传模块(300)、第一下拉模块(400)、自举电容(500)、及下拉维持模块(600)；所述上拉控制模块(100)接入一恒压负电位(VSS1)，能够降低PMOS器件漏电对第一节点(Q(N))的影响；所述下拉维持模块(600)设置由P型薄膜晶体管构成的双重反相器(F1)，并采用特殊的防漏电设计，能够减少第一节点(Q(N))的漏电，避免耗尽型P型薄膜晶体管的电性对反相器输出的影响，提高栅极驱动电路的稳定性，并提高面板的集成度，进一步减小液晶显示面板的边框宽度，尤其适用于对边框宽度有较高要求的小尺寸面板。

Description

PMOS栅极驱动电路
技术领域
本发明涉及液晶显示器驱动领域，尤其涉及一种PMOS栅极驱动电路。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在薄膜晶体管阵列基板(Thin Film Transistor Array Substrate，TFT Array Substrate)与彩色滤光片基板(Color Filter，CF)之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
主动式液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板(Integrated Circuit，IC)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术(Gate Driver on Array)即阵列基板行驱动技术，是可以运用液晶显示面板的阵列制程将栅极驱动电路制作在TFT阵列基板上，实现对栅极逐行扫描的驱动方式。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
通常，低温多晶硅(LTPS)半导体薄膜晶体管有两种类型的器件：一种是以电子导电为主的N型器件(NMOS)，一种是以空穴导电为主的P型器件(PMOS)。一般CMOS是指将NMOS和PMOS一起使用的互补型器件。在一些特殊的应用场合和制程条件限制的情况下，液晶显示器需要选择PMOS单型器件作为栅极驱动电路的薄膜晶体管。因此，有必要对PMOS单型器件设计集成的栅极驱动电路，以改善栅极驱动电路的性能，提高液晶显示面板的集成度，进一步减小液晶显示面板的边框宽度。
发明内容
本发明的目的在于提供一种PMOS栅极驱动电路，能够减少漏电，提高栅极驱动电路的稳定性，并提高面板的集成度，进一步减小液晶显示面板的边框宽度，尤其适用于对边框宽度有较高要求的小尺寸面板。
为实现上述目的，本发明提供一种PMOS栅极驱动电路，包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容、及下拉维持模块；
设N为正整数，在第N级GOA单元电路中：
所述上拉控制模块电性连接于第一节点、及下拉维持模块；所述上拉控制模块至少包括一个P型薄膜晶体管，至少接入上一级第N-1级GOA单元电路的级传信号、及恒压负电位；
所述上拉模块包括：第二十二P型薄膜晶体管，所述第二十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第M条时钟信号，漏极输出扫描驱动信号；
所述下传模块包括：第二十一P型薄膜晶体管，所述第二十一P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第M条时钟信号，漏极输出级传信号；
所述第一下拉模块电性连接于第一节点与扫描驱动信号，包括相互串联的第四十P型薄膜晶体管与第四十一P型薄膜晶体管，用于在非作用期间将第一节点的电位拉到扫描驱动信号的电位；
所述自举电容的一端电性连接于第一节点，另一端电性连接于扫描驱动信号；
所述下拉维持模块包括：一由多个P型薄膜晶体管构成的反相器，所述反相器的输入端电性连接于第一节点，输出端电性连接于第二节点；第三十二P型薄膜晶体管，所述第三十二P型薄膜晶体管的栅极电性连接于第二节点，源极电性连接于第四十一P型薄膜晶体管的漏极，漏极电性连接于第一恒压正电位；第四十二P型薄膜晶体管，所述第四十二P型薄膜晶体管的栅极电性连接于第二节点，漏极电性连接于第一节点，源极电性连接于第八十二P型薄膜晶体管的漏极；第八十二P型薄膜晶体管，所述第八十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于恒压负电位，漏极电性连接于第八十一P型薄膜晶体管的漏极；第八十一P型薄膜晶体管，所述第八十一P型薄膜晶体管的栅极电性连接于第二节点，源极电性连接于第二恒压正电位，漏极电性连接于第八十二P型薄膜晶体管的漏极；
所述第一恒压正电位低于第二恒压正电位。
所述上拉控制模块包括一个P型薄膜晶体管：第十一P型薄膜晶体管，所述第十一P型薄膜晶体管的栅极接入上一级第N-1级GOA单元电路的级传信号，源极接入恒压负电位，漏极电性连接于第一节点。
所述上拉控制模块包括三个P型薄膜晶体管：第十一P型薄膜晶体管、第十二P型薄膜晶体管、及第十三P型薄膜晶体管；所述第十一P型薄膜晶体管的栅极与源极均接入上一级第N-1级GOA单元电路的级传信号，漏极电性连接于第十二P型薄膜晶体管的源极、及第十三P型薄膜晶体管的漏极；所述第十二P型薄膜晶体管的栅极接入上一级第N-1级GOA单元电路的级传信号，源极电性连接于第十一P型薄膜晶体管的漏极，漏极电性连接于第一节点；所述第十三P型薄膜晶体管的栅极接入扫描驱动信号，源极接入恒压负电位，漏极电性连接于第十一P型薄膜晶体管的漏极。
所述第四十P型薄膜晶体管的栅极电性连接于下两级第N+2级GOA单元的级传信号或下两级第N+2级GOA单元的扫描驱动信号，源极电性连接于第一节点，漏级电性连接于第四十一P型薄膜晶体管的源极；所述第四十一P型薄膜晶体管的栅极电性连接于第M+2条时钟信号，源极电性连接于第四十P型薄膜晶体管的漏极，漏极电性连接于扫描驱动信号。
所述第四十P型薄膜晶体管的栅极电性连接于第M+2条时钟信号，源极电性连接于第一节点，漏级电性连接于第四十一P型薄膜晶体管的源极；所述第四十一P型薄膜晶体管的栅极电性连接于下两级第N+2级GOA单元的级传信号或下两级第N+2级GOA单元的扫描驱动信号，源极电性连接于第四十P型薄膜晶体管的漏极，漏极电性连接于扫描驱动信号。
所述第四十P型薄膜晶体管的栅极与源极均电性连接于第一节点，漏级电性连接于第四十一P型薄膜晶体管的源极；所述第四十一P型薄膜晶体管的栅极电性连接于第M+2条时钟信号，源极电性连接于第四十P型薄膜晶体管的漏极，漏极电性连接于扫描驱动信号。
所述第四十P型薄膜晶体管的栅极电性连接于第M+2条时钟信号，源极电性连接于第一节点，漏级电性连接于第四十一P型薄膜晶体管的栅极与源极；所述第四十一P型薄膜晶体管的栅极与源极均电性连接于第四十P型薄膜晶体管的漏极，漏极电性连接于扫描驱动信号。
所述反相器包括第五十二P型薄膜晶体管，所述第五十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第二恒压正电位，漏极电性连接于第三节点；第五十一P型薄膜晶体，所述第五十一P型薄膜晶体管的栅极及源极均电性连接于恒压负电位，漏极电性连接于第三节点；第五十四P型薄膜晶体管，所述第五十四P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第二恒压正电位，漏极电性连接于第二节点；第五十三P型薄膜晶体管，所述第五十三P型薄膜晶体管的栅极电性连接于第三节点，源极电性连接于电性连接于恒压负电位，漏极电性连接于第二节点。
所述反相器为双重反相器，包括主反相器、及辅助反相器；
所述主反相器包括：第五十二P型薄膜晶体管，所述第五十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第一恒压正电位，漏极电性连接于第三节点；第五十一P型薄膜晶体，所述第五十一P型薄膜晶体管的栅极及源极均电性连接于恒压负电位，漏极电性连接于第三节点；第五十四P型薄膜晶体管，所述第五十四P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第四节点，漏极电性连接于第二节点；第五十三P型薄膜晶体管，所述第五十三P型薄膜晶体管的栅极电性连接于第三节点，源极电性连接于恒压负电位，漏极电性连接于第二节点；
所述辅助反相器包括：第六十二P型薄膜晶体管，所述第六十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第二恒压正电位，漏极电性连接于第五节点；第六十一P型薄膜晶体，所述第六十一P型薄膜晶体管的栅极及源极均电性连接于恒压负电位，漏极电性连接于第五节点；第六十四P型薄膜晶体管，所述第六十四P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第二恒压正电位，漏极电性连接于第四节点；第六十三P型薄膜晶体管，所述第六十三P型薄膜晶体管的栅极电性连接于第五节点，源极电性连接于恒压负电位，漏极电性连接于第四节点。
所述反相器为双重反相器，包括主反相器、及辅助反相器；
所述主反相器包括：第五十二P型薄膜晶体管，所述第五十二P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第一恒压正电位，漏极电性连接于第三节点；第五十一P型薄膜晶体，所述第五十一P型薄膜晶体管的栅极及源极均电性连接于恒压负电位，漏极电性连接于第三节点；第五十四P型薄膜晶体管，所述第五十四P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第四节点，漏极电性连接于第二节点；第五十三P型薄膜晶体管，所述第五十三P型薄膜晶体管的栅极电性连接于第三节点，源极电性连接于恒压负电位，漏极电性连接于第二节点；
所述辅助反相器包括：第六十四P型薄膜晶体管，所述第六十四P型薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第二恒压正电位，漏极电性连接于第四节点；第六十三P型薄膜晶体管，所述第六十三P型薄膜晶体管的栅极电性连接于第三节点，源极电性连接于恒压负电位，漏极电性连接于第四节点。
本发明的有益效果：本发明提供的一种PMOS栅极驱动电路，其上拉控制模块接入一恒压负电位，能够降低PMOS器件漏电对第一节点的影响；其下拉维持模块设置由P型薄膜晶体管构成的双重反相器，并采用特殊的防漏电设计，能够减少第一节点的漏电，避免耗尽型P型薄膜晶体管的电性对反相器输出的影响，提高栅极驱动电路的稳定性，并提高面板的集成度，进一步减小液晶显示面板的边框宽度，尤其适用于对边框宽度有较高要求的小尺寸面板。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为本发明的PMOS栅极驱动电路的第一实施例的电路图；
图2为本发明的PMOS栅极驱动电路第一实施例的第一级GOA单元电路的电路图；
图3为本发明的PMOS栅极驱动电路第一实施例的倒数第二级GOA单元电路的电路图；
图4为本发明的PMOS栅极驱动电路第一实施例的最后一级GOA单元电路的电路图；
图5为本发明的PMOS栅极驱动电路的时序图；
图6为本发明的PMOS栅极驱动电路的第二实施例的电路图；
图7为本发明的PMOS栅极驱动电路的第三实施例的电路图；
图8为本发明的PMOS栅极驱动电路的第四实施例的电路图；
图9为本发明的PMOS栅极驱动电路的第五实施例的电路图；
图10为本发明的PMOS栅极驱动电路的第六实施例的电路图；
图11为本发明的PMOS栅极驱动电路的第七实施例的电路图；
图12为本发明的PMOS栅极驱动电路的第八实施例的电路图；
图13为本发明的PMOS栅极驱动电路中反相器的第一种电路结构示意图；
图14为本发明的PMOS栅极驱动电路中反相器的第二种电路结构示意图；
图15为本发明的PMOS栅极驱动电路中反相器的第三种电路结构示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明提供了一种PMOS栅极驱动电路。图1所示为本发明第一实施例的电路图，该PMOS栅极驱动电路包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块100、上拉模块200、下传模块300、第一下拉模块400、自举电容500、及下拉维持模块600。
设N为正整数，在第N级GOA单元电路中：
所述上拉控制模块100包括一个P型薄膜晶体管：第十一P型薄膜晶体管T11，所述第十一P型薄膜晶体管T11的栅极接入上一级第N-1级GOA单元电路的级传信号ST(N-1)，源极接入恒压负电位VSS1，漏极电性连接于第一节点Q(N)。
所述上拉模块200包括：第二十二P型薄膜晶体管T22，所述第二十二P型薄膜晶体管T22的栅极电性连接于第一节点Q(N)，源极电性连接于第M条时钟信号CK(M)，漏极输出扫描驱动信号G(N)。
所述下传模块300包括：第二十一P型薄膜晶体管T21，所述第二十一P型薄膜晶体管T21的栅极电性连接于第一节点Q(N)，源极电性连接于第M条时钟信号CK(M)，漏极输出级传信号ST(N)。
所述第一下拉模块400包括：相互串联的第四十P型薄膜晶体管T40与第四十一P型薄膜晶体管T41；所述第四十P型薄膜晶体管T40的栅极电性连接于下两级第N+2级GOA单元的级传信号ST(N+2)或下两级第N+2级GOA单元的扫描驱动信号G(N+2)，源极电性连接于第一节点Q(N)，漏级电性连接于第四十一P型薄膜晶体管T41的源极；所述第四十一P型薄膜晶体管T41的栅极电性连接于第M+2条时钟信号CK(M+2)，源极电性连接于第四十P型薄膜晶体管T40的漏极，漏极电性连接于扫描驱动信号G(N)。
所述自举电容500的一端电性连接于第一节点Q(N)，另一端电性连接于扫描驱动信号G(N)。
所述下拉维持模块600包括：一由多个P型薄膜晶体管构成的反相器F1，所述反相器F1的输入端电性连接于第一节点Q(N)，输出端电性连接于第二节点P(N)；第三十二P型薄膜晶体管T32，所述第三十二P型薄膜晶体管T32的栅极电性连接于第二节点P(N)，源极电性连接于第四十一P型薄膜晶体管T41的漏极，漏极电性连接于第一恒压正电位VDD1；第四十二P型薄膜晶体管T42所述第四十二P型薄膜晶体管T42的栅极电性连接于第二节点P(N)，漏极电性连接于第一节点Q(N)，源极电性连接于第八十二P型薄膜晶体管T82的漏极；第八十二P型薄膜晶体管T82，所述第八十二P型薄膜晶体管T82的栅极电性连接于第一节点Q(N)，源极电性连接于恒压负电位VSS1，漏极电性连接于第八十一P型薄膜晶体管T81的漏极；第八十一P型薄膜晶体管T81，所述第八十一P型薄膜晶体管T81的栅极电性连接于第二节点P(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第八十二P型薄膜晶体管T82的漏极。
特别的，请参阅图2、图3、及图4，如图2所示，在本发明PMOS栅极驱动电路第一实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极电性连接于启动信号STV；如图3、图4所示，在本发明PMOS栅极驱动电路第一实施例的倒数第二级、及最后一级连接关系中，所述第四十P型薄膜晶体管T40的栅极电性连接于启动信号STV。
图5所示为本发明PMOS栅极驱动电路的时序图，其中，STV表示电路的启动信号；CK(1)、CK(2)、CK(3)、及CK(4)为时钟信号CK(M)所包含的四组时钟信号，均为高频时钟信号，当所述时钟信号CK(M)为第三时钟信号CK(3)时，所述第M+2组时钟信号CK(M+2)为第一时钟信号CK(1)，当所述时钟信号CK(M)为第四时钟信号CK(4)时，所述第M+2组时钟信号CK(M+2)为第二时钟信号CK(2)；Q(1)、Q(2)分别为第一级、第二级GOA单元电路中第一节点Q(N)的波形；G(1)、G(2)分别为第一级、第二级GOA单元电路输出的扫描驱动信号G(N)的波形；VSS1为恒压负电位；VDD1、VDD分别为第一、第二恒压正电位，且第一恒压正电位VDD1低于于第二恒压正电位VDD2。
具体地，结合图1、图5，该PMOS栅极驱动电路的第一实施例的工作过程为：
当上一级第N-1级GOA单元电路的级传信号ST(N-1)为低电位时，第十一P型薄膜晶体管T11导通，恒压负电位VSS1进入电路，对自举电容500充电，使第一节点Q(N)得到一负电位，随后上一级第N-1级GOA单元电路的级传信号ST(N-1)转变为高电位，第一节点Q(N)通过自举电容500维持负电位，同时第二十一P型薄膜晶体管T21与第二十二P型薄膜晶体管T22受第一节点Q(N)的控制而导通。
随后，第M组时钟信号CK(M)为低电位，并通过第二十二P型薄膜晶体管T22继续向自举电容500充电，使得第一节点Q(N)达到一更低的电位，与此同时，第二十二P型薄膜晶体管T22的漏极输出扫描驱动信号G(N)，第二十一P型薄膜晶体管T21的漏极输出级传信号ST(N)，且扫描驱动信号G(N)与级传信号ST(N)均为低电位。对于PMOS栅极驱动电路，一般将扫描驱动信号G(N)为低电位的时隙称为作用期间，在作用期间，由于第一节点Q(N)为低电位，经反相器F1反相后得到第二节点P(N)为高电位，下拉维持模块600中的第八十二P型薄膜晶体管T82导通，而第八十一P型薄膜晶体管T81、第四十二P型薄膜晶体管T42、及第三十二P型薄膜晶体管T32均关闭，第四十二P型薄膜晶体管T42的源极电位被拉低到恒压负电位VSS1，能够减少第一节点Q(N)经过第四十二P型薄膜晶体管T42的漏电，另外采用所述恒压负电位VSS1来进行第十一薄膜晶体管T11的信号传递，也可以减少第一节点Q(N)的漏电。
接着，第M组时钟信号CK(M)变为高电位，相应由第二十二P型薄膜晶体管T22的漏极输出的扫描驱动信号G(N)、及由第二十一P型薄膜晶体管T21的漏极输出的级传信号ST(N)也转变为高电位，电路进入非作用期间，当第M+2条时钟信号CK(M+2)、及下两级第N+2级GOA单元的级传信号ST(N+2)或下两级第N+2级GOA单元的扫描驱动信号G(N+2)为低电位到来时，第四十P型薄膜晶体管T40及第四十一P型薄膜晶体管T41均导通，第一节点Q(N)的电位被拉到扫描驱动信号G(N)的高电位，第二十一P型薄膜晶体管T21与第二十二P型薄膜晶体管T22均关闭；在非作用期间，由于第一节点Q(N)为高电位，经反相器F1反相后得到第二节点P(N)为低电位，下拉维持模块600中的第八十二P型薄膜晶体管T82关闭，而第八十一P型薄膜晶体管T81、第四十二P型薄膜晶体管T42、及第三十二P型薄膜晶体管T32均导通，第一节点Q(N)的电位被第四十二P型薄膜晶体管T42及第八十一P型薄膜晶体管T81抬升并保持在第二恒压正电位VDD2。
进一步的，所述反相器F1可为分别如图13、图14、图15所示的三种结构：
第一种反相器F1的结构如图13所示，包括第五十二P型薄膜晶体管T52，所述第五十二P型薄膜晶体管T52的栅极电性连接于第一节点Q(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第三节点S(N)；第五十一P型薄膜晶体T51，所述第五十一P型薄膜晶体管T51的栅极及源极均电性连接于恒压负电位VSS1，漏极电性连接于第三节点S(N)；第五十四P型薄膜晶体管T54，所述第五十四P型薄膜晶体管T54的栅极电性连接于第一节点Q(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第二节点P(N)；第五十三P型薄膜晶体管T53，所述第五十三P型薄膜晶体管T53的栅极电性连接于第三节点S(N)，源极电性连接于电性连接于恒压负电位VSS1，漏极电性连接于第二节点P(N)。
当作用期间第一节点Q(N)为低电位时，所述第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均导通，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53关闭，第二节点P(N)的电位为第二恒压正电位VDD2；当非作用期间第一节点Q(N)为高电位时，所述第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均关闭，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53均导通，第二节点P(N)的电位为恒压负电位VSS1。
第二种反相器F1的结构如图14所示，所述反相器F1为双重反相器，包括主反相器F11、及辅助反相器F13。
所述主反相器F11包括：第五十二P型薄膜晶体管T52，所述第五十二P型薄膜晶体管T52的栅极电性连接于第一节点Q(N)，源极电性连接于第一恒压正电位VDD1，漏极电性连接于第三节点S(N)；第五十一P型薄膜晶体T51，所述第五十一P型薄膜晶体管T51的栅极及源极均电性连接于恒压负电位VSS1，漏极电性连接于第三节点S(N)；第五十四P型薄膜晶体管T54，所述第五十四P型薄膜晶体管T54的栅极电性连接于第一节点Q(N)，源极电性连接于第四节点K(N)，漏极电性连接于第二节点P(N)；第五十三P型薄膜晶体管T53，所述第五十三P型薄膜晶体管T53的栅极电性连接于第三节点S(N)，源极电性连接于恒压负电位VSS1，漏极电性连接于第二节点P(N)；所述辅助反相器F13包括：第六十二P型薄膜晶体管T62，所述第六十二P型薄膜晶体管T62的栅极电性连接于第一节点Q(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第五节点T(N)；第六十一P型薄膜晶体T61，所述第六十一P型薄膜晶体管T61的栅极及源极均电性连接于恒压负电位VSS1，漏极电性连接于第五节点T(N)；第六十四P型薄膜晶体管T64，所述第六十四P型薄膜晶体管T64的栅极电性连接于第一节点Q(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第四节点K(N)；第六十三P型薄膜晶体管T63，所述第六十三P型薄膜晶体管T63的栅极电性连接于第五节点T(N)，源极电性连接于恒压负电位VSS1，漏极电性连接于第四节点K(N)。
当作用期间第一节点Q(N)为低电位时，所述主反相器F11中的第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均导通，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53关闭，辅助主反相器F13中的第六十二P型薄膜晶体管T62与第六十四P型薄膜晶体管T64均导通，第二节点P(N)的电位被抬升为高于第一恒压正电位VDD1的第二恒压正电位VDD2；当非作用期间第一节点Q(N)为高电位时，所述主反相器F11中的第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均关闭，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53均导通，第二节点P(N)的电位为恒压负电位VSS1。
第三种反相器F1的结构如图15所示，所述反相器F1为双重反相器，包括主反相器F11、及辅助反相器F13。
所述主反相器F11包括：第五十二P型薄膜晶体管T52，所述第五十二P型薄膜晶体管T52的栅极电性连接于第一节点Q(N)，源极电性连接于第一恒压正电位VDD1，漏极电性连接于第三节点S(N)；第五十一P型薄膜晶体T51，所述第五十一P型薄膜晶体管T51的栅极及源极均电性连接于恒压负电位VSS1，漏极电性连接于第三节点S(N)；第五十四P型薄膜晶体管T54，所述第五十四P型薄膜晶体管T54的栅极电性连接于第一节点Q(N)，源极电性连接于第四节点K(N)，漏极电性连接于第二节点P(N)；第五十三P型薄膜晶体管T53，所述第五十三P型薄膜晶体管T53的栅极电性连接于第三节点S(N)，源极电性连接于恒压负电位VSS1，漏极电性连接于第二节点P(N)；所述辅助反相器F13包括：第六十四P型薄膜晶体管T64，所述第六十四P型薄膜晶体管T64的栅极电性连接于第一节点Q(N)，源极电性连接于第二恒压正电位VDD2，漏极电性连接于第四节点K(N)；第六十三P型薄膜晶体管T63，所述第六十三P型薄膜晶体管T63的栅极电性连接于第三节点S(N)，源极电性连接于恒压负电位VSS1，漏极电性连接于第四节点K(N)。该第三种反相器F1的结构在达到双重反相器效果的同时，减少了两个P型薄膜晶体管，简化了电路。
当作用期间第一节点Q(N)为低电位时，所述主反相器F11中的第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均导通，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53关闭，辅助主反相器F13中的第六十四P型薄膜晶体管T64导通，第六十三P型薄膜晶体管T63关闭，第二节点P(N)的电位被抬升为高于第一恒压正电位VDD1的第二恒压正电位VDD2；当非作用期间第一节点Q(N)为高电位时，所述主反相器F11中的第五十二P型薄膜晶体管T52与第五十四P型薄膜晶体管T54均关闭，第五十一P型薄膜晶体管T51与第五十三P型薄膜晶体管T53均导通，第二节点P(N)的电位为恒压负电位VSS1。
上述如图14、图15所示的双重反相器，辅助反相器F13能够在作用期间给主反相器F11提供一个更高的电位，确保减少第一节点Q(N)的漏电，避免耗尽型P型薄膜晶体管的电性对反相器输出的影响。
请参阅图6，为本发明第二实施例的电路图，该第二实施例与第一实施例的区别仅在于，将第一下拉模块400中第四十P型薄膜晶体管T40与第四十一P型薄膜晶体管T41的栅极接入信号进行互换，即将第四十P型薄膜晶体管T40的栅极电性连接于第M+2条时钟信号CK(M+2)，而将第四十一P型薄膜晶体管T41的栅极电性连接于下两级第N+2级GOA单元的级传信号ST(N+2)或下两级第N+2级GOA单元的扫描驱动信号G(N+2)，相应的，本发明PMOS栅极驱动电路第二实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极电性连接于启动信号STV，倒数第二级、及最后一级连接关系中，所述第四十一P型薄膜晶体管T41的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第一实施例相同，此处不再赘述。
请参阅图7，为本发明第三实施例的电路图，该第三实施例与第一实施例的区别仅在于，将第一下拉模块400中的第四十P型薄膜晶体管T40采用二极体接法来减少漏电，即将第四十P型薄膜晶体管T40的栅极与源极均电性连接于第一节点Q(N)，漏级电性连接于第四十一P型薄膜晶体管T41的源极；所述第四十一P型薄膜晶体管T41的栅极电性连接于第M+2条时钟信号CK(M+2)，源极电性连接于第四十P型薄膜晶体管T40的漏极，漏极电性连接于扫描驱动信号G(N)。相应的，本发明PMOS栅极驱动电路第三实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第一实施例相同，此处不再赘述。
请参阅图8，为本发明第四实施例的电路图，该第四实施例与第一实施例的区别仅在于，将第一下拉模块400中的第四十一P型薄膜晶体管T41采用二极体接法来减少漏电，即将第四十一P型薄膜晶体管T41的栅极与源极均电性连接于第四十P型薄膜晶体管T40的漏极，漏极电性连接于扫描驱动信号G(N)；第四十P型薄膜晶体管T40的栅极电性连接于第M+2条时钟信号CK(M+2)，源极电性连接于第一节点Q(N)，漏级电性连接于第四十一P型薄膜晶体管T41的栅极与源极；相应的，本发明PMOS栅极驱动电路第三实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第一实施例相同，此处不再赘述。
请参阅图9，为本发明第五实施例的电路图，该第五实施例与第一实施例的区别在于，所述上拉控制模块100包括三个P型薄膜晶体管：第十一P型薄膜晶体管T11、第十二P型薄膜晶体管T12、及第十三P型薄膜晶体管T13；所述第十一P型薄膜晶体管T11的栅极与源极均接入上一级第N-1级GOA单元电路的级传信号ST(N-1)，漏极电性连接于第十二P型薄膜晶体管T12的源极、及第十三P型薄膜晶体管T13的漏极；所述第十二P型薄膜晶体管T12的栅极接入上一级第N-1级GOA单元电路的级传信号ST(N-1)，源极电性连接于第十一P型薄膜晶体管T11的漏极，漏极电性连接于第一节点Q(N)；所述第十三P型薄膜晶体管T13的栅极接入扫描驱动信号G(N)，源极接入恒压负电位VSS1，漏极电性连接于第十一P型薄膜晶体管T11的漏极。相应的，本发明PMOS栅极驱动电路第五实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极与源极、第十二P型薄膜晶体管T12的栅极电性连接于启动信号STV；倒数第二级、及最后一级连接关系中，所述第四十P型薄膜晶体管T40的栅极电性连接于启动信号STV。其它电路结构与第一实施例相同，此处不再赘述。
该第五实施例的工作过程与第一实施例的工作过程略有差别，表现在当上一级第N-1级GOA单元电路的级传信号ST(N-1)为低电位，扫描驱动信号G(N)为高电位，第十一P型薄膜晶体管T11与第十二P型薄膜晶体管T12导通，第十三P型薄膜晶体管T13关闭，上一级第N-1级GOA单元电路的级传信号ST(N-1)进入电路；而当上一级第N-1级GOA单元电路的级传信号ST(N-1)变为高电位，扫描驱动信号G(N)为低电位时，第十一P型薄膜晶体管T11与第十二P型薄膜晶体管T12关闭，第十三P型薄膜晶体管T13导通，恒压负电位VSS1进入第十一P型薄膜晶体管T11的漏极与第十二P型薄膜晶体管T12的源极，使得第十一P型薄膜晶体管T11与第十二P型薄膜晶体管T12关闭的更加有效，防止漏电。其余工作过程与第一实施例相同，此处不再赘述。
请参阅图10，为本发明第六实施例的电路图，该第六实施例与第五实施例的区别在于，将第一下拉模块400中第四十P型薄膜晶体管T40与第四十一P型薄膜晶体管T41的栅极接入信号进行互换。即将第四十P型薄膜晶体管T40的栅极电性连接于第M+2条时钟信号CK(M+2)，而将第四十一P型薄膜晶体管T41的栅极电性连接于下两级第N+2级GOA单元的级传信号ST(N+2)或下两级第N+2级GOA单元的扫描驱动信号G(N+2)，相应的，本发明PMOS栅极驱动电路第六实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极与源极、第十二P型薄膜晶体管T12的栅极电性连接于启动信号STV，倒数第二级、及最后一级连接关系中，所述第四十一P型薄膜晶体管T41的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第五实施例相同，此处不再赘述。
请参阅图11，为本发明第七实施例的电路图，该第七实施例与第五实施例的区别仅在于，将第一下拉模块400中的第四十P型薄膜晶体管T40采用二极体接法来减少漏电，即将第四十P型薄膜晶体管T40的栅极与源极均电性连接于第一节点Q(N)，漏级电性连接于第四十一P型薄膜晶体管T41的源极；所述第四十一P型薄膜晶体管T41的栅极电性连接于第M+2条时钟信号CK(M+2)，源极电性连接于第四十P型薄膜晶体管T40的漏极，漏极电性连接于扫描驱动信号G(N)。相应的，本发明PMOS栅极驱动电路第七实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极与源极、第十二P型薄膜晶体管T12的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第五实施例相同，此处不再赘述。
请参阅图12，为本发明第八实施例的电路图，该第八实施例与第五实施例的区别仅在于，将第一下拉模块400中的第四十一P型薄膜晶体管T41采用二极体接法来减少漏电，即将第四十一P型薄膜晶体管T41的栅极与源极均电性连接于第四十P型薄膜晶体管T40的漏极，漏极电性连接于扫描驱动信号G(N)；第四十P型薄膜晶体管T40的栅极电性连接于第M+2条时钟信号CK(M+2)，源极电性连接于第一节点Q(N)，漏级电性连接于第四十一P型薄膜晶体管T41的栅极与源极；相应的，本发明PMOS栅极驱动电路第八实施例的第一级连接关系中，所述第十一P型薄膜晶体管T11的栅极与源极、第十二P型薄膜晶体管T12的栅极电性连接于启动信号STV，其它电路结构及工作过程均与第五实施例相同，此处不再赘述。
综上所述，本发明的PMOS栅极驱动电路，其上拉控制模块接入一恒压负电位，能够降低PMOS器件漏电对第一节点的影响；其下拉维持模块设置由P型薄膜晶体管构成的双重反相器，并采用特殊的防漏电设计，能够减少第一节点的漏电，避免耗尽型P型薄膜晶体管的电性对反相器输出的影响，提高栅极驱动电路的稳定性，并提高面板的集成度，进一步减小液晶显示面板的边框宽度，尤其适用于对边框宽度有较高要求的小尺寸面板。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种PMOS栅极驱动电路，其特征在于，包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块(100)、上拉模块(200)、下传模块(300)、第一下拉模块(400)、自举电容(500)、及下拉维持模块(600)；
设N为正整数，在第N级GOA单元电路中：
所述上拉控制模块(100)电性连接于第一节点(Q(N))、及下拉维持模块(600)；所述上拉控制模块(100)至少包括一个P型薄膜晶体管，至少接入上一级第N-1级GOA单元电路的级传信号(ST(N-1))、及恒压负电位(VSS1)；
所述上拉模块(200)包括：第二十二P型薄膜晶体管(T22)，所述第二十二P型薄膜晶体管(T22)的栅极电性连接于第一节点(Q(N))，源极电性连接于第M条时钟信号(CK(M))，漏极输出扫描驱动信号(G(N))；
所述下传模块(300)包括：第二十一P型薄膜晶体管(T21)，所述第二十一P型薄膜晶体管(T21)的栅极电性连接于第一节点(Q(N))，源极电性连接于第M条时钟信号(CK(M))，漏极输出级传信号(ST(N))；
所述第一下拉模块(400)电性连接于第一节点(Q(N))与扫描驱动信号(G(N))，包括相互串联的第四十P型薄膜晶体管(T40)与第四十一P型薄膜晶体管(T41)，用于在非作用期间将第一节点(Q(N))的电位拉到扫描驱动信号(G(N))的电位；
所述自举电容(500)的一端电性连接于第一节点(Q(N))，另一端电性连接于扫描驱动信号(G(N))；
所述下拉维持模块(600)包括：一由多个P型薄膜晶体管构成的反相器(F1)，所述反相器(F1)的输入端电性连接于第一节点(Q(N))，输出端电性连接于第二节点(P(N))；第三十二P型薄膜晶体管(T32)，所述第三十二P型薄膜晶体管(T32)的栅极电性连接于第二节点(P(N))，源极电性连接于第四十一P型薄膜晶体管(T41)的漏极，漏极电性连接于第一恒压正电位(VDD1)；第四十二P型薄膜晶体管(T42)，所述第四十二P型薄膜晶体管(T42)的栅极电性连接于第二节点(P(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第八十二P型薄膜晶体管(T82)的漏极；第八十二P型薄膜晶体管(T82)，所述第八十二P型薄膜晶体管(T82)的栅极电性连接于第一节点(Q(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第八十一P型薄膜晶体管(T81)的漏极；第八十一P型薄膜晶体管(T81)，所述第八十一P型薄膜晶体管(T81)的栅极电性连接于第二节点(P(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第八十二P型薄膜晶体管(T82)的漏极；
所述第一恒压正电位(VDD1)低于第二恒压正电位(VDD2)。
2.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述上拉控制模块(100)包括一个P型薄膜晶体管：第十一P型薄膜晶体管(T11)，所述第十一P型薄膜晶体管(T11)的栅极接入上一级第N-1级GOA单元电路的级传信号(ST(N-1))，源极接入恒压负电位(VSS1)，漏极电性连接于第一节点(Q(N))。
3.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述上拉控制模块(100)包括三个P型薄膜晶体管：第十一P型薄膜晶体管(T11)、第十二P型薄膜晶体管(T12)、及第十三P型薄膜晶体管(T13)；所述第十一P型薄膜晶体管(T11)的栅极与源极均接入上一级第N-1级GOA单元电路的级传信号(ST(N-1))，漏极电性连接于第十二P型薄膜晶体管(T12)的源极、及第十三P型薄膜晶体管(T13)的漏极；所述第十二P型薄膜晶体管(T12)的栅极接入上一级第N-1级GOA单元电路的级传信号(ST(N-1))，源极电性连接于第十一P型薄膜晶体管(T11)的漏极，漏极电性连接于第一节点(Q(N))；所述第十三P型薄膜晶体管(T13)的栅极接入扫描驱动信号(G(N))，源极接入恒压负电位(VSS1)，漏极电性连接于第十一P型薄膜晶体管(T11)的漏极。
4.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述第四十P型薄膜晶体管(T40)的栅极电性连接于下两级第N+2级GOA单元的级传信号(ST(N+2))或下两级第N+2级GOA单元的扫描驱动信号(G(N+2))，源极电性连接于第一节点(Q(N))，漏级电性连接于第四十一P型薄膜晶体管(T41)的源极；所述第四十一P型薄膜晶体管(T41)的栅极电性连接于第M+2条时钟信号(CK(M+2))，源极电性连接于第四十P型薄膜晶体管(T40)的漏极，漏极电性连接于扫描驱动信号(G(N))。
5.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述第四十P型薄膜晶体管(T40)的栅极电性连接于第M+2条时钟信号(CK(M+2))，源极电性连接于第一节点(Q(N))，漏级电性连接于第四十一P型薄膜晶体管(T41)的源极；所述第四十一P型薄膜晶体管(T41)的栅极电性连接于下两级第N+2级GOA单元的级传信号(ST(N+2))或下两级第N+2级GOA单元的扫描驱动信号(G(N+2))，源极电性连接于第四十P型薄膜晶体管(T40)的漏极，漏极电性连接于扫描驱动信号(G(N))。
6.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述第四十P型薄膜晶体管(T40)的栅极与源极均电性连接于第一节点(Q(N))，漏级电性连接于第四十一P型薄膜晶体管(T41)的源极；所述第四十一P型薄膜晶体管(T41)的栅极电性连接于第M+2条时钟信号(CK(M+2))，源极电性连接于第四十P型薄膜晶体管(T40)的漏极，漏极电性连接于扫描驱动信号(G(N))。
7.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述第四十P型薄膜晶体管(T40)的栅极电性连接于第M+2条时钟信号(CK(M+2))，源极电性连接于第一节点(Q(N))，漏级电性连接于第四十一P型薄膜晶体管(T41)的栅极与源极；所述第四十一P型薄膜晶体管(T41)的栅极与源极均电性连接于第四十P型薄膜晶体管(T40)的漏极，漏极电性连接于扫描驱动信号(G(N))。
8.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述反相器(F1)包括第五十二P型薄膜晶体管(T52)，所述第五十二P型薄膜晶体管(T52)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第三节点(S(N))；第五十一P型薄膜晶体(T51)，所述第五十一P型薄膜晶体管(T51)的栅极及源极均电性连接于恒压负电位(VSS1)，漏极电性连接于第三节点(S(N))；第五十四P型薄膜晶体管(T54)，所述第五十四P型薄膜晶体管(T54)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第二节点(P(N))；第五十三P型薄膜晶体管(T53)，所述第五十三P型薄膜晶体管(T53)的栅极电性连接于第三节点(S(N))，源极电性连接于电性连接于恒压负电位(VSS1)，漏极电性连接于第二节点(P(N))。
9.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述反相器(F1)为双重反相器，包括主反相器(F11)、及辅助反相器(F13)；
所述主反相器(F11)包括：第五十二P型薄膜晶体管(T52)，所述第五十二P型薄膜晶体管(T52)的栅极电性连接于第一节点(Q(N))，源极电性连接于第一恒压正电位(VDD1)，漏极电性连接于第三节点(S(N))；第五十一P型薄膜晶体(T51)，所述第五十一P型薄膜晶体管(T51)的栅极及源极均电性连接于恒压负电位(VSS1)，漏极电性连接于第三节点(S(N))；第五十四P型薄膜晶体管(T54)，所述第五十四P型薄膜晶体管(T54)的栅极电性连接于第一节点(Q(N))，源极电性连接于第四节点(K(N))，漏极电性连接于第二节点(P(N))；第五十三P型薄膜晶体管(T53)，所述第五十三P型薄膜晶体管(T53)的栅极电性连接于第三节点(S(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第二节点(P(N))；
所述辅助反相器(F13)包括：第六十二P型薄膜晶体管(T62)，所述第六十二P型薄膜晶体管(T62)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第五节点(T(N))；第六十一P型薄膜晶体(T61)，所述第六十一P型薄膜晶体管(T61)的栅极及源极均电性连接于恒压负电位(VSS1)，漏极电性连接于第五节点(T(N))；第六十四P型薄膜晶体管(T64)，所述第六十四P型薄膜晶体管(T64)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第四节点(K(N))；第六十三P型薄膜晶体管(T63)，所述第六十三P型薄膜晶体管(T63)的栅极电性连接于第五节点(T(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第四节点(K(N))。
10.如权利要求1所述的PMOS栅极驱动电路，其特征在于，所述反相器(F1)为双重反相器，包括主反相器(F11)、及辅助反相器(F13)；
所述主反相器(F11)包括：第五十二P型薄膜晶体管(T52)，所述第五十二P型薄膜晶体管(T52)的栅极电性连接于第一节点(Q(N))，源极电性连接于第一恒压正电位(VDD1)，漏极电性连接于第三节点(S(N))；第五十一P型薄膜晶体(T51)，所述第五十一P型薄膜晶体管(T51)的栅极及源极均电性连接于恒压负电位(VSS1)，漏极电性连接于第三节点(S(N))；第五十四P型薄膜晶体管(T54)，所述第五十四P型薄膜晶体管(T54)的栅极电性连接于第一节点(Q(N))，源极电性连接于第四节点(K(N))，漏极电性连接于第二节点(P(N))；第五十三P型薄膜晶体管(T53)，所述第五十三P型薄膜晶体管(T53)的栅极电性连接于第三节点(S(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第二节点(P(N))；
所述辅助反相器(F13)包括：第六十四P型薄膜晶体管(T64)，所述第六十四P型薄膜晶体管(T64)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第四节点(K(N))；第六十三P型薄膜晶体管(T63)，所述第六十三P型薄膜晶体管(T63)的栅极电性连接于第三节点(S(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第四节点(K(N))。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105139816A (zh) * 2015-09-24 2015-12-09 深圳市华星光电技术有限公司 栅极驱动电路
CN105469761A (zh) * 2015-12-22 2016-04-06 武汉华星光电技术有限公司 用于窄边框液晶显示面板的goa电路
CN106448590A (zh) * 2016-10-11 2017-02-22 深圳市华星光电技术有限公司 一种液晶显示面板的coa电路及显示装置
EP3518225A4 (en) * 2016-09-21 2020-06-17 Shenzhen China Star Optoelectronics Technology Co. Ltd. SCAN DRIVER CIRCUIT AND DISPLAY DEVICE
WO2021217548A1 (zh) * 2020-04-30 2021-11-04 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106683631B (zh) * 2016-12-30 2018-06-22 深圳市华星光电技术有限公司 一种igzo薄膜晶体管的goa电路及显示装置
US10825412B2 (en) * 2018-07-27 2020-11-03 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal panel including GOA circuit and driving method thereof
CN110518019B (zh) * 2019-08-16 2020-11-24 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN110728940B (zh) * 2019-09-17 2020-12-08 深圳市华星光电半导体显示技术有限公司 反相器、goa电路及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120153996A1 (en) * 2010-12-16 2012-06-21 Au Optronics Corp. Gate driving circuit on array applied to charge sharing pixel
WO2014015633A1 (zh) * 2012-07-25 2014-01-30 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置和显示装置
CN104064159A (zh) * 2014-07-17 2014-09-24 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104078022A (zh) * 2014-07-17 2014-10-01 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104409055A (zh) * 2014-11-07 2015-03-11 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158644B1 (ko) * 1995-06-30 1999-03-20 김광호 인에이블을 가진 풀업/풀다운 양방향 데이타 입출력단회로
JP5291874B2 (ja) * 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
KR101115026B1 (ko) * 2006-01-10 2012-03-06 삼성전자주식회사 게이트 드라이버와 이를 구비한 박막 트랜지스터 기판 및액정 표시 장치
US8248353B2 (en) * 2007-08-20 2012-08-21 Au Optronics Corporation Method and device for reducing voltage stress at bootstrap point in electronic circuits
JP5431125B2 (ja) 2009-11-16 2014-03-05 ラピスセミコンダクタ株式会社 蛍光表示管用駆動装置、駆動方法
JP5528084B2 (ja) * 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
US9136013B2 (en) * 2011-11-25 2015-09-15 Boe Technology Group Co., Ltd. Shift register, gate driver, and display device
CN102654986A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器的级、栅极驱动器、阵列基板以及显示装置
CN103426414B (zh) * 2013-07-16 2015-12-09 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN103413514A (zh) * 2013-07-27 2013-11-27 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
CN104008741A (zh) * 2014-05-20 2014-08-27 深圳市华星光电技术有限公司 一种扫描驱动电路及液晶显示装置
CN104091577B (zh) * 2014-07-15 2016-03-09 深圳市华星光电技术有限公司 应用于2d-3d信号设置的栅极驱动电路
CN104409057B (zh) * 2014-11-14 2017-09-29 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409056B (zh) * 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120153996A1 (en) * 2010-12-16 2012-06-21 Au Optronics Corp. Gate driving circuit on array applied to charge sharing pixel
WO2014015633A1 (zh) * 2012-07-25 2014-01-30 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置和显示装置
CN104064159A (zh) * 2014-07-17 2014-09-24 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104078022A (zh) * 2014-07-17 2014-10-01 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104409055A (zh) * 2014-11-07 2015-03-11 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105139816A (zh) * 2015-09-24 2015-12-09 深圳市华星光电技术有限公司 栅极驱动电路
CN105139816B (zh) * 2015-09-24 2017-12-19 深圳市华星光电技术有限公司 栅极驱动电路
CN105469761A (zh) * 2015-12-22 2016-04-06 武汉华星光电技术有限公司 用于窄边框液晶显示面板的goa电路
EP3518225A4 (en) * 2016-09-21 2020-06-17 Shenzhen China Star Optoelectronics Technology Co. Ltd. SCAN DRIVER CIRCUIT AND DISPLAY DEVICE
CN106448590A (zh) * 2016-10-11 2017-02-22 深圳市华星光电技术有限公司 一种液晶显示面板的coa电路及显示装置
WO2021217548A1 (zh) * 2020-04-30 2021-11-04 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法
CN114097020A (zh) * 2020-04-30 2022-02-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法
CN114097020B (zh) * 2020-04-30 2024-03-15 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法

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US20160307532A1 (en) 2016-10-20

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