KR20170105066A - Pmos 게이트 전극 구동회로 - Google Patents

Pmos 게이트 전극 구동회로 Download PDF

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Abstract

캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하는 PMOS 게이트 전극 구동회로에 있어서, 각 단계의 GOA유닛회로는 모두 풀업제어모듈((100)), 풀업모듈((200)), 하향전송모듈((300)), 제1풀다운모듈((400)), 부트 스트랩 커패시터((500)), 및 풀다운유지모듈((600))를 포함하며; 상기 풀업제어모듈((100))는 항전압 부전위((VSS1))를 인가하여 PMOS 설비의 누전이 제1노드((Q(N)) )에 미치는 영향을 주릴 수 있다; 상기 풀다운유지모듈((600))은 P형 박막 트랜지스터로 구성된 이중 인버터((F1))를 포함하며, 특수한 누전 방지 설계를 채택하여, 제1노드((Q(N)) )의 누전을 주릴 수 있으며, 공핍 방식인 P형 박막 트랜지스터의 전기적 특성은 인버터의 출력에 대한 영향을 피할 수 있으며, 게이트 전극 구동회로의 안정성을 향상시키고, 또한 패널의 집적도를 향상시키며, 진일보로 액정 디스플레이 패널의 베젤 넓이를 줄이고, 베젤의 넓이에 대하여 높은 요구가 있는 소형 패널에 적용된다.

Description

PMOS 게이트 전극 구동회로
본 발명은 액정 디스플레이 구동 분야에 관한 것이며, 특히, PMOS 게이트 전극 구동회로에 관한 것이다.
액정 디스플레이 장치 (Liquid Crystal Display, LCD)는 본체가 가볍고, 절전 되고, 무방사선 등 다양한 장점들을 갖고 있으며, 예를 들면, 액정 텔레비전, 이동전화, 개인 휴대용 단말기(PDA), 디지털 카메라, 컴퓨터스크린 또는 노트북 스크린 등에 널리 적용되고 있다.
시중의 액정 디스플레이 대부분은 백라이트형 액정 디스플레이이며, 이는 액정디스플레이 패널 및 백라이트 모듈(backlight module)을 포함한다. 액정디스플레이 패널의 작동원리는 박막 트랜지스터 어레이 기판(Thin Film Transistor Array Substrate, TFT Array Substrate)과 컬러 필터 기판(Color Filter, CF) 사이에 액정 분자를 주입하여 두 기판에 구동전압을 인가하여 액정분자의 회전방향을 제어하여 백라이트 모듈의 빛을 굴절시켜 화면이 나타나게 한다.
능동형 액정 디스플레이에서, 각 화소는 하나의 박막 트랜지스터(TFT)와 전기적으로 연결되고, 박막 트랜지스터의 게이트 전극(Gate)은 수평 스캔 라인에 연결되고, 드레인 전극(Drain)은 수직 방향의 데이터 라인에 연결되고, 소스 전극(Source)은 화소 전극에 연결된다. 수평 스캔 라인에 충분한 전압을 인가할 경우, 상기 수평 스캔 라인에 전기적으로 연결된 모든 TFT가 활성화 되어, 데이터 라인 상의 신호전압이 화소에 라이트(write)될 수 있으며, 서로 다른 액정 투광도에 대하여 제어를 통해 컬러 및 밝기를 제어하는 효과를 이룰 수 있다. 현재 능동형 액정 디스플레이 패널의 수평스캔 라인에 대한 구동은 주로 외부에서 연결된 집적 회로판(Integrated Circuit, IC)을 통해 이루며, 외부에서 연결된 IC는 각 단계 수평 스캔 라인의 단계별 충전과 방전에 대하여 제어할 수 있다. 그리고, GOA기술(Gate Driver on Array) 즉, 게이트 어레이 기판의 구동기술은 액정 디스플레이 패널의 어레이 공정을 이용하여 게이트 전극 구동회로를 TFT 어레이 기판에 제작하여, 게이트 전극에 대하여 행을 따라 순차적으로 스캔하는 구동방식을 구현한다. GOA기술은 외부에서 연결되는 IC의 본딩(bonding)공정을 줄일수 있으며, 생산력을 향상하고 또한 원가를 줄일수 있는 기회가 있으며, 또한, 액정 디스플레이 패널은 네로 베젤 또는 제로 베젤의 디스플레이 제품을 제작하는데 더 적합할 수 있다.
일반적으로, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터는 두 종류의 설비가 있다. 즉, 한 종류는 전자도전 방식인 N형 설비(NMOS), 다른 한 종류는 홀 도전 방식인 P형 설비(PMOS)이다. 일반적으로, CMOS는 NMOS와 PMOS 함께 사용되는 상호 보완형 설비를 의미한다. 일부 특수한 응용환경 및 공정조건이 한정된 경우, 액정 디스플레이는 PMOS 단형 설비를 선택하여 게이트 전극 구동회로의 박막 트랜지스터로 사용될 필요가 있다. 따라서, 게이트 전극 구동회로의 성능을 향상시키고, 액정 디스플레이 패널의 집적도를 향상시키며, 진일보로, 액정 디스플레이 패널의 베젤 넓이를 주릴 수 있도록 PMOS 단형 설비를 집적된 전극 구동회로로 설계할 필요가 있다.
본 발명의 목적은, 누전을 줄이고, 게이트 전극 구동회로의 안정성을 향상시키고, 또한, 패널의 집적도를 향상시킬 수 있으며, 진일보로, 액정 디스플레이 패널의 베젤 넓이를 줄이고, 특히, 베젤 넓이에 대하여 높은 요구가 되는 소형 패널에 적용되는 PMOS게이트 전극 구동회로를 제공하는 것이다.
상기 목표를 달성하기 위하여, 본 발명은 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하는 PMOS 게이트 전극 구동회로에 있어서, 각 단계의 GOA유닛회로는 모두 풀업제어모듈, 풀업모듈, 하향전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터, 및 풀다운유지모듈을 포함하며;
N을 정수로 설정하면, 제N 단계의 GOA 유닛 회로에서,
상기 풀업제어모듈은 제1노드 및 풀다운유지모듈에 전기적으로 연결되고; 상기 풀업제어모듈은 적어도 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송 신호, 및 항전압 부전위를 인가하는 적어도 하나의 P형 박막 트랜지스터를 포함하며;
상기 풀업모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제22 P형 박막 트랜지스터를 포함하며;
상기 하향전송모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 이송신호를 출력하는 제21 P형 박막 트랜지스터를 포함하며;
상기 제1풀다운모듈은, 제1노드와 스캔 구동신호에 전기적으로 연결되고, 서로 직렬로 연결된 제40 P형 박막 트랜지스터와 제41 P형 박막 트랜지스터를 포함하며, 비 작용 기간에서 제1노드의 전위를 스캔 구동신호의 전위로 도달하게 하며;
상기 부트 스트랩 커패시터는, 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되며;
상기 풀다운 유지모듈은 복수의 P형 박막 트랜지스터로 구성된, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 인버터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제41 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 항전압 정전위에 전기적으로 연결되는 제32 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제42 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제81 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제82 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제81 P형 박막 트랜지스터를 포함하며;
상기 제1 항전압 정전위는 제2 항전압 정전위보다 낮은 것을 특징으로 하는 PMOS 게이트 전극 구동회로를 제공한다.
상기 풀업제어모듈은 하나의 P형 박막 트랜지스터를 포함하며, 즉, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송 신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 P형 박막 트랜지스터를 포함한다.
상기 풀업제어모듈은 3개의 P형 박막 트랜지스터를 포함하며, 즉, 제11 P형 박막 트랜지스터, 제12 P형 박막 트랜지스터, 및 제13 P형 박막 트랜지스터를 포함하며; 상기 제11 P형 박막 트랜지스터는, 게이트 전극과 소스 전극은 모두 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호를 인가하고, 드레인 전극은 제12 P형 박막 트랜지스터의 소스 전극, 및 제13 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되며; 상기 제12 P형 박막 트랜지스터는, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호를 인가하고, 소스 전극은 제11 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되며; 상기 제13 P형 박막 트랜지스터는, 게이트 전극은 스캔 구동신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제11 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결된다.
상기 제40 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터는, 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터의 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결된다.
상기 제40 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결된다.
상기 제40 P형 박막 트랜지스터는, 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결된다.
상기 제40 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터는, 게이트 전극과 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터의 게이트 전극과 소스 전극은 모두 제40 P형 박막 트랜지스터의 드레인 적극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결된다.
상기 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함한다.
상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
상기 보조 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제5 노드에 전기적으로 연결되는 제62 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제61 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제64 P형 박막 트랜지스터와; 게이트 전극은 제5노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제63 P형 박막 트랜지스터를 포함한다.
상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
상기 보조 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제64 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제63 P형 박막 트랜지스터를 포함한다.
한편, 본 발명은 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하는 PMOS게이트 전극 구동회로에 있어서, 각 단계의 GOA유닛회로는 모두 풀업제어모듈, 풀업모듈, 하향전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터, 및 풀다운유지모듈을 포함하며;
N을 정수로 설정하면, 제N 단계의 GOA 유닛 회로에서,
상기 풀업제어모듈은 제1노드 및 풀다운유지모듈에 전기적으로 연결되고; 상기 풀업제어모듈은 적어도 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송 신호, 및 항전압 부전위를 인가하는 적어도 하나의 P형 박막 트랜지스터를 포함하며;
상기 풀업모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제22 P형 박막 트랜지스터를 포함하며;
상기 하향전송모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 이송신호를 출력하는 제21 P형 박막 트랜지스터를 포함하며;
상기 제1풀다운모듈은 제1노드와 스캔 구동신호에 전기적으로 연결되고, 서로 직렬로 연결된 제40 P형 박막 트랜지스터와 제41 P형 박막 트랜지스터를 포함하며, 비 작용 기간에서 제1노드의 전위를 스캔 구동신호의 전위로 도달하게 하며;
상기 부트 스트랩 커패시터는, 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되며;
상기 풀다운유지모듈은, 복수의 P형 박막 트랜지스터로 구성된, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 인버터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제41 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 항전압 정전위에 전기적으로 연결되는 제32 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제42 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제81 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제82 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제81 P형 박막 트랜지스터를 포함하며;
상기 제1 항전압 정전위는 제2 항전압 정전위보다 낮으며;
여기서, 상기 풀업제어모듈은 하나의 P형 박막 트랜지스터를 포함하며, 즉, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송 신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 P형 박막 트랜지스터를 포함하며;
여기서, 상기 제40 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로를 제공한다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명의 PMOS 게이트 전극 구동회로는, 풀업제어모듈이 항전압 부전위를 인가하므로, PMOS 설비의 누전이 제1노드에 대하여 영향을 미치는 것을 주릴 수 있다; 풀다운유지모듈은 P형 박막 트랜지스터로 구성된 이중 인버터를 설정과 동시에 특정한 누전방지 설계를 이용하므로, 제1노드의 누전을 주릴 수 있으며, 공핍 방식인 P형 박막 트랜지스터의 전기특성이 인버터의 출력에 대하여 영향을 미치는 것을 피할 수 있으므로, 게이트 전극 구동회로의 안정성을 향상시키고, 패널의 집적도를 향상시킨다. 진일보로 액정 디스플레이 패널의 베젤 넓이를 주릴 수 있으며, 특히, 베젤 넓이에 대하여 높은 요구가 필요한 소형 패널에 적용될 수 있다.
본 발명의 특징과 기술내용을 구체적으로 이해하기 위하여, 이하 본 발명의 상세한 설명과 첨부된 도면을 참조하길 바란다. 그러나 첨부된 도면은 참고와 설명에 제공될 뿐, 본 발명에 대하여 한정하는 것은 아니다.
이하 본 발명의 구체실시방식은 첨부된 도면을 결합하여 상세한 설명을 통해 본 발명의 기술방안과 기타 유익효과가 명백하도록 설명한다.
첨부한 도면에서,
도 1은 본 발명의 PMOS 게이트 전극 구동회로의 제1 실시예의 회로도 이다.
도 2는 본 발명의 PMOS 게이트 전극 구동회로의 제1 실시예의 제1단계의 GOA유닛회로의 회로도 이다.
도 3은 본 발명의 PMOS 게이트 전극 구동회로의 제1 실시예의 마지막 제2 단계의 GOA유닛회로의 회로도 이다.
도 4는 본 발명의 PMOS 게이트 전극 구동회로의 제1 실시예의 마지막 단계의 GOA유닛회로의 회로도 이다.
도 5는 본 발명의 PMOS 게이트 전극 구동회로의 순서도이다.
도 6은 본 발명의 PMOS 게이트 전극 구동회로의 제2 실시예의 회로도 이다.
도 7은 본 발명의 PMOS 게이트 전극 구동회로의 제3 실시예의 회로도 이다.
도 8은 본 발명의 PMOS 게이트 전극 구동회로의 제4 실시예의 회로도 이다.
도 9는 본 발명의 PMOS 게이트 전극 구동회로의 제5 실시예의 회로도 이다.
도 10은 본 발명의 PMOS 게이트 전극 구동회로의 제6 실시예의 회로도 이다.
도 11은 본 발명의 PMOS 게이트 전극 구동회로의 제7 실시예의 회로도 이다.
도 12는 본 발명의 PMOS 게이트 전극 구동회로의 제8 실시예의 회로도 이다.
도 13은 본 발명의 PMOS 게이트 전극 구동회로에서 인버터의 제1 타입의 회로구조의 개략도 이다.
도 14는 본 발명의 PMOS 게이트 전극 구동회로에서 인버터의 제2 타입의 회로구조의 개략도 이다.
도 15는 본 발명의 PMOS 게이트 전극 구동회로에서 인버터의 제3 타입의 회로구조의 개략도 이다.
본 발명에서 채택한 기술수단 및 그 효과를 구체적으로 설명하기 위하여 이하에서는 본 발명의 바람직한 실시 예 및 첨부된 도면을 결합하여 상세설명을 진행한다.
본 발명은 PMOS 게이트 전극 구동회로를 제공한다. 도 1에서 도시된 것은 본 발명의 제1 실시예의 회로도 이며, 상기 PMOS 게이트 전극 구동회로는 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계의 GOA유닛회로는 모두 풀업제어모듈(100), 풀업모듈(200), 하향전송모듈(300), 제1풀다운모듈(400), 부트 스트랩 커패시터(500), 및 풀다운유지모듈(600)을 포함한다.
N을 정수로 설정하면, 제N 단계의 GOA 유닛 회로에서,
상기 풀업제어모듈(100)은 하나의 P형 박막 트랜지스터를 포함하며, 즉, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))를 인가하고, 소스 전극은 항전압 부전위(VSS1)를 인가하고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되는 제11 P형 박막 트랜지스터(T11)를 포함한다.
상기 풀업모듈(200)은, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호(CK(M))에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))를 출력하는 제22 P형 박막 트랜지스터(T22)를 포함한다.
상기 하향전송모듈(300)은, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호(CK(M))에 전기적으로 연결되고, 드레인 전극은 단계 이송신호(ST(N))를 출력하는 제21 P형 박막 트랜지스터(T21)를 포함한다.
상기 제1풀다운모듈(400)은 서로 직렬로 연결된 제40 P형 박막 트랜지스터(T40)와 제41 P형 박막 트랜지스터(T41)를 포함한다. 상기 제40 P형 박막 트랜지스터(T40)는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호(ST(N+2)) 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호(G(N+2))에 전기적으로 연결되고, 소스 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터(T41)의 소스 전극에 전기적으로 연결된다. 상기 제41 P형 박막 트랜지스터(T41)는, 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결된다.
상기 부트 스트랩 커패시터(500)는, 일단은 제1노드(Q(N))에 전기적으로 연결되고, 타단은 스캔 구동신호(G(N))에 전기적으로 연결된다.
상기 풀다운유지모듈(600)은, 입력단은 제1노드(Q(N))에 전기적으로 연결되고, 출력단은 제2노드(P(N))에 전기적으로 연결되는, 복수의 P형 박막 트랜지스터로 구성된 인버터(F1)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 소스 전극은 제41 P형 박막 트랜지스터(T41)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 항전압 정전위(VDD1)에 전기적으로 연결되는 제32 P형 박막 트랜지스터(T32)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제82 P형 박막 트랜지스터(T82)의 드레인 전극에 전기적으로 연결되는 제42 P형 박막 트랜지스터(T42)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제81 P형 박막 트랜지스터(T81)의 드레인 전극에 전기적으로 연결되는 제82 P형 박막 트랜지스터(T82)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2)에 전기적으로 연결되고, 드레인 전극은 제82 P형 박막 트랜지스터(T82)의 드레인 전극에 전기적으로 연결되는 제81 P형 박막 트랜지스터(T81)를 포함한다.
특히, 도 2, 도 3 및 도 4를 참조하면, 도 2에서 도시된 바와 같이, 본 발명 PMOS 게이트 전극 구동회로의 제1 실시예의 제1 단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극은 구동신호(STV)에 전기적으로 연결된다. 도 3 및 도 4에서 도시된 바와 같이, 본 발명 PMOS 게이트 전극 구동회로의 제1실시예의 마지막 제2단계, 및 마지막 단계의 연결관계에서, 상기 제40 P형 박막 트랜지스터(T40)의 게이트 전극은 구동신호(STV)에 전기적으로 연결된다.
도 5는 본 발명 PMOS 게이트 전극 구동회로의 순서도를 도시하였다. 여기서, (STV)는 회로의 시동신호를 표시한다; (CK(1)), (CK(2)), (CK(3)), 및(CK(4))는 클럭신호(CK(M))가 포함한 4 그룹의 클럭신호를 표시하고, 모두는 고주파수 클럭신호 이다. 상기 클럭신호(CK(M))는 제3 클럭신호(CK(3))가 될 경우, 상기 제M+2 그룹 클럭신호(CK(M+2))는 제1클럭신호(CK(1))가 되고, 상기 클럭신호(CK(M))는 제4 클럭신호(CK(4))가 될 경우, 상기 제M+2그룹클럭신호(CK(M+2))는 제2클럭신호(CK(2))가 된다; (Q(1)), (Q(2))는 각각 제1단계, 제2단계 GOA유닛회로 중의 제1노드(Q(N))의 파형이다; (G(1)), (G(2))는 각각 제1단계, 제2단계 GOA유닛회로에서 출력한 스캔 구동신호(G(N))의 파형이다; (VSS1)는 항전압 부전위 이고; (VDD1), VDD는 각각 제1 항전압 정전위, 제2 항전압 정전위이고, 제1 항전압 정전위(VDD1)는 제2 항전압 정전위(VDD2)보다 낮다.
구체적으로, 도 1, 도 5을 결합하여, 상기 PMOS 게이트 전극 구동회로의 제1 실시예의 작동과정을 설명하면 다음과 같다. 즉,
전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))가 저 전위일 경우, 제11 P형 박막 트랜지스터(T11)는 활성화 되고, 항전압 부전위(VSS1)은 회로로 진입하여, 부트 스트랩 커패시터(500)를 충전하여, 제1노드(Q(N))가 부전위를 취득하도록 하며, 그 다음, 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))가 고전위로 변화되면, 제1노드(Q(N))는 부트 스트랩 커패시터(500)를 통해 부전위를 유지되는 동시에 제21 P형 박막 트랜지스터(T21)와 제22 P형 박막 트랜지스터(T22)는 제1노드(Q(N))루부터 제어 받아 활성화 된다.
그 다음, 제M 그룹 클럭신호(CK(M))가 전 전위되고, 제22 P형 박막 트랜지스터(T22)를 통해 지속적으로 부트 스트랩 커패시터(500)에게 충전하여, 제1노드(Q(N))가 더욱 낮은 전위에 도달하도록 하며, 이와 동시에 제22 P형 박막 트랜지스터(T22)의 드레인 전극은 스캔 구동신호(G(N))를 출력하고, 제21 P형 박막 트랜지스터(T21)의 드레인 전극은 단계 이송신호(ST(N))를 출력하고, 여기서, 스캔 구동신호(G(N))와 단계 이송신호(ST(N))은 모두 저 전위이다. PMOS 게이트 전극 구동회로에 있어서, 일반적으로, 스캔 구동신호(G(N))가 저 전위인 타임슬롯을 작용기간으로 불리며, 작용기간에 제1노드(Q(N))가 저 전위이고, 인버터(F1)를 통해 인버트 처리하여 취득한 제2노드(P(N))는 고전위이기 때문에, 풀다운유지모듈(600) 중의 제82 P형 박막 트랜지스터(T82)는 활성화되고, 제81 P형 박막 트랜지스터(T81), 제42 P형 박막 트랜지스터(T42), 및 제32 P형 박막 트랜지스터(T32)는 모두 비활성화 된다. 제42 P형 박막 트랜지스터(T42)의 소스 전극 전위는 항전압 부전위(VSS1)까지 풀다운 되고, 제42 P형 박막 트랜지스터(T42)를 통한 제1노드(Q(N))에 대한 누전을 주릴 수 있다. 한편, 상기 항전압 부전위(VSS1)을 이용하여 제11 박막 트랜지스터(T11)의 신호를 전송하여도, 제1노드(Q(N))의 누전을 주릴 수 있다.
그 다음, 제M그룹 클럭신호(CK(M))가 고전위로 변경되고, 따라서, 제22 P형 박막 트랜지스터(T22)의 드레인 전극에서 출력된 스캔 구동신호(G(N)), 및 제21 P형 박막 트랜지스터(T21)의 드레인 전극에서 출력된 단계 이송신호(ST(N))도 고전위로 전환되면, 회로는 비 작용기간에 진입 된다. 제M+2 번째 클럭신호(CK(M+2)), 및 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호(ST(N+2)) 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호(G(N+2))가 저 전위로 된 시점에서, 제40 P형 박막 트랜지스터(T40) 및 제41 P형 박막 트랜지스터(T41)는 모두 활성화되고, 제1노드(Q(N))의 전위는 스캔 구동신호(G(N))의 고전위로 풀업되고, 제21 P형 박막 트랜지스터(T21)와 제22 P형 박막 트랜지스터(T22)는 모두 비활성화된다; 비 작용 기간에, 제1노드(Q(N))는 고 전위되고, 인버터(F1)를 통해 인버트 처리하여 취득한 제2노드(P(N))는 저 전위이기 때문에, 풀다운유지모듈(600) 중의 제82 P형 박막 트랜지스터(T82)는 비활성화 되고, 제81 P형 박막 트랜지스터(T81), 제42 P형 박막 트랜지스터(T42), 및 제32 P형 박막 트랜지스터(T32)는 모두 활성화되어, 제1노드(Q(N))의 전위는 제42 P형 박막 트랜지스터(T42) 및 제81 P형 박막 트랜지스터(T81)에 의해 제2 항전압 정전위(VDD2)로 풀업되어 유지된다.
진일보로, 상기 인버터(F1)는 도 13, 도 14, 도 15에서 도시된 바와 같이 3가지 타입의 구조를 구비할 수 있다. 즉,
제1 타입의 인버터(F1)의 구조는 도 13에서 도시된 바와 같이, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제52 P형 박막 트랜지스터(T52)와; 게이트 전극 및 소스 전극은 모두 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제51 P형 박막 트랜지스터(T51)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제54 P형 박막 트랜지스터(T54)와; 게이트 전극은 제3노드(S(N))에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제53 P형 박막 트랜지스터(T53)를 포함한다.
작용 기간에 제1노드(Q(N))는 저 전위일 경우, 상기 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 활성화 되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 비활성화 되고, 제2노드(P(N))의 전위는 제2 항전압 정전위(VDD2)로 된다; 비 적용기간에 제1노드(Q(N))는 고전위일 경우, 상기 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 비활성화 되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 모두 활성화 되고, 제2노드(P(N))의 전위는 항전압 부전위(VSS1)로 된다.
제2 타입의 인버터(F1)의 구조는 도 14에서 도시된 바와 같이, 메인 인버터(F11), 및 보조 인버터(F13)를 포함하는 이중 인터버이다.
상기 메인 인버터(F11)는, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위(VDD1)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제52 P형 박막 트랜지스터(T52)와; 게이트 전극 및 소스 전극은 모두 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제51 P형 박막 트랜지스터(T51)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제4노드(K(N))에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제54 P형 박막 트랜지스터(T54)와; 게이트 전극은 제3노드(S(N))에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제53 P형 박막 트랜지스터(T53)를 포함한다. 상기 보조 인버터(F13)는, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2), 드레인 전극은 제5노드T(N)에 전기적으로 연결되는 제62 P형 박막 트랜지스터(T62)와; 게이트 전극 및 소스 전극은 모두 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제5 노드T(N)에 전기적으로 연결되는 제61 P형 박막 트랜지스터(T61)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2)에 전기적으로 연결되고, 드레인 전극은 제4노드(K(N))에 전기적으로 연결되는 제64 P형 박막 트랜지스터(T64)와; 게이트 전극은 제5노드T(N)에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제4노드(K(N))에 전기적으로 연결되는 제63 P형 박막 트랜지스터(T63)를 포함한다.
작용기간에 제1노드(Q(N))가 저 전위될 경우, 상기 메인 인버터(F11) 중의 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 활성화 되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 비활성화 된다. 보조 인버터(F13) 중의 제62 P형 박막 트랜지스터(T62)와 제64 P형 박막 트랜지스터(T64)는 모두 활성화 되어, 제2노드(P(N))의 전위는 제1 항전압 정전위(VDD1)보다 높은 제2 항전압 정전위(VDD2)로 풀업 된다; 비 작용 기간에 제1노드(Q(N))가 고 전위될 경우, 상기 메인 인버터(F11) 중의 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 비활성화 되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 모두 활성화되어 제2노드(P(N))의 전위는 항전압 부전위(VSS1)로 된다.
제3 타입의 인버터(F1)의 구조는 도 15에서 도시된 바와 같이, 상기 인버터(F1)는, 메인 인버터(F11), 및 보조 인버터(F13)를 포함하는 이중 인버터이다.
상기 메인 인버터(F11)는, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위(VDD1)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제52 P형 박막 트랜지스터(T52)와; 게이트 전극 및 소스 전극은 모두 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제3노드(S(N))에 전기적으로 연결되는 제51 P형 박막 트랜지스터(T51)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제4노드(K(N))에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제54 P형 박막 트랜지스터(T54)와; 게이트 전극은 제3노드(S(N))에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제53 P형 박막 트랜지스터(T53)를 포함한다. 상기 보조 인버터(F13)는, 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위(VDD2)에 전기적으로 연결되고, 드레인 전극은 제4노드(K(N))에 전기적으로 연결되는 제64 P형 박막 트랜지스터(T64)와; 게이트 전극은 제3노드(S(N))에 전기적으로 연결되고, 소스 전극은 항전압 부전위(VSS1)에 전기적으로 연결되고, 드레인 전극은 제4노드(K(N))에 전기적으로 연결되는 제63 P형 박막 트랜지스터(T63)를 포함한다. 상기 제3 타입의 인버터(F1)의 구구조는 이중 인버터의 효과를 달성함과 동시에 두 개의 P형 박막 트랜지스터를 줄이게 되어, 회로를 간결하게 하였다.
작용기간에 제1노드(Q(N))가 저 전위될 경우, 상기 메인 인버터(F11) 중의 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 활성화되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 비활성화 된다. 보조 메인 인버터(F13) 중의 제64 P형 박막 트랜지스터(T64)는 활성화되고, 제63 P형 박막 트랜지스터(T63)는 비활성화되어, 제2노드(P(N))의 전위가 제1 항전압 정전위(VDD1)보다 높은 제2 항전압 정전위(VDD2)로 풀업 된다; 비 작용 기간에 제1노드(Q(N))가 고 전위될 경우, 상기 메인 인버터(F11) 중의 제52 P형 박막 트랜지스터(T52)와 제54 P형 박막 트랜지스터(T54)는 모두 비활성화되고, 제51 P형 박막 트랜지스터(T51)와 제53 P형 박막 트랜지스터(T53)는 모두 활성화되어, 제2노드(P(N))의 전위는 항전압 부전위(VSS1)로 된다.
도 14와 도 15에서 도시된 바와 같은 상기 이중 인버터에서, 보조 인버터(F13)는 작용기간에 메인 인버터(F11)에게 더 높은 전위를 제공할 수 있어, 제1노드(Q(N))의 누전을 줄이는 것을 확보하여, 공핍 방식인 P형 박막 트랜지스터의 전기적 특성은 인버터의 출력에 대한 영향을 주는 것을 피할 수 있다.
도 6을 참조하면, 이는 본 발명의 제2 실시예의 회로도 이다. 상기 제2 실시예와 제1 실시예의 차이점은 다음과 같다. 즉, 제1 풀다운모듈(400) 중의 제40 P형 박막 트랜지스터(T40)와 제41 P형 박막 트랜지스터(T41)의 게이트 전극인가신호를 서로 교환한다. 즉, 제40 P형 박막 트랜지스터(T40)의 게이트 전극을 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결하고, 제41 P형 박막 트랜지스터(T41)의 게이트 전극을 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호(ST(N+2)) 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호(G(N+2))에 전기적으로 연결한다. 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제2 실시예의 제1 단계의 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극은 구동신호(STV)에 전기적으로 연결되고, 마지막 제2 단계, 및 마지막 단계의 연결관계에서, 상기 제41 P형 박막 트랜지스터(T41)의 게이트 전극은 구동신호(STV)에 전기적으로 연결되고, 기타 회로 구조 및 작업과정은 모두 제1 실시예와 동일하여 여기서 중복설명을 하지 않는다.
도 7을 참조하면, 이는 본 발명의 제3 실시예들의 회로도 이다. 상기 제3 실시예와 제1 실시예의 차이점은 다음과 같다. 즉, 제1 풀다운모듈(400) 중의 제40 P형 박막 트랜지스터(T40)를 다이오드 연결법을 이용하여 누전을 줄이며, 즉, 제40 P형 박막 트랜지스터(T40)는, 게이트 전극과 소스 전극은 모두 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터(T41)의 소스 전극에 전기적으로 연결된다; 상기 제41 P형 박막 트랜지스터(T41)는, 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결된다. 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제3 실시예의 제1단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극은 구동신호(STV)에 전기적으로 연결되고, 기타 회로 구조 및 작업과정은 모두 제1 실시예와 동일하여 여기서 중복하여 설명하지 않는다.
도 8을 참조하면, 이는 본 발명의 제4 실시예의 회로도 이다. 상기 제4 실시예와 제1 실시예의 차이는 다음과 같다. 즉, 제1 풀다운모듈(400) 중의 제41 P형 박막 트랜지스터(T41)는 다이오드 연결법을 이용하여 누전을 줄인다. 즉, 제41 P형 박막 트랜지스터(T41)는, 게이트 전극과 소스 전극은 모두 제40 P형 박막 트랜지스터(T40)의 드레인 전극에 전기적으로 연결하고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결된다; 제40 P형 박막 트랜지스터(T40)는, 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 소스 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터(T41)의 게이트 전극과 소스 전극에 전기적으로 연결된다; 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제3 실시예의 제1 단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극은 기도신호(STV)에 전기적으로 연결되고, 기타 회로 구구조 및 작동과정은 모두 제1실시예와 동일하므로, 여기서 중복하여 설명하지 않는다.
도 9를 참조하면, 이는 본 발명의 제5 실시예의 회로도 이다. 상기 제5 실시예는 제1 실시예와 다음과 같이 차이점이 있다. 즉, 상기 풀업제어모듈(100)은 3개의 P형 박막 트랜지스터, 즉, 제11 P형 박막 트랜지스터(T11), 제12 P형 박막 트랜지스터(T12), 및 제13 P형 박막 트랜지스터(T13)를 포함한다; 상기 제11 P형 박막 트랜지스터(T11)는, 게이트 전극과 소스 전극은 모두 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))를 인가하고, 드레인 전극은 제12 P형 박막 트랜지스터(T12)의 소스 전극, 및 제13 P형 박막 트랜지스터(T13)의 드레인 전극에 전기적으로 연결된다; 상기 제12 P형 박막 트랜지스터(T12)는, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))를 인가하고, 소스 전극은 제11 P형 박막 트랜지스터(T11)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N)) 에 전기적으로 연결된다; 상기 제13 P형 박막 트랜지스터(T13)는, 게이트 전극은 스캔 구동신호(G(N))를 인가하고, 소스 전극은 항전압 부전위(VSS1)를 인가하고, 드레인 전극은 제11 P형 박막 트랜지스터(T11)의 드레인 전극에 전기적으로 연결된다. 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제5 실시예의 제1 단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극과 소스 전극, 제12 P형 박막 트랜지스터(T12)의 게이트 전극은 시동신호(STV)에 전기적으로 연결된다; 마지막 제2단계, 및 마지막 단계 연결관계에서, 상기 제40 P형 박막 트랜지스터(T40)의 게이트 전극은 시동신호(STV)에 전기적으로 연결된다. 기타 회로 구조는 제1 실시예와 동일하여, 여기서 중복하여 설명하지 않는다.
상기 제5 실시예의 동작과정은 제1 실시예의 동작과정에 비해 미소한 차이가 있으며, 즉, 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))가 전 전위되고, 스캔 구동신호(G(N))는 고 전위될 경우, 제11 P형 박막 트랜지스터(T11)와 제12 P형 박막 트랜지스터(T12)는 활성화 되고, 제13 P형 박막 트랜지스터(T13)는 비활성화 되어, 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))가 회로에 진입 된다; 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호(ST(N-1))가 고전위로 변경되고, 스캔 구동신호(G(N))가 저 전위될 경우, 제11 P형 박막 트랜지스터(T11)와 제12 P형 박막 트랜지스터(T12)는 비활성화 되고, 제13 P형 박막 트랜지스터(T13)는 활성화되어, 항전압 부전위(VSS1)가 제11 P형 박막 트랜지스터(T11)의 드레인 전극과 제12 P형 박막 트랜지스터(T12)의 소스 전극에 진입 되어, 제11 P형 박막 트랜지스터(T11)와 제12 P형 박막 트랜지스터(T12)가 더 효율적으로 비활성화되어 누전을 방지한다. 기타 작동과정은 제1실시예와 동일하여 여기서 중복하여 설명하지 않는다.
도 10을 참조하면, 이는 본 발명의 제6 실시예의 회로도 이다. 상기 제6 실시예는 제5 실시예에 비해 다음과 같은 차이가 존재한다. 즉, 제1풀다운모듈(400) 중의 제40 P형 박막 트랜지스터(T40)와 제41 P형 박막 트랜지스터(T41)의 게이트 전극 인가신호를 서로 교환한다. 즉, 제40 P형 박막 트랜지스터(T40)의 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 제41 P형 박막 트랜지스터(T41)의 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호(ST(N+2)) 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호(G(N+2))에 전기적으로 연결된다. 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제6 실시예의 제1단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극과 소스 전극, 제12 P형 박막 트랜지스터(T12)의 게이트 전극은 시동신호(STV)에 전기적으로 연결되고, 마지막 제2단계, 및 마지막 단계의 연결관계에서, 상기 제41 P형 박막 트랜지스터(T41)의 게이트 전극은 시동신호(STV)에 전기적으로 연결되고, 기타 회로구조 및 작동 과정은 모두 제5 실시예와 동일하여 여기서 중복하여 설명하지 않는다.
도 11을 참조하면, 이는 본 발명의 제7 실시예의 회로도 이다. 상기 제7 실시예는 제5 실시예에 비해 다음과 같은 차이가 존재한다. 즉, 제1풀다운모듈(400) 중의 제40 P형 박막 트랜지스터(T40)는 다이오드 연결법을 이용하여 누전을 줄인다. 즉, 제40 P형 박막 트랜지스터(T40)는, 게이트 전극과 소스 전극은 모두 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터(T41)의 소스 전극에 전기적으로 연결된다; 상기 제41 P형 박막 트랜지스터(T41)는, 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결된다. 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제7 실시예의 제1 단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극과 소스 전극, 제12 P형 박막 트랜지스터(T12)의 게이트 전극은 시동신호(STV)에 전기적으로 연결되고, 기타 회로 구조 및 작동과정은 모두 제5 실시예와 동일하여 여기서 중복하여 설명하지 않는다.
도 12을 참조하면, 이는 본 발명의 제8 실시예의 회로도 이다. 상기 제8 실시예는 제5 실시예에 비해 다음과 같은 차이가 존재한다. 즉, 제1풀다운모듈(400) 중의 제41 P형 박막 트랜지스터(T41)는 다이오드 연결법을 이용하여 누전을 줄인다. 즉, 제41 P형 박막 트랜지스터(T41)는, 게이트 전극과 소스 전극은 모두 제40 P형 박막 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결된다; 제40 P형 박막 트랜지스터(T40)는, 게이트 전극은 제M+2 번째 클럭신호(CK(M+2))에 전기적으로 연결되고, 소스 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터(T41)의 게이트 전극과 소스 전극에 전기적으로 연결된다; 따라서, 본 발명의 PMOS 게이트 전극 구동회로의 제8 실시예의 제1 단계 연결관계에서, 상기 제11 P형 박막 트랜지스터(T11)의 게이트 전극과 소스 전극, 제12 P형 박막 트랜지스터(T12)의 게이트 전극은 시동신호(STV)에 전기적으로 연결되고, 기타 회로구조 및 작동과정은 모두 제5 실시예와 동일하여 여기서 중복하여 설명하지 않는다.
상기 내용에 의하면, 본 발명의 PMOS 게이트 전극 구동회로는, 풀업제어모듈이 항전압 부전위를 인가하므로, PMOS 설비의 누전이 제1노드에 대하여 영향을 미치는 것을 주릴 수 있다; 풀다운유지모듈은 P형 박막 트랜지스터로 구성된 이중 인버터를 설정과 동시에 특정한 누전방지 설계를 이용하여, 제1노드의 누전을 주릴 수 있으며, 공핍 방식인 P형 박막 트랜지스터의 전기특성이 인버터의 출력에 대한 영향을 미치는 것을 피할 수 있어, 게이트 전극 구동회로의 안정성을 향상시키고, 패널의 집적도를 향상시킨다. 진일보로 액정디스플레이 패널의 베젤 넓이를 주릴 수 있으며, 특히, 베젤 넓이에 대하여 높은 요구가 필요한 소형 패널에 적용될 수 있다.
상기 내용은 본 기술분야의 일반 기술자에게 있어서, 본 발명의 기술방안 및 기술사상에 의해 다양한 수정과 변형이 가능하며, 이러한 수정과 변형은 모두 본 발명의 청구법위의 보호범위에 속한다.

Claims (14)

  1. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하는 PMOS 게이트 전극 구동회로에 있어서, 각 단계의 GOA유닛회로는 모두 풀업제어모듈, 풀업모듈, 하향전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터, 및 풀다운유지모듈을 포함하며;
    N을 정수로 설정하면, 제N 단계의 GOA 유닛 회로에서,
    상기 풀업제어모듈은 제1노드 및 풀다운유지모듈에 전기적으로 연결되고; 상기 풀업제어모듈은 적어도 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송 신호, 및 항전압 부전위를 인가하는 적어도 하나의 P형 박막 트랜지스터를 포함하며;
    상기 풀업모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제22 P형 박막 트랜지스터를 포함하며;
    상기 하향전송모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 이송신호를 출력하는 제21 P형 박막 트랜지스터를 포함하며;
    상기 제1풀다운모듈은, 제1노드와 스캔 구동신호에 전기적으로 연결되고, 서로 직렬로 연결된 제40 P형 박막 트랜지스터와 제41 P형 박막 트랜지스터를 포함하며, 비 작용 기간에서 제1노드의 전위를 스캔 구동신호의 전위로 풀업시키며;
    상기 부트 스트랩 커패시터는, 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되며;
    상기 풀다운유지모듈은, 복수의 P형 박막 트랜지스터로 구성된, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 인버터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제41 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 항전압 정전위에 전기적으로 연결되는 제32 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제42 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제81 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제82 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제81 P형 박막 트랜지스터를 포함하며;
    상기 제1 항전압 정전위는 제2 항전압 정전위보다 낮은 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  2. 청구항 1에 있어서,
    상기 풀업제어모듈은 하나의 P형 박막 트랜지스터를 포함하며, 즉, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송 신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  3. 청구항 1에 있어서,
    상기 풀업제어모듈은 3개의 P형 박막 트랜지스터를 포함하며, 즉, 제11 P형 박막 트랜지스터, 제12 P형 박막 트랜지스터, 및 제13 P형 박막 트랜지스터를 포함하며; 상기 제11 P형 박막 트랜지스터는, 게이트 전극과 소스 전극은 모두 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호를 인가하고, 드레인 전극은 제12 P형 박막 트랜지스터의 소스 전극, 및 제13 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되며; 상기 제12 P형 박막 트랜지스터는, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계 이송신호를 인가하고, 소스 전극은 제11 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되며; 상기 제13 P형 박막 트랜지스터는, 게이트 전극은 스캔 구동신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제11 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  4. 청구항 1에 있어서,
    상기 제40 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  5. 청구항 1에 있어서,
    상기 제40 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계의 GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  6. 청구항 1에 있어서,
    상기 제40 P형 박막 트랜지스터는 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  7. 청구항 1에 있어서,
    상기 제40 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 게이트 전극과 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극과 소스 전극은 모두 제40 P형 박막 트랜지스터의 드레인 적극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  8. 청구항 1에 있어서,
    상기 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  9. 청구항 1에 있어서,
    상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
    상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
    상기 보조 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제62 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제61 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제64 P형 박막 트랜지스터와; 게이트 전극은 제5노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제63 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  10. 청구항 1에 있어서,
    상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
    상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
    상기 보조 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제64 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제63 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  11. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하는 PMOS 게이트 전극 구동회로에 있어서, 각 단계의 GOA유닛회로는 모두 풀업제어모듈, 풀업모듈, 하향전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터, 및 풀다운유지모듈을 포함하며;
    N을 정수로 설정하면, 제N 단계의 GOA 유닛 회로에서,
    상기 풀업제어모듈은 제1노드 및 풀다운유지모듈에 전기적으로 연결되고; 상기 풀업제어모듈은 적어도 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송신호, 및 항전압 부전위를 인가하는 적어도 하나의 P형 박막 트랜지스터를 포함하며;
    상기 풀업모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제22 P형 박막 트랜지스터를 포함하며;
    상기 하향전송모듈은, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제M 번째 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 이송신호를 출력하는 제21 P형 박막 트랜지스터를 포함하며;
    상기 제1풀다운모듈은 제1노드와 스캔 구동신호에 전기적으로 연결되고, 서로 직렬로 연결된 제40 P형 박막 트랜지스터와 제41 P형 박막 트랜지스터를 포함하며, 비 작용 기간에서 제1노드의 전위를 스캔 구동신호의 전위로 풀업시키며;
    상기 부트 스트랩 커패시터는, 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되며;
    상기 풀다운 유지모듈은, 복수의 P형 박막 트랜지스터로 구성된, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 인버터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제41 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 항전압 정전위에 전기적으로 연결되는 제32 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제42 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제81 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제82 P형 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제82 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제81 P형 박막 트랜지스터를 포함하며;
    상기 제1 항전압 정전위는 제2 항전압 정전위보다 낮으며;
    여기서, 상기 풀업제어모듈은 하나의 P형 박막 트랜지스터를 포함하며, 즉, 게이트 전극은 전 단계인 제N-1 단계의 GOA유닛회로의 단계이송 신호를 인가하고, 소스 전극은 항전압 부전위를 인가하고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 P형 박막 트랜지스터를 포함하며;
    여기서, 상기 제40 P형 박막 트랜지스터는, 게이트 전극은 다음 2단계인 제N+2 단계의 GOA유닛의 단계 이송신호 또는 다음 2단계인 제N+2 단계GOA유닛의 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 P형 박막 트랜지스터의 소스 전극에 전기적으로 연결되며; 상기 제41 P형 박막 트랜지스터는, 게이트 전극은 제M+2 번째 클럭신호에 전기적으로 연결되고, 소스 전극은 제40 P형 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  12. 청구항 11에 있어서,
    상기 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  13. 청구항 11에 있어서,
    상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
    상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
    상기 보조 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제62 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제61 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제64 P형 박막 트랜지스터와; 게이트 전극은 제5노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제63 P형 박막 트랜지스터를 포함하는 것을 특징으로 하는 PMOS 게이트 전극 구동회로.
  14. 청구항 11에 있어서,
    상기 인버터는 메인 인버터, 및 보조 인버터를 포함하는 이중 인버터이며;
    상기 메인 인버터는, 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 항전압 정전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제52 P형 박막 트랜지스터와; 게이트 전극과 소스 전극은 모두 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제51 P형 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제54 P형 박막 트랜지스터와; 게이트 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 항전압 부전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 P형 박막 트랜지스터를 포함하며;
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