JP6405056B2 - Pmosゲート電極駆動回路 - Google Patents
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Description
図2と、図3と、図4を参照する。特別なのは、図2が示す、本発明のPMOSゲート電極駆動回路の実施例1の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極は、起動信号STVに電気的に接続され、図3と図4が示す、本発明のPMOSゲート電極駆動回路の実施例1の最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十P型薄膜トランジスタT40のゲート電極は、起動信号STVに電気的に接続される、という点である。
図6を参照する。図6は、本発明の実施例2の回路図である。本実施例2と実施例1の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十P型薄膜トランジスタT40と第四十一P型薄膜トランジスタT41のゲート電極が受信した信号を、交換する。即ち、第四十P型薄膜トランジスタT40のゲート電極を、第M+2本目のクロック信号CK(M+2)に電気的に接続させ、第四十一P型薄膜トランジスタT41のゲート電極を、二つ先のステージである第N+2ステージのGOAユニットのステージ転送信号ST(N+2)或いは、二つ先のステージである第N+2ステージのGOAユニットの走査駆動信号G(N+2)に電気的に接続させる。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例2の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極は、起動信号STVに電気的に接続され、最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十一P型薄膜トランジスタT41のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例1と同じであり、ここでは説明を繰り返さない。
図7を参照する。図7は、本発明の実施例3の回路図である。本実施例3と実施例1の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十P型薄膜トランジスタT40は、ダイオード接続を採用することによって漏電を減少させる。即ち、第四十P型薄膜トランジスタT40のゲート電極とソース電極は、いずれも第一ノードQ(N)に電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタT41のソース電極に電気的に接続される。前記第四十一P型薄膜トランジスタT41のゲート電極は、第M+2本目のクロック信号CK(M+2)に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタT40のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号G(N)に電気的に接続される。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例3の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例1と同じであり、ここでは説明を繰り返さない。
図8を参照する。図8は、本発明の実施例4の回路図である。本実施例4と実施例1の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十一P型薄膜トランジスタT41は、ダイオード接続を採用することによって、漏電を減少させる。即ち、第四十一P型薄膜トランジスタT41のゲート電極とソース電極は、いずれも第四十P型薄膜トランジスタT40のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号G(N)に電気的に接続される。第四十P型薄膜トランジスタT40のゲート電極は、第M+2本目のクロック信号CK(M+2)に電気的に接続され、ソース電極は、第一ノードQ(N)に電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタT41のゲート電極とソース電極に電気的に接続される。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例3の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例1と同じであり、ここでは説明を繰り返さない。
図9を参照する。図9は、本発明の実施例5の回路図である。本実施例5と実施例1の違いは、以下の点のみである。前記プルアップ制御モジュール100は、三つのP型薄膜トランジスタ、即ち、第十一P型薄膜トランジスタT11と、第十二P型薄膜トランジスタT12と、第十三P型薄膜トランジスタT13と、からなる。前記第十一P型薄膜トランジスタT11のゲート電極とソース電極は、いずれも、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号ST(N−1)を受信し、ドレイン電極は、第十二P型薄膜トランジスタT12のソース電極と第十三P型薄膜トランジスタT13のドレイン電極に電気的に接続される。前記第十二P型薄膜トランジスタT12のゲート電極は、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号ST(N−1)を受信し、ソース電極は、第十一P型薄膜トランジスタT11のドレイン電極に電気的に接続され、ドレイン電極は、第一ノードQ(N)に電気的に接続される。前記第十三P型薄膜トランジスタT13のゲート電極は、走査駆動信号G(N)を受信し、ソース電極は、定圧の負電位VSS1を受信し、ドレイン電極は、第十一P型薄膜トランジスタT11のドレイン電極に電気的に接続される。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例5の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極及びソース電極と、第十二P型薄膜トランジスタT12のゲート電極は、起動信号STVに電気的に接続される。最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十P型薄膜トランジスタT40のゲート電極は、起動信号STVに電気的に接続される。その他の回路構造と実施例1は同じであり、ここでは説明を繰り返さない。
図10を参照する。図10は、本発明の実施例6の回路図である。本実施例6と実施例5の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十P型薄膜トランジスタT40と第四十一P型薄膜トランジスタT41のゲート電極が受信した信号を、交換する。即ち、第四十P型薄膜トランジスタT40のゲート電極を、第M+2本目のクロック信号CK(M+2)に電気的に接続させ、第四十一P型薄膜トランジスタT41のゲート電極を、二つ先のステージである第N+2ステージのGOAユニットのステージ転送信号ST(N+2)或いは、二つ先のステージである第N+2ステージのGOAユニットの走査駆動信号G(N+2)に電気的に接続させる。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例6の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極及びソース電極と、第十二P型薄膜トランジスタT12のゲート電極は、起動信号STVに電気的に接続される。最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十一P型薄膜トランジスタT41のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例5と同じであり、ここでは説明を繰り返さない。
図11を参照する。図11は、本発明の実施例7の回路図である。本実施例7と実施例5の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十P型薄膜トランジスタT40は、ダイオード接続を採用することによって、漏電を減少させる。即ち、第四十P型薄膜トランジスタT40のゲート電極とソース電極は、いずれも第一ノードQ(N)に電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタT41のソース電極に電気的に接続される。前記第四十一P型薄膜トランジスタT41のゲート電極は、第M+2本目のクロック信号CK(M+2)に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタT40のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号G(N)に電気的に接続される。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例7の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極及びソース電極と、第十二P型薄膜トランジスタT12のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例5と同じであり、ここでは説明を繰り返さない。
図12を参照する。図12は、本発明の実施例8の回路図である。本実施例8と実施例5の違いは、以下の点のみである。第一プルダウンモジュール400内の第四十一P型薄膜トランジスタT41は、ダイオード接続を採用することによって漏電を減少させる。即ち、第四十一P型薄膜トランジスタT41のゲート電極とソース電極は、いずれも第四十P型薄膜トランジスタT40のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号G(N)に電気的に接続される。第四十P型薄膜トランジスタT40のゲート電極は、第M+2本目のクロック信号CK(M+2)に電気的に接続され、ソース電極は、第一ノードQ(N)に電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタT41のゲート電極とソース電極に電気的に接続される。それに対応するように、本発明のPMOSゲート電極駆動回路の実施例8の第一ステージにおける接続関係において、前記第十一P型薄膜トランジスタT11のゲート電極及びソース電極と、第十二P型薄膜トランジスタT12のゲート電極は、起動信号STVに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例5と同じであり、ここでは説明を繰り返さない。
200 プルアップモジュール
300 伝送モジュール
400 第一プルダウンモジュール
500 ブーストラップコンデンサ
600 プルダウン保持モジュール
CK(1) 第一クロック信号
CK(2) 第二クロック信号
CK(3) 第三クロック信号
CK(4) 第四クロック信号
CK(M) クロック信号
CK(M) 第M本目のクロック信号
CK(M+2)第M+2本目のクロック信号
CK(M+2)第M+2組目のクロック信号
F1 インバータ
F1 二重インバータ
F11 メインインバータ
F13 補助インバータ
G(1) 第一ステージのGOAユニット回路が出力する走査駆動信号G(N)の波形
G(2) 第二ステージのGOAユニット回路が出力する走査駆動信号G(N)の波形
G(N+2) 二つ先のステージである第N+2ステージGOAユニットの走査駆動信号
G(N) 走査駆動信号
K(N) 第四ノード
P(N) 第二ノード
Q(1) 第一ステージであるGOAユニット回路において、第一ノードQ(N)の波形
Q(2) 第二ステージであるGOAユニット回路において、第一ノードQ(N)の波形
Q(N) 第一ノード
S(N) 第三ノード
ST(N−1) ステージ転送信号
ST(N) ステージ転送信号
ST(N+2) 二つ先のステージである第N+2ステージGOAユニットの
ステージ転送信号ST
STV 起動信号
T11 第十一P型薄膜トランジスタ
T12 第十二P型薄膜トランジスタ
T13 第十三P型薄膜トランジスタ
T21 第二十一P型薄膜トランジスタ
T22 第二十二P型薄膜トランジスタ
T32 第三十二P型薄膜トランジスタ
T40 第四十P型薄膜トランジスタ
T41 第四十一P型薄膜トランジスタ
T42 第四十二P型薄膜トランジスタ
T51 第五十一P型薄膜トランジスタ
T52 第五十二P型薄膜トランジスタ
T53 第五十三P型薄膜トランジスタ
T54 第五十四P型薄膜トランジスタ
T61 第六十一P型薄膜トランジスタ
T62 第六十二P型薄膜トランジスタ
T63 第六十三P型薄膜トランジスタ
T64 第六十四P型薄膜トランジスタ
T81 第八十一P型薄膜トランジスタ
T82 第八十二P型薄膜トランジスタ
T(N) 第五ノード
VDD1 第一定圧の正電位
VDD2 第二定圧の正電位
VSS1 定圧の負電位
Claims (14)
- 縦続接続の複数のGOAユニット回路を備えるPMOSゲート電極駆動回路であって、
各ステージのGOAユニット回路は、いずれもプルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールと、からなり、
Nを正の整数とした第NステージのGOAユニット回路において、
前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続され、
前記プルアップ制御モジュールは、一つのP型薄膜トランジスタを少なくとも備え、
前記P型薄膜トランジスタは、少なくとも、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号と定圧の負電位を受信し、
前記プルアップモジュールは、第二十二P型薄膜トランジスタ備え、
前記第二十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第M本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力し、
前記伝送モジュールは、第二十一P型薄膜トランジスタを備え、
前記第二十一P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第M本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力し、
前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十P型薄膜トランジスタと第四十一P型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を走査駆動信号の電位まで引き上げるのに用いられ、
前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続され、
前記プルダウン保持モジュールは、複数のP型薄膜トランジスタにより構成されるインバータと、第三十二P型薄膜トランジスタと、第四十二P型薄膜トランジスタと、第八十二P型薄膜トランジスタと、第八十一P型薄膜トランジスタと、からなり、
前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続され、
前記第三十二P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続され、
前記第四十二P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十一P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第一定圧の正電位は、第二定圧の正電位より低い
ことを特徴とする、PMOSゲート電極駆動回路。 - 前記プルアップ制御モジュールは、一つのP型薄膜トランジスタ、即ち、第十一P型薄膜トランジスタを備え、
前記第十一P型薄膜トランジスタのゲート電極は、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第一ノードに電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記プルアップ制御モジュールは、三つのP型薄膜トランジスタ、即ち、第十一P型薄膜トランジスタと、第十二P型薄膜トランジスタと、第十三P型薄膜トランジスタと、からなり、
前記第十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも前ステージである第N−1ステージのGOAユニット回路のステージ転送信号を受信し、ドレイン電極は、第十二P型薄膜トランジスタのソース電極と第十三P型薄膜のドレイン電極に電気的に接続され、
前記第十二P型薄膜トランジスタのゲート電極は、前ステージである第N−1ステージGOAユニット回路のステージ転送信号を受信し、ソース電極は、第十一P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、
前記第十三P型薄膜トランジスタのゲート電極は、走査駆動信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第十一P型薄膜トランジスタのドレイン電極に電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記第四十P型薄膜トランジスタのゲート電極は、二つ先のステージである第N+2ステージのGOAユニットのステージ転送信号或いは、二つ先のステージである第N+2ステージのGOAユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一P型薄膜トランジスタのゲート電極は、第M+2本目のクロック信号に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記第四十P型薄膜トランジスタのゲート電極は、第M+2本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一P型薄膜トランジスタのゲート電極は、二つ先のステージである第N+2ステージのGOAユニットのステージ転送信号或いは、二つ先のステージである第N+2ステージのGOAユニットの走査駆動信号に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記第四十P型薄膜トランジスタのゲート電極とソース電極は、いずれも第一ノードに電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一P型薄膜トランジスタのゲート電極は、第M+2本目のクロック信号に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記第四十P型薄膜トランジスタのゲート電極は、第M+2本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタのゲート電極とソース電極に電気的に接続され、
前記第四十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも、第四十P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項1に記載のゲート電極駆動回路。 - 前記インバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
前記第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも、定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
前記第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十二P型薄膜トランジスタと、第六十一P型薄膜トランジスタと、第六十四P型薄膜トランジスタと、第六十三P型薄膜トランジスタと、からなり、
前記第六十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三P型薄膜トランジスタのゲート電極は、第五ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
前記第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十四P型薄膜トランジスタと第六十三P型薄膜トランジスタを備え、
前記第六十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項1に記載のPMOSゲート電極駆動回路。 - 縦続接続の複数のGOAユニット回路を備えるPMOSゲート電極駆動回路であって、
各ステージのGOAユニット回路は、いずれもプルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールと、からなり、
Nを正の整数とした第NステージのGOAユニット回路において、
前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続され、
前記プルアップ制御モジュールは、一つのP型薄膜トランジスタを少なくとも備え、
前記P型薄膜トランジスタは、少なくとも、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号と定圧の負電位を受信し、
前記プルアップモジュールは、第二十二P型薄膜トランジスタを備え、
前記第二十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第M本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力し、
前記伝送モジュールは、第二十一P型薄膜トランジスタを備え、
前記第二十一P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第M本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力し、
前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十P型薄膜トランジスタと第四十一P型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を、走査駆動信号の電位まで引き上げるのに用いられ、
前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続され、
前記プルダウン保持モジュールは、複数のP型薄膜トランジスタにより構成されるインバータと、第三十二P型薄膜トランジスタと、第四十二P型薄膜トランジスタと、第八十二P型薄膜トランジスタと、第八十一P型薄膜トランジスタと、からなり、
前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続され、
前記第三十二P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続され、
前記第四十二P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十一P型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二P型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第一定圧の正電位は、第二定圧の正電位より低く、
その内、前記プルアップ制御モジュールは、一つのP型薄膜トランジスタ、即ち、第十一P型薄膜トランジスタを備え、
前記第十一P型薄膜トランジスタのゲート電極は、前ステージである第N−1ステージのGOAユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第一ノードに電気的に接続され、
その内、前記第四十P型薄膜トランジスタのゲート電極は、二つ先のステージである第N+2ステージのGOAユニットのステージ転送信号或いは、二つ先のステージである第N+2ステージのGOAユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一P型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一P型薄膜トランジスタのゲート電極は、第M+2本目のクロック信号に電気的に接続され、ソース電極は、第四十P型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、PMOSゲート電極駆動回路。 - 前記インバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
前記第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも、定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される
ことを特徴とする、請求項11に記載のPMOSゲート電極駆動回路。 - 前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
前記第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十二P型薄膜トランジスタと、第六十一P型薄膜トランジスタと、第六十四P型薄膜トランジスタと、第六十三P型薄膜トランジスタと、からなり、
前記第六十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三P型薄膜トランジスタのゲート電極は、第五ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項11に記載のPMOSゲート電極駆動回路。 - 前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二P型薄膜トランジスタと、第五十一P型薄膜トランジスタと、第五十四P型薄膜トランジスタと、第五十三P型薄膜トランジスタと、からなり、
第五十二P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一P型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十四P型薄膜トランジスタと第六十三P型薄膜トランジスタを備え、
前記第六十四P型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三P型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項11に記載のPMOSゲート電極駆動回路。
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