JP6518335B2 - 酸化物半導体薄膜トランジスタに基づくｇｏａ回路 - Google Patents

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Description

本発明は、液晶表示装置の駆動方法の分野に関し、特に、酸化物半導体薄膜トランジスタに基づくＧＯＡ回路に関する。
液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）は、薄型で、省電力であり、放射線を発しない等の多くの長所を備えるため、液晶テレビ、携帯電話、携帯情報端末（ＰＤＡ）、デジタルカメラ、コンピュータースクリーン、ノートパソコンスクリーン等に広く使用されており、フラットパネルディスプレイの分野において、優位を占めている。
従来の市場におけるほとんどの液晶表示装置は、バックライト型液晶表示装置であって、それには、液晶ディスプレイパネル及びバックライトモジュール（ｂａｃｋｌｉｇｈｔ ｍｏｄｕｌｅ）が含まれる。液晶ディスプレイパネルの動作原理は、薄膜トランジスタアレイ基板（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ Ｓｕｂｓｔｒａｔｅ、ＴＦＴ Ａｒｒａｙ Ｓｕｂｓｔｒａｔｅ）とカラーフィルタ基板（Ｃｏｌｏｒ Ｆｉｌｔｅｒ、ＣＦ）の間に液晶分子を注入するとともに、二枚の基板に駆動電圧を印加して液晶分子の回転方向を制御することによって、バックライトモジュールの光線を屈折させて画像を生成する。
アクティブマトリックス型液晶表示装置において、各画素は、１つの薄膜トランジスタ（ＴＦＴ）に電気的に接続され、薄膜トランジスタのゲート電極（Ｇａｔｅ）は、水平走査線に接続され、ドレイン電極（Ｄｒａｉｎ）は、垂直方向のデータ線に接続され、ソース電極（Ｓｏｕｒｃｅ）は、画素電極に接続される。水平走査線に十分な電圧を印加することで、前記の水平走査線に電気的に接続されるすべてのＴＦＴが開かれ、それにより、データ線上の信号電圧が画素を書き込み、異なる液晶の透光度を制御できることで、色と輝度を制御する效果が達成される。Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、略称ＧＯＡは、従来の薄膜トランジスタ液晶表示装置のアレイ（Ａｒｒａｙ）製造プロセスによって、ゲート電極走査駆動回路をＴＦＴアレイ基板上に製造し、ゲート電極を走査する駆動方式を実現する。ＧＯＡ技術は、外部接続されたＩＣの接合（ｂｏｎｄｉｎｇ）工程を減らすことができ、生産能力を向上させるとともに製品コストを減らせる可能性がある。さらに、狭額縁またはフレームレスのディスプレイ製品にさらに適合した液晶ディスプレイパネルを製造できる。
インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）薄膜トランジスタといった酸化物半導体薄膜トランジスタが発展するにつれて、酸化物半導体薄膜トランジスタに基づくパネル周辺の集積回路も注目の的となっている。酸化物半導体は、比較的高いキャリア移動度を備えるが、その閾値電圧値は０Ｖ前後である上、サブ閾値領域の振れ幅は比較的小さく、ＧＯＡ回路がオフ状態の時、多くのＴＦＴ部品のゲート電極とソース電極の間の電圧Ｖｇｓは、通常０Ｖである。これにより酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の設計の難易度は高まり、いくつかのアモルファスシリコン半導体薄膜トランジスタに適用される走査駆動回路は、酸化物半導体薄膜トランジスタに基づくＧＯＡ回路に適用されると機能的な問題が生じる。
さらに、何らかの外的要因による誘導作用と応力作用の下で、酸化物半導体薄膜トランジスタも閾値電圧が負値に減少する傾向が生じることもあり、この場合酸化物半導体薄膜トランジスタに基づくＧＯＡ回路が作動しなくなる。例えば、高温化において、酸化物半導体薄膜トランジスタの閾値電圧は負値に移動することで、ＧＯＡ回路が故障してしまう。同様に、いくらかの照明による電気的ストレスの作用の下で、酸化物半導体薄膜トランジスタの閾値電圧は負値に移動する。よって、酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の設計は、ＴＦＴ閾値電圧の変動の影響を考慮に入れる必要がある。
図１は、上述の問題を解決する従来の実行可能な酸化物半導体薄膜トランジスタに基づくＧＯＡ回路である。前記酸化物半導体薄膜トランジスタに基づくＧＯＡ回路は、プルアップ制御モジュール１００と、プルアップモジュール２００と、伝送モジュール３００と、第一プルダウンモジュール４００と、ブートストラップコンデンサモジュール５００と、プルダウン保持モジュール６００と、からなる。しかしながら、前記従来の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路には、確実に問題が存在する。例えば、Ｎを正整数とすると、第ＮステージのＧＯＡユニット回路には、第一定圧負電位ＶＳＳと第二定圧負電位ＤＣＬを設けることによって、前記第ＮステージのＧＯＡユニット回路が作動していない時にクロストーク電流の問題が存在する。プルダウン保持モジュール６００における薄膜トランジスタＴ７５のドレイン電極は、定圧高電位ＤＣＨに電気的に接続されることによって、定圧高電位ＤＣＨが、作動していない時に第一ノードＱ（Ｎ）のプルダウン保持に影響を及ぼす。さらに、各画面を表示する時、第一ノードＱ（Ｎ）の位置には残余電荷が存在し、ＧＯＡ回路の正常な出力に影響を及ぼし、画面表示に異常が生じる可能性もある。
本発明は、漏電を防止するだけでなく、ＧＯＡ回路の確実性を高め、クロストーク電流が生じるのを防止する上、定圧高電位が第一ノードプルダウン保持に影響を及ぼすのを防止し、残余電荷によるＧＯＡ回路への妨害を除去し、ＧＯＡ回路の正常な出力と画面の正常な表示を保証する酸化物半導体薄膜トランジスタに基づくＧＯＡ回路を提供することを目的とする。
上述の目的を達成するため、本発明は、縦続接続の複数のＧＯＡユニット回路からなる酸化物半導体薄膜トランジスタに基づくＧＯＡ回路を提供する。各ステージのＧＯＡユニット回路は、すべてプルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブートストラップコンデンサモジュールと、プルダウン保持モジュールと、からなる。
第一ステージのＧＯＡユニット回路以外に、Ｎを正整数とすると、第ＮステージのＧＯＡユニット回路では、以下の特徴が存在する。
前記プルアップ制御モジュールは、第十一薄膜トランジスタを備える。前記第十一薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号を受信し、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第一ノードに電気的に接続される。
前記プルアップモジュールは、第二十一薄膜トランジスタを備える。前記第二十一薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極電性は、対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、ドレイン電極は走査駆動信号を出力する。
前記伝送モジュールは、第二十二薄膜トランジスタを備える。前記第二十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、ドレイン電極はステージ伝達信号を出力する。
前記第一プルダウンモジュールは、第四十薄膜トランジスタと第四十一薄膜トランジスタを備える。前記第四十薄膜トランジスタのゲート電極とソース電極は、どちらも第一ノードに電気的に接続され、ドレイン電極は、第四十一薄膜トランジスタのドレイン電極に電気的に接続される。前記第四十一薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号を入力し、ソース電極は走査駆動信号を入力する。
前記ブートストラップコンデンサモジュールは、コンデンサを備える。前記コンデンサの一端は第一ノードに電気的に接続され、他端は走査駆動信号に電気的に接続される。
前記プルダウン保持モジュールは、複数の薄膜トランジスタによって構成されるダブルインバータと、第四十二薄膜トランジスタと、第三十二薄膜トランジスタと、第七十五薄膜トランジスタと、第七十六薄膜トランジスタを備える。前記ダブルインバータの入力端子は第一ノードに電気的に接続され、出力端子は第二ノードに電気的に接続される。前記第四十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続される。前記第三十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は走査駆動信号に電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される。前記第七十五薄膜トランジスタのゲート電極とドレイン電極は、どちらも第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続される。前記第七十六薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第三ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続される。
前記第二定圧負電位は、第一定圧負電位より低い。
各薄膜トランジスタは、すべて酸化物半導体薄膜トランジスタである。
前記酸化物半導体薄膜トランジスタに基づくＧＯＡ回路は、さらにリセットモジュールを備え、各画面が生成される前に第一ノードをリセットするのに用いられる。
任意選択的に、前記リセットモジュールは、第九薄膜トランジスタを備える。前記第九薄膜トランジスタのゲート電極は走査起動信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される。
任意選択的に、前記リセットモジュールは、第九薄膜トランジスタを備える。前記第九薄膜トランジスタのゲート電極は走査起動信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は、対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続される。
任意選択的に、前記リセットモジュールは、第九薄膜トランジスタを備える。前記第九薄膜トランジスタのゲート電極はリセット信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は、対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続される。前記リセット信号は、走査起動信号の前に生成される。
任意選択的に、前記クロック信号は合計Ｍ組であり、Ｍは４の整数倍であるとすると、Ｎ＞Ｍの時、第ＮステージのＧＯＡユニット回路にはリセットモジュールが設けられる。
任意選択的に、各ステージのＧＯＡユニット回路にはすべてリセットモジュールが設けられる。
任意選択的に、前記クロック信号は、第一組のクロック信号、第二組のクロック信号、第三組のクロック信号、第四組のクロック信号の合計四組を備える。前記第ｍ組のクロック信号が第三クロック信号である時、前記第ｍ＋２組のクロック信号は第一組のクロック信号であり、前記クロック信号が第四組のクロック信号である時、前記第ｍ＋２組のクロック信号は第二組のクロック信号である。前記四組のクロック信号の波形デューティ比は、２５／７５である。
第五ステージから最後のステージのＧＯＡユニット回路には、リセットモジュールが設けられる。
前記ダブルインバータは、第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタと、第七十三薄膜トランジスタと、第七十四薄膜トランジスタを備える。前記第五十一薄膜トランジスタのゲート電極とソース電極は、どちらも定圧高電位に電気的に接続され、ドレイン電極は第四ノードに電気的に接続される。前記第五十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される。前記第五十三薄膜トランジスタのゲート電極は、第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第二ノードに電気的に接続される。前記第五十四薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、ソース電極は第五ノードに電気的に接続される。前記第七十三薄膜トランジスタのゲート電極は、第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続される。前記第七十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続される。そのうち、前記第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタは、メインインバータを構成し、前記第七十三薄膜トランジスタと第七十四薄膜トランジスタは、補助インバータを構成する。
第一ステージのＧＯＡユニット回路において、前記第十一薄膜トランジスタのゲート電極は、走査起動信号を受信する。
本発明は、さらに縦続接続の複数のＧＯＡユニット回路からなる酸化物半導体薄膜トランジスタに基づくＧＯＡ回路を提供する。各ステージのＧＯＡユニット回路はすべて、プルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブートストラップコンデンサモジュールと、プルダウン保持モジュールと、からなる。
第一ステージのＧＯＡユニット回路以外に、Ｎを正整数とすると、第Ｎステー
ジのＧＯＡユニット回路では、以下の特徴が存在する。
前記プルアップ制御モジュールは、第十一薄膜トランジスタを備える。前記第十一薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号を受信し、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第一ノードに電気的に接続される。
前記プルアップモジュールは、第二十一薄膜トランジスタを備える。前記第二十一薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、ドレイン電極は走査駆動信号を出力する。
前記伝送モジュールは、第二十二薄膜トランジスタを備える。前記第二十二薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、ドレイン電極はステージ伝達信号を出力する。
前記第一プルダウンモジュールは、第四十薄膜トランジスタと第四十一薄膜トランジスタを備える。前記第四十薄膜トランジスタのゲート電極とソース電極は、どちらも第一ノードに電気的に接続され、ドレイン電極は第四十一薄膜トランジスタのドレイン電極に電気的に接続される。前記第四十一薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号を入力し、ソース電極は走査駆動信号を入力する。
前記ブートストラップコンデンサモジュールは、コンデンサを備える。前記コンデンサの一端は第一ノードに電気的に接続され、他端は走査駆動信号に電気的に接続される。
前記プルダウン保持モジュールは、複数の薄膜トランジスタによって構成されるダブルインバータと、第四十二薄膜トランジスタと、第三十二薄膜トランジスタと、第七十五薄膜トランジスタと、第七十六薄膜トランジスタを備える。前記ダブルインバータの入力端子は第一ノードに電気的に接続され、出力端子は第二ノードに電気的に接続される。前記第四十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続される。前記第三十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は走査駆動信号に電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される。前記第七十五薄膜トランジスタのゲート電極とドレイン電極は、どちらも第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続される。前記第七十六薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第三ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続される。
前記第二定圧負電位は、第一定圧負電位より低い。
各薄膜トランジスタは、すべて酸化物半導体薄膜トランジスタである。
第ＮステージのＧＯＡユニット回路は、さらにリセットモジュールを備え、各画面が生成される前に第一ノードをリセットするのに用いられる。
そのうち、前記ダブルインバータは、第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタと、第七十三薄膜トランジスタと、第七十四薄膜トランジスタを備える。前記第五十一薄膜トランジスタのゲート電極とソース電極は、どちらも定圧高電位に電気的に接続され、ドレイン電極は第四ノードに電気的に接続される。前記第五十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される。前記第五十三薄膜トランジスタのゲート電極は、第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第二ノードに電気的に接続される。前記第五十四薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、ソース電極は第五ノードに電気的に接続される。前記第七十三薄膜トランジスタのゲート電極は、第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続される。前記第七十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続される。そのうち、前記第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタは、メインインバータを構成し、前記第七十三薄膜トランジスタと第七十四薄膜トランジスタは、補助インバータを構成する。
そのうち、第一ステージのＧＯＡユニット回路において、前記第十一薄膜トランジスタのゲート電極は、走査起動信号を受信する。
そのうち、前記リセットモジュールは、第九薄膜トランジスタを備える。前記第九薄膜トランジスタのゲート電極はリセット信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は、対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続される。前記リセット信号は、走査起動信号の前に生成される。
本発明が提供する酸化物半導体薄膜トランジスタに基づくＧＯＡ回路は、漏電を防止するだけでなく、ＧＯＡ回路の確実性を高めることができる。さらに第一プルダウンモジュール内の第四十薄膜トランジスタのゲート電極とソース電極を短絡させることによりＧＯＡユニット回路が作動していないときにクロストーク電流が生じるのを防ぎ、プルダウン保持モジュールにおける第七十五薄膜トランジスタのゲート電極とドレイン電極をどちらも第一ノードに電気的に接続させることによって定圧高電位が第一ノードのプルダウン保持に影響を及ぼすのを防ぐ。さらに、リセットモジュールを設け、各画面が生成される前に第一ノードをリセットし、残余電荷によるＧＯＡ回路への妨害を除去することで、ＧＯＡ回路の正常な出力と画面の正常な表示が保証される。
本発明の特徴及び技術内容をさらに分かりやすくするため、以下に本発明に関する詳しい説明と図を参照する。しかしながら、図は参考と説明のためにのみ提供するものであって、本発明に制限を加えないものとする。
従来の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の回路図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路における第一実施例の回路図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路における第二実施例の回路図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路における第三実施例の回路図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第一実施例、第二実施例、第三実施例における第一ステージのＧＯＡユニット回路の接続関係図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第一実施例、第二実施例、第三実施例における入力信号とキーノードの波形を示した図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第二実施例、第三実施例における接続構成を示した図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路における第四実施例の回路図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第四実施例における第一ステージのＧＯＡユニット回路の接続関係図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第四実施例における入力信号とキーノードの波形を示した図である。 本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第四実施例における接続構成を示した図である。
本発明が採用した技術手段及びその効果をさらに詳しく説明するため、以下に本発明の好ましい実施例及び図を添えて詳細する。
本発明は、酸化物半導体薄膜トランジスタに基づくＧＯＡ回路を提供する。参照する図２は、本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路における第一実施例の回路図であり、縦続接続の複数のＧＯＡユニット回路を備える。各ステージのＧＯＡユニット回路はすべて、プルアップ制御モジュール１００と、プルアップモジュール２００と、伝送モジュール３００と、第一プルダウンモジュール４００と、ブートストラップコンデンサモジュール５００と、プルダウン保持モジュール６００と、からなる。
第一ステージのＧＯＡユニット回路以外に、Ｎを正整数とすると、第Ｎステー
ジのＧＯＡユニット回路では、以下の特徴が存在する。
前記プルアップ制御モジュール１００は、第十一薄膜トランジスタＴ１１を備える。前記第十一薄膜トランジスタＴ１１のゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号ＳＴ（Ｎ−１）を受信し、ソース電極は定圧高電位ＤＣＨに電気的に接続され、ドレイン電極は第一ノードＱ（Ｎ）に電気的に接続される。
前記プルアップモジュール２００は、第二十一薄膜トランジスタＴ２１を備える。前記第二十一薄膜トランジスタＴ２１のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号ＣＫ（ｍ）に電気的に接続され、ドレイン電極は走査駆動信号Ｇ（Ｎ）を出力する。
前記伝送モジュール３００は、第二十二薄膜トランジスタＴ２２を備える。前記第二十二薄膜トランジスタＴ２２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、対応する前記第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号ＣＫ（ｍ）に電気的に接続され、ドレイン電極はステージ伝達信号ＳＴ（Ｎ）を出力する。
前記第一プルダウンモジュール４００は、第四十薄膜トランジスタＴ４０と第四十一薄膜トランジスタＴ４１を備える。前記第四十薄膜トランジスタＴ４０のゲート電極とソース電極は、どちらも第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一薄膜トランジスタＴ４１のドレイン電極に電気的に接続される。前記第四十一薄膜トランジスタＴ４１のゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）を入力し、ソース電極は走査駆動信号Ｇ（Ｎ）を入力する。
前記ブートストラップコンデンサモジュール５００は、コンデンサＣｂを備える。前記コンデンサＣｂの一端は第一ノードＱ（Ｎ）に電気的に接続され、他端は走査駆動信号Ｇ（Ｎ）に電気的に接続される。
前記プルダウン保持モジュール６００は、複数の薄膜トランジスタによって構成されるダブルインバータＦと、第四十二薄膜トランジスタＴ４２と、第三十二薄膜トランジスタＴ３２と、第七十五薄膜トランジスタＴ７５と、第七十六薄膜トランジスタＴ７６を備える。前記ダブルインバータＦの入力端子は、第一ノードＱ（Ｎ）に電気的に接続され、出力端子は第二ノードＰ（Ｎ）に電気的に接続される。前記第四十二薄膜トランジスタＴ４２のゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ドレイン電極は第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は第三ノードＴ（Ｎ）に電気的に接続される。前記第三十二薄膜トランジスタＴ３２のゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ドレイン電極は走査駆動信号Ｇ（Ｎ）に電気的に接続され、ソース電極は第一定圧負電位ＶＳＳに電気的に接続される。前記第七十五薄膜トランジスタＴ７５のゲート電極とドレイン電極は、どちらも第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は第三ノードＴ（Ｎ）に電気的に接続される。前記第七十六薄膜トランジスタＴ７６のゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ドレイン電極は第三ノードＴ（Ｎ）に電気的に接続され、ソース電極は第二定圧負電位ＤＣＬに電気的に接続される。具体的には、前記ダブルインバータＦは、第五十一薄膜トランジスタＴ５１と、第五十二薄膜トランジスタＴ５２と、第五十三薄膜トランジスタＴ５３と、第五十四薄膜トランジスタＴ５４と、第七十三薄膜トランジスタＴ７３と、第七十四薄膜トランジスタＴ７４を備える。前記第五十一薄膜トランジスタＴ５１のゲート電極とソース電極は、どちらも定圧高電位ＤＣＨに電気的に接続され、ドレイン電極は第四ノードＳ（Ｎ）に電気的に接続される。前記第五十二薄膜トランジスタＴ５２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は第四ノードＳ（Ｎ）に電気的に接続され、ソース電極は第一定圧負電位ＶＳＳに電気的に接続される。前記第五十三薄膜トランジスタＴ５３のゲート電極は、第四ノードＳ（Ｎ）に電気的に接続され、ソース電極は定圧高電位ＤＣＨに電気的に接続され、ドレイン電極は第二ノードＰ（Ｎ）に電気的に接続される。前記第五十四薄膜トランジスタＴ５４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は第二ノードＰ（Ｎ）に電気的に接続され、ソース電極は第五ノードＫ（Ｎ）に電気的に接続される。前記第七十三薄膜トランジスタＴ７３のゲート電極は、第四ノードＳ（Ｎ）に電気的に接続され、ソース電極は定圧高電位ＤＣＨに電気的に接続され、ドレイン電極は第五ノードＫ（Ｎ）に電気的に接続される。前記第七十四薄膜トランジスタＴ７４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は第二定圧負電位ＤＣＬに電気的に接続され、ドレイン電極は第五ノードＫ（Ｎ）に電気的に接続される。そのうち、前記第五十一薄膜トランジスタＴ５１、第五十二薄膜トランジスタＴ５２、第五十三薄膜トランジスタＴ５３、第五十四薄膜トランジスタＴ５４は、メインインバータを構成し、前記第七十三薄膜トランジスタＴ７３と第七十四薄膜トランジスタＴ７４は、補助インバータを構成する。
各薄膜トランジスタは、すべて酸化物半導体薄膜トランジスタである。前記酸化物半導体薄膜トランジスタは、ＩＧＺＯ薄膜トランジスタであることが好ましい。
特に図５を参照する。本発明の第一実施例において、第一ステージのＧＯＡユニット回路内の、前記第十一薄膜トランジスタＴ１１のゲート電極は、走査起動信号ＳＴＶを受信し、前記第二十一薄膜トランジスタＴ２１のソース電極及び第二十二薄膜トランジスタＴ２２のソース電極は、どちらも第一組のクロック信号ＣＫ（１）に電気的に接続され、第四十一薄膜トランジスタＴ４１のゲート電極は、二つ先のステージである第三ステージのＧＯＡユニット回路に対応する第三組のクロック信号ＣＫ（３）を入力し、ソース電極は走査駆動信号Ｇ（１）を入力する。
図２と図６を同時に参照する。本発明における酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第一実施例の作業工程は、以下の通りである。走査起動信号ＳＴＶによって第一ステージのＧＯＡユニット回路を起動し、ステージごとに順次走査駆動を行う。走査駆動が第ＮステージのＧＯＡユニット回路まで行われ、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号ＳＴ（Ｎ−１）が高電位である時、第十一薄膜トランジスタＴ１１は導通し、定圧高電位ＤＣＨが第十一薄膜トランジスタＴ１１によって第一ノードＱ（Ｎ）を高電位にするとともに、コンデンサＣｂを充電する。続いて、第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号ＳＴ（Ｎ−１）は低電位になり、第十一薄膜トランジスタＴ１１は切断され、第一ノードＱ（Ｎ）は、コンデンサＣｂによって高電位に保たれることによって、第二十一薄膜トランジスタＴ２１と第二十二薄膜トランジスタＴ２２が導通する。さらに、前記第ＮステージのＧＯＡユニット回路に対応する第ｍ組のクロック信号ＣＫ（ｍ）は高レベルになり、第二十一薄膜トランジスタＴ２１のドレイン電極は、高電位の走査駆動信号Ｇ（Ｎ）を出力し、第二十二薄膜トランジスタＴ２２のドレイン電極は、高電位のステージ伝達信号ＳＴ（Ｎ）を出力する。同時に、第ｍ組のクロック信号ＣＫ（ｍ）は、第二十一薄膜トランジスタＴ２１によってコンデンサＣｂを充電し続け、第一ノードＱ（Ｎ）をさらに高電位にする。その後、走査駆動信号Ｇ（Ｎ）は、第ｍ組のクロック信号ＣＫ（ｍ）とともに低電位になり、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）は、高電位になる。第四十一薄膜トランジスタＴ４１と第四十薄膜トランジスタＴ４０は導通し、第一ノードＱ（Ｎ）はプルダウンモジュール４００によって放電され、低電位になる。
一般に、走査駆動信号Ｇ（Ｎ）を高電位にするタイムスロットは作動期間と呼ばれる。作動期間、第一ノードＱ（Ｎ）が高電位であることにより、第十一薄膜トランジスタＴ１１のソース電極は、定圧高電位ＤＣＨを受信することで、第一ノードＱ（Ｎ）が、第十一薄膜トランジスタＴ１１によって漏電することはない。同時に、第一ノードＱ（Ｎ）が高電位であることにより、ダブルインバータＦによって逆相位になった後、第二ノードＰ（Ｎ）を低電位にすることができ、第四十二薄膜トランジスタＴ４２及び第三十二薄膜トランジスタＴ３２はどちらも切断され、第一ノードＱ（Ｎ）と走査駆動信号Ｇ（Ｎ）が安定して高電位を出力するようにする。第一ノードＱ（Ｎ）の高電位は、第七十五薄膜トランジスタＴ７５によって第四十二薄膜トランジスタＴ４２のソース電極にまで伝達されることによって、第一ノードＱ（Ｎ）が、第四十二薄膜トランジスタＴ４２によって漏電することはない。第四十一薄膜トランジスタＴ４１はこの時切断された状態であるとともに、第四十一薄膜トランジスタＴ４１のソース電極は、高電位の走査駆動信号Ｇ（Ｎ）を入力し、第一ノードＱ（Ｎ）も第四十一薄膜トランジスタＴ４１により第四十薄膜トランジスタＴ４０との直列接続の経路において漏電することはない。
作動していない期間、第一ノードＱ（Ｎ）が低電位になると、インバータＦが出力するのは高電位であり、第二ノードＰ（Ｎ）は高電位である。第四十二薄膜トランジスタＴ４２と、第三十二薄膜トランジスタＴ３２と、第七十六薄膜トランジスタＴ７６はすべて導通し、第一ノードＱ（Ｎ）は、第四十二薄膜トランジスタＴ４２と第七十六薄膜トランジスタＴ７６によってさらにプルダウンされるとともに、第二定圧負電位ＤＣＬに保たれる。走査駆動信号Ｇ（Ｎ）は、第三十二薄膜トランジスタＴ３２によってさらにプルダウンされるとともに、第一定圧負電位ＶＳＳに保たれる。この時、第四十薄膜トランジスタＴ４０はダイオード接続方式を採用することにより、第四十薄膜トランジスタＴ４０のゲート電極とソース電極を短絡する。前記第四十薄膜トランジスタＴ４０のゲートソース電圧Ｖｇｓは０Ｖであり、従来技術と比較して、第四十薄膜トランジスタＴ４０のゲート電極は、第Ｎ＋２ステージのＧＯＡユニット回路の走査駆動信号Ｇ（Ｎ＋２）に接続されることで、第二定圧負電位ＤＣＬによって引き起こされるクロストーク電流が前記第四十薄膜トランジスタＴ４０に流れるのを防止することができる。第七十五薄膜トランジスタＴ７５のドレイン電極が第一ノードＱ（Ｎ）に電気的に接続されることにより、第四十二薄膜トランジスタＴ４２のソース電極は、第七十五薄膜トランジスタＴ７５のドレイン電極に電気的に接続され、従来技術と比較して、第七十五薄膜トランジスタＴ７５のドレイン電極を定圧高電位ＤＣＨに電気的に接続することで、定圧高電位ＤＣＨが作動していない期間に第一ノードＱ（Ｎ）のプルダウン保持に影響を及ぼすのを防ぐことができる。
さらに、前記第二定圧負電位ＤＣＬを第一定圧負電位ＶＳＳより低くすることで、別々に単独で制御することができる。作動期間に第一ノードＱ（Ｎ）が高電位である場合、前記ダブルインバータＦのメインインバータにおける第五十二薄膜トランジスタＴ５２と第五十四薄膜トランジスタＴ５４はすべて導通する。第五十三薄膜トランジスタＴ５３は切断され、補助インバータとメインインバータにおける第七十四薄膜トランジスタＴ７４は導通する。第七十三薄膜トランジスタＴ７３は切断され、第二ノードＰ（Ｎ）の電位は、第一定圧負電位ＶＳＳよりさらに低い第二定圧負電位ＤＣＬにまで下げられ、第一ノードＱ（Ｎ）と走査駆動信号Ｇ（Ｎ）が安定して高電位を出力するようにする。作動していない時に第一ノードＱ（Ｎ）が低電位である場合、前記ダブルインバータＦのメインインバータにおける第五十二薄膜トランジスタＴ５２と第五十四薄膜トランジスタＴ５４はすべては切断され、第五十一薄膜トランジスタＴ５１と第五十三薄膜トランジスタＴ５３はすべて導通する。補助インバータとメインインバータにおける第七十四薄膜トランジスタＴ７４は切断され、第七十三薄膜トランジスタＴ７３は導通し、第五十四薄膜トランジスタＴ５４が漏電するのを防ぐことで、第二ノードＰ（Ｎ）の電位が定圧高電位ＤＣＨに保たれ、第一ノードＱ（Ｎ）と走査駆動信号Ｇ（Ｎ）を低電位に保つことができる。
同時に参照する図３、図５、図６、図７は、本発明における酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第二実施例であり、前記第二実施例と第一実施例の違いは、リセットモジュール７００が増設されている点にある。具体的には、前記リセットモジュール７００は第九薄膜トランジスタＴ９を備え、前記第九薄膜トランジスタＴ９のゲート電極は、走査起動信号ＳＴＶを受信し、ドレイン電極は第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は第一定圧負電位ＶＳＳに電気的に接続される。前記リセットモジュール７００は、各画面が生成される前に走査起動信号ＳＴＶによって第一ノードＱ（Ｎ）をリセットするのに用いられる。残余電荷によるＧＯＡ回路への妨害を除去すると同時に、一つ目の画面が生成される前にも第一ノードＱ（Ｎ）を除去することができる。一つ目の画面が浮きＧＯＡ回路の出力に影響が及ぶのを防ぐことで、ＧＯＡ回路の正常な出力と画面の正常な表示が保証される。
特に説明すべき点として、前記クロック信号は合計Ｍ組あり、Ｍは４の整数倍であるとすると、Ｎ＞Ｍの時、第ＮステージのＧＯＡユニット回路にはリセットモジュール７００が設けられる。例えば、図６と図７において、前記クロック信号が合計四組であるとした場合、第五ステージのＧＯＡユニット回路から始めると、第五ステージにおける最後のステージのＧＯＡユニット回路まですべてリセットモジュール７００が設けられる。対応して、第五ステージにおける最後のステージのＧＯＡユニット回路まですべて、リセットモジュール７００を制御するのに用いられる走査起動信号ＳＴＶを受信する必要がある。第一ステージから第四ステージのＧＯＡユニット回路すべてにおいて、リセットモジュール７００は設けられず、第一ステージのＧＯＡユニット回路のみが走査駆動を起動するのに用いられる走査起動信号ＳＴＶを受信する必要がある。具体的には、前記四組のクロック信号は、それぞれ第一組のクロック信号ＣＫ（１）、第二組のクロック信号ＣＫ（２）、第三組のクロック信号ＣＫ（３）、第四組のクロック信号ＣＫ（４）である。前記第ｍ組のクロック信号ＣＫ（ｍ）が第三クロック信号ＣＫ（３）である時、前記第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）は、第一組のクロック信号ＣＫ（１）であり、前記クロック信号ＣＫ（ｍ）が第四組のクロック信号ＣＫ（４）である時、前記第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）は、第二組のクロック信号ＣＫ（２）である。前記四組のクロック信号の波形デューティ比は、２５／７５であることによって、クロック信号波形が第一プルダウンモジュール４００に影響を及ぼすのを防ぎ、第一ノードＱ（Ｎ）の位置における波形は、"凸"状を呈する。
同様に、前記クロック信号が合計八組である場合、第九ステージのＧＯＡユニット回路から始めて、第九ステージにおける最後のステージのＧＯＡユニット回路まですべてに、リセットモジュール７００が設けられる。対応して、第九ステージにおける最後のステージのＧＯＡユニット回路まですべて、リセットモジュール７００を制御するのに用いられる走査起動信号ＳＴＶを受信する必要がある。第一ステージから第八ステージまでのＧＯＡユニット回路には、すべてリセットモジュール７００が設けられず、第一ステージのＧＯＡユニット回路のみが走査駆動を起動するのに用いられる走査起動信号ＳＴＶを受信する必要がある。
その他の回路構造と作業工程はすべて第一実施例と同じであるため、ここで再び贅言することはしない。
同時に参照する図４、図５、図６、図７は、本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第三実施例である。前記第三実施例と第二実施例の違いは、第九薄膜トランジスタＴ９のソース電極を対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号ＣＫ（ｍ）に電気的に接続する点にあり、その長所は、第九薄膜トランジスタＴ９が第一ノードＱ（Ｎ）の作動期間に与える漏電の影響を小さくできる点にある。その他はすべて第二実施例と同じであるため、ここでは贅言しない。
同時に参照する図８、図９、図１０、図１１は、本発明における酸化物半導体薄膜トランジスタに基づくＧＯＡ回路の第四実施例であり、前記第四実施例では、同様にリセットモジュール７００が設けられる。第三実施例との違いは、前記リセットモジュール７００内の第九薄膜トランジスタＴ９のゲート電極がリセット信号Ｒｅｓｅｔを受信する点にある。前記第四実施例では、走査起動信号ＳＴＶと異なる一つのリセット信号Ｒｅｓｅｔを増やす必要があるとともに、図１０に示すように、前記リセット信号Ｒｅｓｅｔは、走査起動信号ＳＴＶの前に生成される。この場合、第一ステージから最後のステージのＧＯＡユニット回路における各ステージすべてにリセットモジュール７００が設けられる。
前記クロック信号が合計四組であるとすると、例えば、図９、図１１に示すように、第一ステージのＧＯＡユニット回路は、リセットモジュール７００を制御するのに用いられるリセット信号Ｒｅｓｅｔと、走査駆動を起動するのに用いられる走査起動信号ＳＴＶを受信する。第二ステージから最後のステージのＧＯＡユニット回路における各ステージは、リセットモジュール７００を制御するのに用いられるリセット信号Ｒｅｓｅｔを受信することで、同様に各画面が生成される前にリセット信号Ｒｅｓｅｔによって第一ノードＱ（Ｎ）をリセットすることができ、残余電荷によるＧＯＡ回路への妨害を除去すると同時に、一つ目の画面が生成される前にも第一ノードＱ（Ｎ）を除去することができる。一つ目の画面が浮きＧＯＡ回路の出力に影響が及ぶのを防ぐことで、ＧＯＡ回路の正常な出力と画面の正常な表示が保証される。
要約すると、本発明の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路は、漏電を防止するだけでなく、ＧＯＡ回路の確実性を高め、さらに第一プルダウンモジュール内の第四十薄膜トランジスタのゲート電極とソース電極を短絡させることにより、ＧＯＡユニット回路が作動していない時にクロストーク電流が生じるのを防止する。プルダウン保持モジュールにおける第七十五薄膜トランジスタのゲート電極とドレイン電極をどちらも第一ノードに電気的に接続させることによって、定圧高電位が第一ノードのプルダウン保持に影響を及ぼすのを防止する。リセットモジュールを設け、各画面が生成される前に第一ノードをリセットすることによって、残余電荷によるＧＯＡ回路への妨害を除去することで、ＧＯＡ回路の正常な出力と画面の正常な表示が保証される。
上述は、本領域の一般の技術者からすると、本発明の技術案と技術構想に基づいてその他の各種対応する変化や変形を作り出すことができるため、変化や変形はすべて本発明の特許請求範囲に属するものとする。
１００ プルアップ制御モジュール
２００ プルアップモジュール
３００ 伝送モジュール
４００ 第一プルダウンモジュール
５００ ブートストラップコンデンサモジュール
６００ プルダウン保持モジュール
７００ リセットモジュール
Ｔ９ 第九薄膜トランジスタ
Ｔ１１ 第十一薄膜トランジスタ
Ｔ２１ 第二十一薄膜トランジスタ
Ｔ２２ 第二十二薄膜トランジスタ
Ｔ４０ 第四十薄膜トランジスタ
Ｔ４１ 第四十一薄膜トランジスタ
Ｔ４２ 第四十二薄膜トランジスタ
Ｔ３２ 第三十二薄膜トランジスタ
Ｔ７５ 第七十五薄膜トランジスタ
Ｔ７６ 第七十六薄膜トランジスタ
Ｔ５１ 第五十一薄膜トランジスタ
Ｔ５２ 第五十二薄膜トランジスタ
Ｔ５３ 第五十三薄膜トランジスタ
Ｔ５４ 第五十四薄膜トランジスタ
Ｔ７３ 第七十三薄膜トランジスタ
Ｔ７４ 第七十四薄膜トランジスタ
ＳＴ（Ｎ） ステージ伝達信号
ＤＣＨ 定圧高電位
ＶＳＳ 第一定圧負電位
ＤＣＬ 第二定圧負電位
Ｑ（Ｎ） 第一ノード
Ｐ（Ｎ） 第二ノード
Ｔ（Ｎ） 第三ノード
Ｓ（Ｎ） 第四ノード
Ｋ（Ｎ） 第五ノード
ＣＫ（ｍ） 第ｍ組のクロック信号
Ｇ（Ｎ） 走査駆動信号
ＳＴＶ 走査起動信号
Ｃｂ コンデンサ
Ｆ ダブルインバータ
Ｖｇｓ 電圧

Claims (13)

  1. 縦続接続の複数のＧＯＡユニット回路からなる酸化物半導体薄膜トランジスタに基づくＧＯＡ回路であって、
    各ステージのＧＯＡユニット回路はすべて、プルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブートストラップコンデンサモジュールと、プルダウン保持モジュールと、からなり、
    第一ステージのＧＯＡユニット回路以外に、
    Ｎを正整数として、
    第ＮステージのＧＯＡユニット回路では、
    前記プルアップ制御モジュールは、第十一薄膜トランジスタを備え、
    前記第十一薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号を受信し、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、
    前記プルアップモジュールは、第二十一薄膜トランジスタを備え、
    前記第二十一薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第ｍ組のクロック信号に電気的に接続され、ドレイン電極は走査駆動信号を出力し、
    前記伝送モジュールは、第二十二薄膜トランジスタを備え、
    前記第二十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第ｍ組のクロック信号に電気的に接続され、ドレイン電極はステージ伝達信号を出力し、
    前記第一プルダウンモジュールは、第四十薄膜トランジスタと第四十一薄膜トランジスタを備え、
    前記第四十薄膜トランジスタのゲート電極とソース電極は、すべて第一ノードに電気的に接続され、ドレイン電極は第四十一薄膜トランジスタのドレイン電極に電気的に接続され、前記第四十一薄膜トランジスタのゲート電極は、二つ先のステージである前記第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号を入力し、ソース電極は走査駆動信号を入力し、
    前記ブートストラップコンデンサモジュールは、コンデンサを備え、
    前記コンデンサの一端は第一ノードに電気的に接続され、他端は走査駆動信号に電気的に接続され、
    前記プルダウン保持モジュールは、複数の薄膜トランジスタによって構成されるダブルインバータと、第四十二薄膜トランジスタと、第三十二薄膜トランジスタと、第七十五薄膜トランジスタと、第七十六薄膜トランジスタを備え、
    前記ダブルインバータの入力端子は第一ノードに電気的に接続され、出力端子は第二ノードに電気的に接続され、前記第四十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続され、前記第三十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は走査駆動信号に電気的に接続され、ソース電極は第一定圧負電位に電気的に接続され、前記第七十五薄膜トランジスタのゲート電極とドレイン電極は、どちらも第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続され、前記第七十六薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第三ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、
    前記ダブルインバータは、
    第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタと、第七十三薄膜トランジスタと、第七十四薄膜トランジスタと、を備え、
    前記第五十一薄膜トランジスタのゲート電極とソース電極は、どちらも定圧高電位に電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、
    前記第五十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続され、
    前記第五十三薄膜トランジスタのゲート電極は第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、
    前記第五十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、ソース電極は第五ノードに電気的に接続され、
    前記第七十三薄膜トランジスタのゲート電極は第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続され、
    前記第七十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続され、
    そのうち、前記第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタは、メインインバータを構成し、
    前記第七十三薄膜トランジスタと第七十四薄膜トランジスタは、補助インバータを構成し、
    前記第二定圧負電位は、第一定圧負電位より低く、
    各薄膜トランジスタは、すべて酸化物半導体薄膜トランジスタである
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
    ここで、クロック信号は４組あり、第ｍ組のクロック信号ＣＫ（ｍ）と、第ｍ＋１組のクロック信号ＣＫ（ｍ＋１）と、第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）と、第ｍ＋３組のクロック信号ＣＫ（ｍ＋３）とは、パルスの立ち上がりの位相がπ／２（９０°）ずつ順番にずれた信号であって、パルスの立ち上がりの順番は、第ｍ組のクロック信号ＣＫ（ｍ）→第ｍ＋１組のクロック信号ＣＫ（ｍ＋１）→第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）→第ｍ＋３組のクロック信号ＣＫ（ｍ＋３）ＣＫ（ｍ＋３）である。
    また、ｍはＮを４で割った余りである。
  2. 請求項１に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    さらに各画面が生成される前に第一ノードをリセットするのに用いられるリセットモジュールを備える
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  3. 請求項２に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記リセットモジュールは、第九薄膜トランジスタを備え、
    前記第九薄膜トランジスタのゲート電極は走査起動信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続される
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  4. 請求項２に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記リセットモジュールは、第九薄膜トランジスタを備え、
    前記第九薄膜トランジスタのゲート電極は走査起動信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続される
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  5. 請求項２に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記リセットモジュールは、第九薄膜トランジスタを備え、
    前記第九薄膜トランジスタのゲート電極はリセット信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、前記リセット信号は、走査起動信号の前に生成される
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  6. 請求項３に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記クロック信号は合計４組あり、Ｎ＞４の時、第ＮステージのＧＯＡユニット回路にはリセットモジュールが設けられる
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  7. 請求項４に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記クロック信号は合計４組あり、Ｎ＞４の時、第ＮステージのＧＯＡユニット回路にはリセットモジュールが設けられる
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  8. 請求項５に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    各ステージのＧＯＡユニット回路にはすべてリセットモジュールが設けられる
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  9. 請求項６に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記クロック信号の波形デューティ比は２５／７５であり、
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  10. 請求項７に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    前記クロック信号の波形デューティ比は２５／７５であり、
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  11. 請求項１に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    第一ステージのＧＯＡユニット回路において、前記第十一薄膜トランジスタのゲート電極は、走査起動信号を受信する
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
  12. 縦続接続の複数のＧＯＡユニット回路からなる酸化物半導体薄膜トランジスタに基づくＧＯＡ回路であって、各ステージのＧＯＡユニット回路はすべて、プルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブートストラップコンデンサモジュールと、プルダウン保持モジュールと、からなり、
    第一ステージのＧＯＡユニット回路以外に、
    Ｎを正整数として、
    第ＮステージのＧＯＡユニット回路では、
    前記プルアップ制御モジュールは、第十一薄膜トランジスタを備え、
    前記第十一薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ伝達信号を受信し、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、
    前記プルアップモジュールは第二十一薄膜トランジスタを備え、
    前記第二十一薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は対応する第ｍ組のクロック信号に電気的に接続され、ドレイン電極は走査駆動信号を出力し、
    前記伝送モジュールは、第二十二薄膜トランジスタを備え、
    前記第二十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は対応する第ｍ組のクロック信号に電気的に接続され、ドレイン電極はステージ伝達信号を出力し、
    前記第一プルダウンモジュールは、第四十薄膜トランジスタと第四十一薄膜トランジスタを備え、
    前記第四十薄膜トランジスタのゲート電極とソース電極は、すべて第一ノードに電気的に接続され、ドレイン電極は、第四十一薄膜トランジスタのドレイン電極に電気的に接続され、前記第四十一薄膜トランジスタのゲート電極は、二つ先のステージである前記第Ｎ＋２ステージのＧＯＡユニット回路に対応する第ｍ＋２組のクロック信号を入力し、ソース電極は走査駆動信号を入力し、
    前記ブートストラップコンデンサモジュールは、コンデンサを備え、
    前記コンデンサの一端は第一ノードに電気的に接続され、他端は走査駆動信号に電気的に接続され、
    前記プルダウン保持モジュールは、複数の薄膜トランジスタによって構成されるダブルインバータと、第四十二薄膜トランジスタと、第三十二薄膜トランジスタと、第七十五薄膜トランジスタと、第七十六薄膜トランジスタを備え、前記ダブルインバータの入力端子は第一ノードに電気的に接続され、出力端子は第二ノードに電気的に接続され、前記第四十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続され、前記第三十二薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は走査駆動信号に電気的に接続され、ソース電極は第一定圧負電位に電気的に接続され、前記第七十五薄膜トランジスタのゲート電極とドレイン電極は、どちらも第一ノードに電気的に接続され、ソース電極は第三ノードに電気的に接続され、前記第七十六薄膜トランジスタのゲート電極は第二ノードに電気的に接続され、ドレイン電極は第三ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、
    前記第二定圧負電位は、第一定圧負電位より低く、
    各薄膜トランジスタは、すべて酸化物半導体薄膜トランジスタであり、
    さらに各画面が生成される前に第一ノードをリセットするのに用いられるリセットモジュールを備え、
    そのうち、前記ダブルインバータは、第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタと、第七十三薄膜トランジスタと、第七十四薄膜トランジスタと、を備え、
    前記第五十一薄膜トランジスタのゲート電極とソース電極は、どちらも定圧高電位に電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、
    前記第五十二薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第四ノードに電気的に接続され、ソース電極は第一定圧負電位に電気的に接続され、
    前記第五十三薄膜トランジスタのゲート電極は第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、
    前記第五十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ドレイン電極は第二ノードに電気的に接続され、ソース電極は第五ノードに電気的に接続され、
    前記第七十三薄膜トランジスタのゲート電極は第四ノードに電気的に接続され、ソース電極は定圧高電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続され、
    前記第七十四薄膜トランジスタのゲート電極は第一ノードに電気的に接続され、ソース電極は第二定圧負電位に電気的に接続され、ドレイン電極は第五ノードに電気的に接続され、
    そのうち、前記第五十一薄膜トランジスタと、第五十二薄膜トランジスタと、第五十三薄膜トランジスタと、第五十四薄膜トランジスタは、メインインバータを構成し、
    前記第七十三薄膜トランジスタと第七十四薄膜トランジスタは、補助インバータを構成し、
    そのうち、第一ステージのＧＯＡユニット回路において、前記第十一薄膜トランジスタのゲート電極は、走査起動信号を受信し、
    そのうち、前記リセットモジュールは、第九薄膜トランジスタを備え、
    前記第九薄膜トランジスタのゲート電極はリセット信号を受信し、ドレイン電極は第一ノードに電気的に接続され、ソース電極は、対応する第ＮステージのＧＯＡユニット回路の第ｍ組のクロック信号に電気的に接続され、
    前記リセット信号は、走査起動信号の前に生成される
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
    ここで、クロック信号は４組あり、第ｍ組のクロック信号ＣＫ（ｍ）と、第ｍ＋１組のクロック信号ＣＫ（ｍ＋１）と、第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）と、第ｍ＋３組のクロック信号ＣＫ（ｍ＋３）とは、パルスの立ち上がりの位相がπ／２（９０°）ずつ順番にずれた信号であって、パルスの立ち上がりの順番は、第ｍ組のクロック信号ＣＫ（ｍ）→第ｍ＋１組のクロック信号ＣＫ（ｍ＋１）→第ｍ＋２組のクロック信号ＣＫ（ｍ＋２）→第ｍ＋３組のクロック信号ＣＫ（ｍ＋３）である。
    また、ｍはＮを４で割った余りである。
  13. 請求項１２に記載の酸化物半導体薄膜トランジスタに基づくＧＯＡ回路において、
    各ステージのＧＯＡユニット回路にはすべてリセットモジュールが設けられる
    ことを特徴とする酸化物半導体薄膜トランジスタに基づくＧＯＡ回路。
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