KR20170068581A - 산화물 반도체 박막 트랜지스터에 의한 goa회로 - Google Patents

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Abstract

산화물 반도체 박막 트랜지스터에 의한 GOA회로는 누전을 방지하여 GOA회로의 신뢰성을 높이 수 있다. 또한, 제1 풀다운모듈(400) 내의 제40 박막 트랜지스터(T40)의 게이트 전극과 소스 전극을 쏘트시키므로, GOA유닛회로가 작용하지 않는 기간에 간섭전류를 생성하는 것을 방지할 수 있으며, 풀다운유지모듈(600) 중에 제75박막트랜지스터(T75)의 게이트 전극과 드레인 전극 모드를 제1노드(Q(N))에 전기적으로 연결시키므로 정전압 고전위(DCH)가 제1노드(Q(N))의 풀다운유지에 대한 영향을 방지할 수 있으며, 클리어 리셋모듈(700)가 각 프레임 화면이 생성하기 전에 제1노드(Q(N))에 대하여 클리어 리셋을 수행하므로, GOA회로에 대한 잔여 전하의 간섭을 제거하여, GOA회로의 정상 출력과 화면의 정상적인 디스플레이를 확보한다.

Description

산화물 반도체 박막 트랜지스터에 의한 GOA회로{GOA CIRCUIT BASED ON OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR}
본 발명은 액정 디스플레이 구동 분야에 관한 것이며, 특히, 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 관한 것이다.
액정 디스플레이(Liquid Crystal Display, LCD)는 몸체가 얇고, 절전, 방사가 없는 등의 장점으로 광범하게 응용되고 있다. 예를 들어, 액정TV, 휴대폰, PDA, 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등, 직면 디스플레이 분야에서 주류 위치를 점유하고 있다.
시중의 액정 디스플레이 대부분은 백라이트형 디스플레이이며, 이는 액정디스플레이 패널과 백라이트 모듈(backlight module)을 포함한다. 액정디스플레이 패널의 작동원리는 박막 트랜지스터 어레이 기판(Thin Film Transistor Array Substrate, TFT Array Substrate)과 컬러 필터 기판(Color Filter, CF) 사이에 액정분자를 주입하여, 양 기판에 구동 전압을 인가하여 액정분자의 회전방향을 제어하여 백라이트 모듈의 광라인이 굴절되어 발사하여 화면을 생성시킨다.
능동형 액정 디스플레이에서 각 화소는 하나의 박막 트랜지스터(TFT)에 전기적으로 연결되고, 박막 트랜지스터의 게이트 전극(Gate)은 수평 스캔라인에 연결되고, 드레인 전극(Drain)은 수직 방향의 데이터라인에 연결되고, 소스 전극(Source)은 화소 전극에 연결된다. 수평 스캔라인에 충분히 높은 전압을 인가하므로, 상기 수평 스캔라인 상에 전기적으로 연결된 모든 TFT를 활성화시켜, 데이터라인 상의 신호전압을 화소에 쓸 수 있다, 서로 다른 액정의 투광도를 제어하여 컬러 및 밝기의 효과를 제어하는 것을 구현한다. Gate Driver on Array의 약칭은 GOA이며, 종래의 박막 트랜지스터 액정 디스플레이의 어레이(Array) 제작 프로세스를 이용하여 게이트 전극의 행 스캔 구동회로를 TFT 어레이 기판에 제작하여, 게이트 전극에 대하여 행을 따라 스캔하는 것을 구현하는 구동방식이다. GOA 기술은 외부 연결 IC의 결합(bonding)공정을 줄일 수 있으며, 생산성을 높이고, 원가를 낮출 수 있으며, 또한 액정디스플레이 패널이 내로 베젤 또는 제로 베젤 디스플레이 제품 제작에 더욱 적절하도록 한다.
산화물 반도체 박막 트랜지스터, 예를 들어, 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO)박막 트랜지스터의 발전에 따라, 산화물 반도체 박막 트랜지스터의 패널 주변의 집성회로도 주목받은 초점이 되었다. 산화물 반도체는 높은 대전입자의 이동성을 갖고 있지만, 그 임계치 전압 값은 약 0V이고, 또한 부 임계치 영역의 스윙이 작고, GOA회로는 비활성화 상태일 경우, 많은 TFT소자의 게이트 전극과 소스 전극 사이의 전압(Vgs)은 일반적으로 0V이다. 이렇게 될 경우, 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 설계의 어려움이 증가할 수 있다. 일부 비정질 실리콘 반도체 박막 트랜지스터에 적용되는 스캔 구동회로는 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 응용할 경우, 기능적 문제가 존재하게 될 수 있다.
한편, 일부 외부 요소의 유도 및 응력 작용에 의해, 산화물 반도체 박막 트랜지스터는 때로는 임계치 전압이 마이너스 값으로 감소하는 추세가 발생하기도 한다. 이는 직접적으로 산화물 반도체 박막 트랜지스터에 의한 GOA회로가 작동하지 못하게 일으킬 수 있다. 예를 들어, 높은 온도에서, 산화물 반도체 박막 트랜지스터의 임계치 전압은 마이너스 값으로 이동할 수 있고, 이는 GOA회로가 실효하는 것을 일으킬 수 있다. 마찬가지로, 광 조사의 전기응력 작용에서, 산화물 반도체 박막 트랜지스터의 임계치 전압은 마이너스 값으로 이동할 수 있다. 따라서, 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 설계할 경우, TFT 임계치 전압 이동에 의한 영향에 대하여 반드시 고려해야 한다.
도 1에서 도시된 것은 종래의 실행 가능한 상기 문제에 대한 산화물 반도체 박막 트랜지스터에 의한 GOA회로이다. 이는 풀업제어모듈(100), 풀업모듈(200), 하향 전송모듈(300), 제1풀다운모듈(400), 부트 스트랩 커패시터모듈(500), 및 풀다운유지모듈(600)을 포함한다. 그러나 상기 종래의 산화물 반도체 박막 트랜지스터에 의한 GOA회로는 여전히 일정한 문제가 존재한다. 예를 들어, N은 양의 정수로 가정하고, 제N단계 GOA유닛회로에서 제1정전압 부전위(VSS)와 제2정전압 부전위(DCL)가 설정되었기 때문에, 상기 제N단계 GOA유닛 회로는 작용하지 않는 기간에 간섭전류의 문제가 존재한다. 풀다운유지모듈(600)에서의 박막 트랜지스터T75의 드레인 전극은 정전압 고전위(DCH)에 전기적으로 연결되기 때문에, 정전압 고전위(DCH)는 작용하지 않는 기간에 제1노드(Q(N))에 대한 풀다운유지에 영향을 미치게 된다. 또한, 각 프레임 화면을 디스플레이할 때, 제1노드(Q(N))에 잔여전하가 존재하므로 GOA회로의 정상적 출에 영향을 미칠 수 있어, 화면이 정상적으로 출력할 수 없게 된다.
본 발명의 목적은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공하는 것이다. 이는 누전을 방지하여 GOA회로의 신뢰성을 높일 수 있으며, 또한 간섭전류의 생성을 방지할 수 있으므로 정전압 고전위가 제1노드풀다운 유지에 대한 영향을 막을 수 있으며, GOA회로에 대한 잔여 전하의 간섭을 제거하여, GOA회로의 정상 출력과 화면의 정상 디스플레이를 확보할 수 있다.
상기 목적을 달성하기 위하여, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공하며, 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하고;
N을 양의 정수로 설정하고, 제1 단계 GOA유닛회로를 제외한 제N단계 GOA 유닛회로에서:
상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA 유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11박막트랜지스터를 포함하며;
상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA 유닛회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제21 박막 트랜지스터를 포함하며;
상기 하향 전송모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 전송신호를 출력하는 제22박막트랜지스터를 포함하며;
상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 다음 2 단계인 제N+2단계 GOA유닛회로에 대응하는 제m+2그룹 클럭신호를 입력 받고, 소스 전극은 스캔 구동신호를 입력 받는 제41 박막 트랜지스터를 포함하며;
상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 기적으로 연결되고, 타단은 스캔 구동신호에 기적으로 연결되는 커패시터를 포함하며;
상기 풀다운유지 모듈은, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 북수의 박막 트랜지스터로 구성된 이중 인버터; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위에 전기적으로 연결되는 제32 박막 트랜지스터; 게이트 전극과 드레인 전극은 모두 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제75 박막 트랜지스터; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
상기 제2 정전압 부전위는 제1정전압부전위보다 낮으며;
각 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이다.
상기 산화물 반도체 박막 트랜지스터에 의한 GOA회로는 각 프레임 화면이 생성되기 전에 각 제1노드에 대하여 클리어 및 재설정에 사용되는 클리어 및 재설정 모듈을 더 포함한다.
선택적으로, 상기 클리어 리셋 모듈은, 게이트 전극은 스캔 구동신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위에 전기적으로 연결되는 제9박막트랜지스터을 포함한다.
선택적으로, 상기 클리어 리셋 모듈은 게이트 전극은 스캔 구동신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막 트랜지스터 포함한다.
선택적으로, 상기 클리어 리셋 모듈은 게이트 전극은 리셋 신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막 트랜지스터를 포함하며; 상기 리셋 신호는 스캔 구동신호에 앞서 생성된다.
선택적으로, 상기 클럭 신호가 전체적으로 M그룹을 포함하고, M은 4의 정수 배로 가정하면, N＞M일 경우, 제N단계 GOA유닛회로에 클리어 리셋 모듈을 설정한다.
선택적으로, 각 단계 GOA유닛회로에서 모두 클리어 리셋 모듈을 설정한다.
선택적으로, 상기 클럭 신호는 제1그룹 클럭신호, 제2그룹 클럭신호, 제3그룹 클럭신호, 및 제4그룹 클럭신호로 전체적으로 4개 그룹을 포함하며; 상기 제m그룹 클럭신호가 제3그룹 클럭신호일 경우, 상기 제m+2 그룹 클럭신호는 제1그룹 클럭신호가 되고, 상기 클럭 신호가 제4그룹 클럭신호일 경우, 상기 제m+2그룹 클럭신호는 제2그룹 클럭신호가 되고; 상기 4개 그룹 클럭신호의 파형듀티비는 25/75이다;
제5단계 내지 마지막 단계의 GOA유닛회로에서 클리어 리셋모듈을 설정한다.
상기 이중 인버터는, 게이트 전극과 소스 전극은 모두 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되는 제51 박막 트랜지스터; 게이트 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1 정전압 부전위에 전기적으로 연결되는 제52 박막 트랜지스터; 게이트 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제5노드에 전기적으로 연결되는 제54 박막트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터를 포함하며; 여기서, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터는 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터 및 제74 박막 트랜지스터는 보조 인버터를 구성한다.
제1단계 GOA유닛회로에서 상기 제11 박막트랜지스터의 게이트 전극은 스캔 구동신호를 수신한다.
또한, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 이는 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하고;
N을 양의 정수로 설정하고, 제1 단계 GOA유닛회로를 제외한 제N단계 GOA 유닛회로에서:
상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA 유닛회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제21박막트랜지스터를 포함하며;
상기 하향 전송모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛 회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 전송신호를 출력하는 제22 박막 트랜지스터를 포함하며;
상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 다음 2 단계인 제N+2단계 GOA유닛회로에 대응하는 제m+2그룹 클럭신호를 입력 받고, 소스 전극은 스캔 구동신호를 입력 받는 제41 박막 트랜지스터를 포함하며;
상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 기적으로 연결되고, 타단은 스캔 구동신호에 기적으로 연결되는 커패시터를 포함하며;
상기 풀다운유지 모듈은, 입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 북수의 박막 트랜지스터로 구성된 이중 인버터;
게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1 정전압 부전위에 전기적으로 연결되는 제32 박막 트랜지스터; 게이트 전극과 드레인 전극은 모두 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제75 박막 트랜지스터; 게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 제2정전압부전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
상기 제2정전압 부전위는 제1정전압부전위보다 낮으며;
각 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이며;
각 프레임 화면이 생성되기 전에 각 제1노드에 대하여 클리어 및 재설정에 사용되는 클리어 및 재설정 모듈을 더 포함하며;
여기서, 상기 이중 인버터는, 게이트 전극과 소스 전극은 모두 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위에 전기적으로 연결되는 제52 박막 트랜지스터; 게이트 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제5노드에 전기적으로 연결되는 제54 박막트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터를 포함하며; 여기서, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터는 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터 및 제74 박막 트랜지스터는 보조 인버터를 구성하며;
여기서, 제1단계 GOA유닛회로에서 상기 제11 박막트랜지스터의 게이트 전극은 스캔 구동신호를 수신하며;
여기서, 상기 클리어 리셋 모듈은 게이트 전극은 리셋 신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막 트랜지스터를 포함하며; 상기 리셋 신호는 스캔 구동신호에 앞서 생성된다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공하며, 이는 누전을 방지하여 GOA회로의 신뢰성을 높일 수 있다. 또한, 제1풀다운모듈 내의 제40 박막 트랜지스터의 게이트 전극과 소스 전극을 쏘트(sort)시키므로, GOA유닛회로가 작용하지 않는 기간에 간섭전류를 생성하는 것을 방지할 수 있으며, 풀다운유지모듈 중에 제75(seventy-fifth) 박막 트랜지스터의 게이트 전극과 드레인 전극 모드를 제1노드에 전기적으로 연결시키므로 정전압 고전위가 제1노드의 풀다운유지에 대한 영향을 방지할 수 있으며, 클리어 리셋모듈dl 각 프레임 화면이 생성하기 전에 제1노드에 대하여 클리어 리셋을 수행하므로, GOA회로에 대한 잔여 전하의 간섭을 제거하여, GOA회로의 정상 출력과 화면의 정상적인 디스플레이를 확보한다.
본 발명의 기술특징과 기술내용을 진일보로 이해하기 위하여, 이하는 본 발명의 구체적 실시방식에 대한 상세한 설명과 첨부한 도면을 참조하기를 바란다. 그러나 첨부 도면은 참조와 설명에 사용될 뿐 본 발명을 한정하기 위한 것은 아니다. .
첨부한 도면에서,
도 1은 종래의 산화물 반도체 박막 트랜지스터의 GOA회로에 대한 회로도.
도 2는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1실시예의 회로도.
도 3은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제2 실시예의 회로도.
도 4는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제3 실시예의 회로도.
도 5는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1, 제2, 제3실시예에서 제1단계 GOA유닛회로의 연결관계도.
도 6은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1, 제2, 제3실시예들의 입력 신호 및 핵심 노드의 파형 예시도.
도 7은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제2, 제3실시예들의 연결구축 예시도.
도 8은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예의 회로도.
도 9는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예에서 제1단계 GOA유닛회로의 연결관계도.
도 10은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예의 입력 신호 및 핵심 노드의 파형 예시도.
도 11은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예의 연결구축 예시도.
본 발명에서 채택한 기술수단 및 그 효과를 더 구체적으로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예와 첨부한 도면을 결합하여 상세설명을 한다.
본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 도 2를 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1실시예의 회로도이며, 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하며, 각 단계 GOA유닛회로는 모두 풀업제어모듈(100), 풀업모듈(200), 하향 전송모듈(300), 제1풀다운모듈(400), 부트 스트랩 커패시터모듈(500), 및 풀다운유지모듈(600)를 포함한다.
N을 양의 정수(正整數)로 설정하고, 제1 단계 GOA유닛회로를 제외한 제N단계 GOA유닛회로에서는:
상기 풀업제어모듈(100)은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호(ST(N-1))을 수신하고, 소스 전극은 정전압 고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되는 제11 박막 트랜지스터(T11)를 포함한다.
상기 풀업모듈(200)은 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛회로에 대응되는 제m그룹 클럭신호(CK(m))에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))를 출력하는 제21 박막 트랜지스터(T21)를 포함한다.
상기 하향 전송모듈(300)은 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛회로에 대응되는 제m그룹 클럭신호(CK(m))에 전기적으로 연결되고, 드레인 전극은 단계 전송 신호S(T(N))를 출력하는 제22 박막 트랜지스터(T22)를 포함한다.
상기 제1풀다운모듈(400)은 제40 박막 트랜지스터(T40) 및 제41 박막 트랜지스터(T41)를 포함한다. 상기 제40 박막 트랜지스터(T40)의 게이트 전극과 소스 전극은 모두 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터(T41)의 드레인 전극에 전기적으로 연결된다; 상기 제41 박막 트랜지스터(T41)의 게이트 전극은 다음 2 단계인 제N+2 단계 GOA유닛회로에 대응되는 제m+2 그룹 클럭신호(CK(m+2))를 입력 받고, 소스 전극은 스캔 구동신호(G(N))를 입력 받는다.
상기 부트 스트랩 커패시터모듈(500)은 일단은 제1노드(Q(N))에 전기적으로 연결되고, 타단은 스캔 구동신호(G(N))에 전기적으로 연결되는 커패시터(Cb)를 포함한다.
상기 풀다운유지모듈(600)은 복수의 박막 트랜지스터로 구성된 이중 인버터(F), 제42 박막 트랜지스터(T42), 제32 박막 트랜지스터(T32), 제75 박막 트랜지스터(T75), 및 제76 박막 트랜지스터(T76)를 포함한다; 상기 이중 인버터(F)의 입력단은 제1노드(Q(N))에 전기적으로 연결되고, 출력단은 제2노드(P(N))에 전기적으로 연결된다; 상기 제42 박막 트랜지스터(T42)의 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되며, 소스 전극은 제3노드(T(N))에 전기적으로 연결된다; 상기 제32 박막 트랜지스터(T32)의 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호(G(N))에 전기적으로 연결되며, 소스 전극은 제1정전압 부전위(VSS)에 전기적으로 연결된다; 상기 제75 박막 트랜지스터(T75)의 게이트 전극과 드레인 전극은 모두 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제3노드(T(N))에 전기적으로 연결된다; 상기 제76 박막 트랜지스터(T76)의 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제3노드(T(N))에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위(DCL)에 전기적으로 연결된다. 구체적으로, 상기 이중 인버터(F)는 게이트 전극과 소스 전극은 모두 정전압 고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제4노드(S(N))에 전기적으로 연결되는 제51 박막트랜지스터(T51)와 ; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위(VSS)에 전기적으로 연결되는 제52 박막트랜지스터(T52)와; 게이트 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 정전압 고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제53 박막트랜지스터(T53)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되고, 소스 전극은 제5노드(K(N))에 전기적으로 연결되는 제54 박막트랜지스터(T54)와; 게이트 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 정전압 고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제5노드(K(N))에 전기적으로 연결되는 제73 박막트랜지스터(T73)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위(DCL)에 전기적으로 연결되고, 드레인 전극은 제5노드(K(N))에 전기적으로 연결되는 제74 박막트랜지스터(T74)를 포함한다; 여기서, 상기 제51 박막트랜지스터(T51), 제52 박막 트랜지스터(T52), 제53 박막 트랜지스터(T53), 및 제54 박막 트랜지스터(T54)로 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터(T73), 및 제74 박막 트랜지스터(T74)로 보조 인버터를 구성한다.
각 박막 트랜지스터 모두가 산화물 반도체 박막 트랜지스터이며, 상기 산화물 반도체 박막 트랜지스터는 IGZO 박막 트랜지스터인 것이 바람직하다.
특히, 도5를 참조하면, 본 발명의 제1 실시예에서는, 제1단계 GOA유닛회로에서, 상기 제11 박막 트랜지스터(T11)의 게이트 전극은 스캔 구동신호(STV)를 수신하고, 상기 제21 박막 트랜지스터(T21)의 소스 전극 및 제22 박막 트랜지스터(T22)의 소스 전극은 모두 제1그룹 클럭신호(CK(1))에 전기적으로 연결되고, 제41 박막 트랜지스터(T41)의 게이트 전극은 다음 2 단계인 제3단계 GOA유닛회로에 대응되는 제3 그룹 클럭신호(CK(3))를 입력 받고, 소스 전극은 스캔 구동신호G(1)를 입력 받는다.
도 2 및 도 6을 참조하면, 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1 실시예의 작업과정은 다음과 같다. 즉, 스캔 구동신호(STV)가 제1단계 GOA유닛회로를 구동한 후, 순차적 단계별 스캔 구동을 진행한다. 제N단계 GOA유닛회로에 스캔 구동이 진행된 경우, 전 단계인 제N-1 단계 GOA유닛회로의 단계 전송 신호(stage transfer signal)(ST(N-1))가 고전위가 될 경우, 제11 박막 트랜지스터(T11)는 활성화되고, 정전압 고전위(DCH)는 제11 박막 트랜지스터(T11)를 통해 제1노드(Q(N))를 고전위로 풀업시키고, 커패시터(Cb)를 충전시킨다. 그 다음, 제N-1 단계 GOA유닛회로의 단계 전송 신호(ST(N-1))는 저전위로 전환되고, 제11 박막 트랜지스터(T11)는 비활성화되고, 제1노드(Q(N))는 커패시터(Cb)를 통해 고전위에 유지되어, 제21 박막 트랜지스터(T21) 및 제22 박막 트랜지스터(T22)가 활성화된다. 그 다음, 상기 제N단계 GOA유닛회로에 대응되는 제m 그룹 클럭신호(CK(m))는 하이레벨로 전환되고, 제21 박막 트랜지스터(T21)의 드레인 전극은 고전위의 스캔 구동신호(G(N))를 출력하고, 제22 박막 트랜지스터(T22)의 드레인 전극은 고전위의 단계 전송 신호S(T(N))를 출력하며, 동시에 제m그룹 클럭신호(CK(m))는 제21 박막 트랜지스터(T21)를 통해 지속적으로 커패시터(Cb)를 충전하여, 제1노드(Q(N))가 더 높은 고전위로 풀업되도록 한다. 그 다음, 스캔 구동신호(G(N))는 제m그룹 클럭신호(CK(m))에 따라 저전위로 전환되고, 다음 2단계인 제N+2단계 GOA유닛회로에 대응되는 제m+2그룹 클럭신호(CK(m+2))는 고전위되고, 제41 박막 트랜지스터(T41) 및 제40 박막 트랜지스터(T40)는 활성화되고, 제1노드(Q(N))는 풀다운모듈(400)을 통해 방전하여 저전위로 전환된다.
일반적으로, 스캔 구동신호(G(N))가 고전위인 타임 슬롯은 작용기간으로 불린다. 작용기간에 제1노드(Q(N))가 고전위이고, 제11 박막 트랜지스터(T11)의 소스 전극은 정전압 고전위(DCH)를 수신하기 때문에, 제1노드(Q(N))는 제11 박막 트랜지스터(T11)를 통해 누전이 발생되지 않는다; 동시에, 제1노드(Q(N))는 고전위이고, 이중 인버터(F)의 인버터를 통해 얻은 제2노드(P(N))는 저전위되기 때문에, 제42 박막 트랜지스터(T42), 및 제32 박막 트랜지스터(T32)는 모두 비활성화되어, 제1노드(Q(N))와 스캔 구동신호(G(N))가 고전위를 안정적으로 출력하는 것을 확보한다; 제1 노드(Q(N))의 고전위는 제75 박막 트랜지스터(T75)를 통해 제42 박막 트랜지스터(T42)의 소스 전극에 전송되므로, 제1노드(Q(N))는 제42 박막 트랜지스터(T42)를 통해 누전이 발생되지 않는다; 이때, 제41 박막 트랜지스터(T41)는 비활성화 상태이고, 또한 제41 박막 트랜지스터(T41)의 소스 전극은 고전위의 스캔 구동신호(G(N))를 입력 받으므로, 제1노드(Q(N))도 역시 제41 박막 트랜지스터(T41)와 제40 박막 트랜지스터(T40)의 직렬경로를 통해 누전되지 않을 것이다.
작용하지 않는 기간에서는, 즉, 제1노드(Q(N))가 저전위로 전환될 경우, 인버터(F)는 고전위를 출력하며, 즉, 제2노드(P(N))가 고전위될 경우, 제42 박막 트랜지스터(T42), 제32 박막 트랜지스터(T32), 및 제76 박막 트랜지스터(T76)는 모두 활성화되고, 제1노드(Q(N))는 제42 박막 트랜지스터(T42)와 제76 박막 트랜지스터(T76)를 통해 더욱 풀다운되어 제2정전압 부전위(DCL)에 유지된다; 스캔 구동신호(G(N))는 제32 박막 트랜지스터(T32)를 통해 더욱 풀다운 되어 제1정전압 부전위(VSS)에 유지된다. 이때, 제40 박막 트랜지스터(T40)가 다이오드 연결방법을 사용하므로, 즉, 제40 박막 트랜지스터(T40)의 게이트 전극과 소스 전극이 쏘트되므로, 상기 제40 박막 트랜지스터(T40)의 게이트-소스 전극전압(Vgs)은 0V되고, 종래 기술과 비교하면, 제40 박막 트랜지스터(T40)의 게이트 전극을 제N+2단계 GOA유닛회로의 스캔 구동신호(G(N+2))에 연결하여, 제2정전압 부전위(DCL)로 인한 간섭전류가 상기 제40 박막 트랜지스터(T40)를 경유하는 것을 막을 수 있다. 제75 박막 트랜지스터(T75)의 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되고, 제42 박막 트랜지스터(T42)의 소스 전극은 제75 박막 트랜지스터(T75)의 드레인 전극에 전기적으로 연결되어, 종래 기술과 비교하면, 제75 박막 트랜지스터(T75)의 드레인 전극을 정전압 고전위(DCH)에 전기적으로 연결하므로, 정전압 고전위(DCH)가 작용하지 않는 기간에 제1노드(Q(N))의 풀다운 유지에 대한 영향을 막을 수 있다.
더 나가서, 상기 제2정전압 부전위(DCL)는 분리하여 독립적으로 쉽게 제어되도록 제1정전압 부전위(VSS)보다 낮게 설정한다. 작용기간에 제1노드(Q(N))가 고전위일 경우, 상기 이중 인버터(F)의 메인 인버터 중의 제52 박막트랜지스터(T52) 및 제54 박막 트랜지스터(T54)는 모두 활성화되고, 제53 박막 트랜지스터(T53)는 비활성화되고, 메인 인버터를 보조하는 제74 박막 트랜지스터(T74)는 활성화되고, 제73 박막 트랜지스터(T73)는 비활성화 되며, 제2노드(P(N))의 전위는 제1정전압 부전위(VSS)보다 더 낮은 제2정전압 부전위(DCL)로 풀다운시켜, 제1노드(Q(N))와 스캔 구동신호(G(N))가 고전위를 안정적으로 출력하게 한다; 작용하지 않는 기간에 제1노드(Q(N))가 저전위일 경우, 상기 이중 인버터(F)의 메인 인버터 중의 제52 박막트랜지스터(T52)와 제54 박막 트랜지스터(T54)는 모두 비활성화되고, 제51 박막 트랜지스터(T51)와 제53 박막 트랜지스터(T53)는 모두 활성화되고, 메인 인버터를 보조하는 제74 박막 트랜지스터(T74)는 비활성화되고, 제73 박막 트랜지스터(T73)는 활성화되어, 제54 박막 트랜지스터(T54)가 누전되는 것을 방지하여, 제2노드(P(N))의 전위가 정전압 고전위(DCH)에 유지되고, 제1노드(Q(N))와 스캔 구동신호(G(N))의 저전위 유지할 수 있다.
도 3, 도 5, 도 6, 및 도 7을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제2실시예이다. 상기 제2실시예와 제1 실시예의 차이는 다음과 같다. 즉, 클리어 리셋모듈(700)을 더 증설하였다. 구체적으로, 상기 클리어 리셋모듈(700)은 게이트 전극은 스캔 구동신호(STV)를 수신하고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위(VSS)에 전기적으로 연결되는 제9 박막 트랜지스터(T9)를 더 포함한다. 상기 클리어 리셋모듈(700)은 각 프레임 화면을 생성하기 전에 스캔 구동신호(STV)를 이용하여 제1노드(Q(N))에 대하여 클리어 리셋을 진행하며, GOA회로에 대한 잔여 전하의 간섭을 제거하여, 동시에 제1 프레임 화면이 생성되기 전에 제1노드(Q(N))를 클리어할 수 있으며, 이를 통해 제1 프레임 화면이 GOA회로출력에 대한 영향을 클리어 시켜, GOA회로의 정상 출력과 화면의 정상 출력을 확보할 수 잇다.
특히 설명이 필요한 것은, 상기 클럭신호가 전체적으로 M그룹을 포함하고, M는 4의 정수의 배수이고, N＞M인 경우, 제N단계 GOA유닛회로 중에서 클리어 리셋모듈(700)을 설정한다. 일례로는, 도 6과 도 7은 상기 클럭 신호가 전체적으로 4그룹인 것을 일예로 하며 제5단계 GOA유닛회로로부터 시작되고, 제5단계 내지 마지막 단계 GOA유닛회로에서 모두 클리어 리셋모듈(700)을 설정하며, 상응되게, 제5단계 내지 마지막 단계 GOA유닛회로는 모두 클리어 리셋모듈(700)을 제어하기 위한 스캔 구동신호(STV)를 수신한다; 제1단계 내지 제4단계 GOA유닛회로 모두에서 클리어 리셋모듈(700)을 설정하지 않으며, 단지 제1단계 GOA유닛회로만 스캔 구동을 시동하는 스캔 구동신호(STV)를 수신한다. 구체적으로, 상기 4그룹 클럭신호는 제1그룹 클럭신호(CK(1)), 제2그룹 클럭신호CK(2), 제3그룹 클럭신호(CK(3)), 및 제4그룹 클럭신호CK(4)이다; 상기 제m그룹 클럭신호(CK(m))가 제3클럭신호(CK(3))일 경우, 상기 제m+2그룹 클럭신호(CK(m+2))는 제1그룹 클럭신호(CK(1))가 되고, 상기 클럭신호(CK(m))가 제4그룹 클럭신호CK(4)일 경우, 상기 제m+2그룹 클럭신호(CK(m+2))는 제2그룹 클럭신호CK(2)이다; 상기 4그룹 클럭신호의 파형 듀티비(duty ratio)는 25/75이고, 이는 클럭신호의 파형이 제1풀다운모듈(400)에 대한 영향을 방지하기 위한 것이며, 제1노드(Q(N)) 쪽의 파형은"凸"자형으로 나타낸다.
마찬가지로, 상기 클럭신호가 전체적으로 8그룹을 포함하면, 제9단계 GOA유닛회로로부터 시작하여, 제9단계 내지 마지막 단계 GOA유닛회로에서 모두 클리어 리셋모듈(700)이 설정되면, 상응으로, 제9단계 내지 마지막 단계 GOA유닛회로에는 모두 클리어 리셋모듈(700)을 제어하기 위한 스캔 구동신호(STV)를 수신할 필요가 있다; 제1단계 내지 제8단계 GOA유닛회로에서 모두 클리어 리셋모듈(700)을 설정하지 않고, 단지 제1단계 GOA유닛회에서 스캔 구동을 시동하기 위한 스캔 구동신호(STV)를 수신할 필요가 있다.
남은 회로구조와 작업과정은 모두 제1실시예와 동일함으로, 여기서 더이상 중복 설명을 진행하지 않는다.
도 4, 도 5, 도 6, 및 도 7을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제3실시예이다. 상기 제3실시예와 제1실시예의 차이는 다음과 같다. 즉, 제9 박막 트랜지스터(T9)의 소스 전극을 제N단계 GOA유닛회로에 대응되는 제m그룹 클럭신호(CK(m))에 전기적으로 연결하는 것이다. 이는 작용 기간에 제9 박막 트랜지스터(T9)가 제1노드(Q(N))의 누전에 대한 영향을 낮출 수 있는 것이 장점이다. 남은 부분은 제2실시예와 동일하므로 여기서 더이상 중복하여 설명하지 않는다.
도 8, 도 9, 도 10 및 도 11을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예이다. 상기 제4실시예는 마찬가지로 클리어 리셋모듈(700)을 설정하였으며, 제3실시예와 다른 것은, 상기 클리어 리셋모듈(700) 내에서 제9 박막 트랜지스터(T9)의 게이트 전극은 리셋신호(Reset)를 수신한다. 즉, 상기 제4실시예는 스캔 구동신호(STV)와 다른 리셋신호(Reset)를 추가할 필요가 있으며, 또한 도 10에서 도시된 바와 같이, 상기 리셋신호(Reset)는 스캔 구동신호(STV)가 생성되기 전에 생성된다. 이러할 경우, 제1단계 내지 마지막 단계 GOA유닛회로의 각 단계에서 모두 클리어 리셋모듈(700)을 설정할 수 있다.
상기 클럭신호가 전체적으로 4개 그룹을 포함하는 것을 일예로 하며, 도 9, 도 11에서 도시된 바와 같이, 제1단계 GOA유닛회로는 클리어 리셋모듈(700)을 제어하기 위한 리셋신호(Reset)와 스캔 구동을 구동하기 위한 스캔 구동신호(STV)를 수신한다; 제2단계 내지 마지막 단계 GOA유닛회로에서의 각 단계는 클리어 리셋모듈(700)을 제어하기 위한 리셋신호(Reset)를 수신하므로, 마찬가지로 각 프레임 화면이 생성되기 전에 리셋신호(Reset)를 이용하여 제1노드(Q(N))에 대하여 클리어 리셋을 진행하여, GOA회로에 대한 잔여 전하의 간섭을 제거할 수 있으며, 또한 제1 프레임 화면 생성되기 전에 마찬가지로 제1노드(Q(N))를 클리어 할 수 있으므로, 제1 프레임 화면이 존재하지 않아 GOA회로의 출력에 대해 영향을 주는 것을 예방한다. 따라서, GOA회로의 정상 출력과 화면의 정상 디스플레이를 확보할 수 있다.
상기 내용에 의하면, 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로는, 누전을 방지하여 GOA회로의 신뢰성을 높일 수 있다. 또한, 제1풀다운모듈 내의 제40 박막 트랜지스터의 게이트 전극과 소스 전극을 쏘트시키므로, GOA유닛회로가 작용하지 않은 기간에 간섭전류를 발생시키는 것을 방지할 수 있으며, 풀다운유지모듈 중에 제75 박막 트랜지스터의 게이트 전극과 드레인 전극 모드를 제1노드에 전기적으로 연결시키므로 정전압 고전위가 제1노드의 풀다운유지에 대한 영향을 피할 수 있으며, 클리어 리셋모듈이, 각 프레임 화면이 생성하기 전에 제1노드에 대하여 클리어 리셋을 수행하므로, GOA회로에 대한 잔여 전하의 간섭을 제거하여, GOA회로의 정상 출력과 화면의 정상적인 디스플레이를 확보한다.
본 기술분야의 기술자는 상기 내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 개변과 변형을 할 수 있으나, 이러한 개변과 변형은 전부다 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (14)

  1. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 있어서,
    N을 양의 정수로 설정하고, 제1단계 GOA유닛회로를 제외한 제N단계 GOA 유닛회로에서:
    상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA 유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
    상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제21 박막 트랜지스터를 포함하며;
    상기 하향 전송모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛 회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
    상기 제1 풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 다음 2 단계인 제N+2단계 GOA유닛회로에 대응하는 제m+2 그룹 클럭신호를 입력 받고, 소스 전극은 스캔 구동신호를 입력 받는 제41 박막 트랜지스터를 포함하며;
    상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 기적으로 연결되고, 타단은 스캔 구동신호에 기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운유지 모듈은,
    입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 북수의 박막 트랜지스터로 구성된 이중 인버터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1 정전압 부전위에 전기적으로 연결되는 제32 박막 트랜지스터;
    게이트 전극과 드레인 전극은 모두 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제75 박막 트랜지스터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 제2정전압부전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
    상기 제2 정전압 부전위는 제1정전압부전위보다 낮으며;
    각 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  2. 청구항 1에 있어서,
    각 프레임 화면이 생성되기 전에 각 제1노드에 대하여 클리어 및 재설정에 사용되는 클리어 및 재설정 모듈을 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  3. 청구항 2에 있어서,
    상기 클리어 리셋 모듈은, 게이트 전극은 스캔 구동신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제1 정전압 부전위에 전기적으로 연결되는 제9박막트랜지스터를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  4. 청구항 2에 있어서,
    상기 클리어 리셋 모듈은 게이트 전극은 스캔 구동신호을 수신하고, 드레인 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA 유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막트랜지스터를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  5. 청구항 2에 있어서,
    상기 클리어 리셋 모듈은 게이트 전극은 리셋 신호를 수신하고, 드레인 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막 트랜지스터를 포함하며; 상기 리셋 신호는 스캔 구동신호에 앞서 생성되는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  6. 청구항 3에 있어서,
    상기 클럭 신호가 전체적으로 M그룹을 포함하고, M은 4의 정수 배로 가정하면, N＞M일 경우, 제N단계 GOA유닛회로에 클리어 리셋 모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  7. 청구항 4에 있어서,
    상기 클럭 신호가 전체적으로 M그룹을 포함하고, M은 4의 정수 배로 가정하면, N＞M일 경우, 제N단계 GOA유닛회로에서 클리어 리셋 모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  8. 청구항 5에 있어서,
    각 단계 GOA유닛회로에서 모두 클리어 리셋 모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  9. 청구항 6에 있어서,
    상기 클럭 신호는 제1그룹 클럭신호, 제2그룹 클럭신호, 제3그룹 클럭신호, 및 제4그룹 클럭신호로 전체적으로 4개 그룹을 포함하며; 상기 제m그룹 클럭신호가 제3 클럭신호일 경우, 상기 제m+2그룹 클럭신호는 제1그룹 클럭신호가 되고, 상기 클럭 신호가 제4그룹 클럭신호일 경우, 상기 제m+2그룹 클럭신호는 제2그룹 클럭신호가 되고; 상기 4개 그룹 클럭신호의 파형듀티비는 25/75이고;
    제5단계 내지 마지막 단계의 GOA유닛회로에서 클리어 리셋모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  10. 청구항 7에 있어서,
    상기 클럭 신호는 제1그룹 클럭신호, 제2그룹 클럭신호, 제3그룹 클럭신호, 및 제4그룹 클럭신호로 전체적으로 4개 그룹을 포함하며; 상기 제m그룹 클럭신호가 제3그룹 클럭신호일 경우, 상기 제m+2그룹 클럭신호는 제1그룹 클럭신호가 되고, 상기 클럭 신호가 제4그룹 클럭신호일 경우, 상기 제m+2그룹 클럭신호는 제2그룹 클럭신호가 되고; 상기 4개 그룹 클럭신호의 파형듀티비는 25/75이고;
    제5단계 내지 마지막 단계의 GOA유닛회로에서 클리어 리셋모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  11. 청구항 1에 있어서,
    상기 이중 인버터는,
    게이트 전극과 소스 전극은 모두 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되는 제51 박막 트랜지스터; 게이트 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위에 전기적으로 연결되는 제52 박막 트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제5노드에 전기적으로 연결되는 제54 박막트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터를 포함하며; 여기서, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터는 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터 및 제74 박막 트랜지스터는 보조 인버터를 구성하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  12. 청구항 1에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔 구동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  13. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 있어서,
    N을 양의 정수로 설정하고, 제1 단계 GOA유닛회로를 제외한 제N단계 GOA 유닛회로에서:
    상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송 신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
    상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호를 출력하는 제21 박막 트랜지스터를 포함하며;
    상기 하향 전송모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛 회로에 대응하는 제m그룹 클럭신호에 전기적으로 연결되고, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
    상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 다음 2 단계인 제N+2단계 GOA유닛회로에 대응하는 제m+2그룹 클럭신호를 입력 받고, 소스 전극은 스캔 구동신호를 입력 받는 제41 박막 트랜지스터를 포함하며;
    상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 기적으로 연결되고, 타단은 스캔 구동신호에 기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운유지 모듈은,
    입력단은 제1노드에 전기적으로 연결되고, 출력단은 제2노드에 전기적으로 연결되는 복수의 박막 트랜지스터로 구성된 이중 인버터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 스캔 구동신호에 전기적으로 연결되고, 소스 전극은 제1 정전압 부전위에 전기적으로 연결되는 제32 박막 트랜지스터;
    게이트 전극과 드레인 전극은 모두 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되는 제75 박막 트랜지스터;
    게이트 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되고, 소스 전극은 제2정전압부전위에 전기적으로 연결되는 제76박막트랜지스터를 포함하며;
    상기 제2 정전압 부전위는 제1정전압부전위보다 낮으며;
    각 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이며;
    각 프레임 화면이 생성되기 전에 각 제1노드에 대하여 클리어 및 재설정에 사용되는 클리어 및 재설정 모듈을 더 포함하며;
    여기서, 상기 이중 인버터는,
    게이트 전극과 소스 전극은 모두 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1정전압 부전위에 전기적으로 연결되는 제52 박막 트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 박막 트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제5노드에 전기적으로 연결되는 제54 박막트랜지스터; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막트랜지스터; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2정전압 부전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터를 포함하며; 여기서, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터는 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터 및 제74 박막 트랜지스터는 보조 인버터를 구성하며;
    여기서, 제1단계 GOA유닛회로에서 상기 제11 박막트랜지스터의 게이트 전극은 스캔 구동신호를 수신하며;
    여기서, 상기 클리어 리셋 모듈은 게이트 전극은 리셋 신호를 수신하고, 드레인 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제N단계 GOA유닛회로에 대응되는 제m그룹의 클럭신호에 전기적으로 연결되는 제9 박막 트랜지스터를 포함하며; 상기 리셋 신호는 스캔 구동신호에 앞서 생성되는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
  14. 청구항 13에 있어서,
    각 단계 GOA유닛회로에서 모두 클리어 리셋 모듈을 설정하는 것을 특징으로 하는 산화물 반도체 박막 트랜제스터에 의한 GOA회로.
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