KR101933333B1 - 산화물 반도체 박막 트랜지스터에 의한 goa회로 - Google Patents

산화물 반도체 박막 트랜지스터에 의한 goa회로 Download PDF

Info

Publication number
KR101933333B1
KR101933333B1 KR1020177013215A KR20177013215A KR101933333B1 KR 101933333 B1 KR101933333 B1 KR 101933333B1 KR 1020177013215 A KR1020177013215 A KR 1020177013215A KR 20177013215 A KR20177013215 A KR 20177013215A KR 101933333 B1 KR101933333 B1 KR 101933333B1
Authority
KR
South Korea
Prior art keywords
electrically connected
thin film
film transistor
node
gate electrode
Prior art date
Application number
KR1020177013215A
Other languages
English (en)
Other versions
KR20170068582A (ko
Inventor
챠오 다이
Original Assignee
센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Publication of KR20170068582A publication Critical patent/KR20170068582A/ko
Application granted granted Critical
Publication of KR101933333B1 publication Critical patent/KR101933333B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

산화물 반도체 박막 트랜지스터에 의한 GOA회로에 있어서, 풀다운 유지모듈(600) 중의 제4노드S(N), 제5노드(K(N)), 제2노드(P(N))에 각각 대응되는 제55, 제56, 제57 박막 트랜지스터(T55, T56, T57)를 증설하여, 상기 제55, 제56, 및 제57 박막 트랜지스터의 게이트 전극은 모두 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1)) 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(G(N-1))를 수신하고, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동신호를 통해 제55, 제56, 및 제57(T55, T56, T57)가 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서, 제4노드(S(N)), 제5노드(K(N)), 제2노드(P(N))의 전위를 풀다운시켜, 풀다운 유지모듈(600)을 신속하게 풀다운시키는 것을 구현하여, 제1노드(Q(N))전위의 정상적 풀업을 확보하고, 작용기간에 제1노드(Q(N))가 고전위에 있는 것을 확보한다. 따라서, GOA회로의 정상출력을 확보한다.

Description

산화물 반도체 박막 트랜지스터에 의한 GOA회로{GOA CIRCUIT BASED ON OXIDE SEMICONDUCTOR THIN-FILM TRANSISTOR}
본 발명은 디스플레이 기술분야에 관한 것이며, 특히, 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 관한 것이다.
액정 디스플레이(Liquid Crystal Display, LCD)는 몸체가 얇고, 절전, 방사 없는 등의 장점으로 광범하게 응용되고 있다. 예를 들어, 액정TV, 휴대폰, PDA, 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등, 직면 디스플레이 분야에서 주류 위치를 점유하고 있다.
능동 매트릭스형 액정 디스플레이(Active Matrix Liquid Crystal Display, AMLCD)는 현재 가장 흔히 사용되는 디스플레이 장치이다. 상기 능동 매트릭스형 액정 디스플레이는 복수의 화소를 포함하고, 각 화소는 하나의 박막 트랜지스터(TFT)에 전기적으로 연결되고, 박막 트랜지스터의 게이트 전극(Gate)은 수평 스캔라인에 연결되고, 드레인 전극(Drain)은 수직 방향의 데이터라인에 연결되고, 소스 전극(Source)은 화소 전극에 연결된다. 수평 스캔라인에 충분히 높은 전압을 인가하므로, 상기 수평 스캔라인 상에 전기적으로 연결된 모든 TFT가 활성화시켜, 데이터라인 상의 신호전압을 화소에 쓸 수 있다, 서로 다른 액정의 투광도를 제어하여 컬러 및 밝기의 효과를 제어하는 것을 구현한다. 어레이 기판 행 구동(Gate Driver on Array, GOA)기술은 종래의 박막 트랜지스터 액정 디스플레이의 어레이(Array) 제작 프로세스를 이용하여 게이트 전극의 행 스캔 구동회로를 TFT 어레이 기판에 제작하여, 게이트 전극에 대하여 행을 따라 스캔하는 것을 구현하는 구동방식이다. GOA 기술은 외부 연결된 집성회로판 (Integrated Circuit，IC)의 결합(bonding)공정을 줄일 수 있으며, 생산성을 높이고, 원가를 낮출 수 있으며, 또한 액정디스플레이 패널이 내로 베젤(narrow frame) 또는 제로 베젤(non frame) 디스플레이 제품 제작에 더욱 적절하도록 한다.
인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO)은, 인듐, 갈륨 및 아연을 포함하는 비정질 산화물이다. 대전입자 이동성은 비정질 실리콘의 20～30배가 되어, TFT가 화소 전극에 대한 충·방전 속력을 현저하게 높이고, 화소의 응답속도를 높이며, 더 빠른 리프레시 비율(refreshing rate)을 구현하고, 또한, 더 빠른 응답은 화소의 행 스캔 속력을 현저하게 향상시켜, TFT-LCD에서의 초고 해상도가 가능하게 된다. 한편, 트랜지스터 수량을 감소시키고 또한 각 화소의 투광율을 높이므로, IGZO 디스플레이가 더 높은 능률수준을 갖게 되고 또한, 더 높은 효율성을 갖게 된다.
산화물 반도체 박막 트랜지스터의 발전에 따라, 산화물 반도체 박막 트랜지스터의 패널 주변의 집성회로도 주목받은 초점이 되었다. 산화물 반도체 트랜지스터는 높은 대전입자의 이동성을 갖고 있지만, 그 임계치 전압 값은 약 0V이고, 또한 부 임계치 영역의 스윙이 작고, GOA회로는 비활성화 상태일 경우, 많은 TFT소자의 게이트 전극과 소스 전극 사이의 전압(Vgs)은 일반적으로 0V이다. 이렇게 될 경우, 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 설계의 어려움이 증가할 수 있다. 일부 비정질 실리콘 반도체 박막 트랜지스터에 적용되는 스캔 구동회로는 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 응용될 경우, 기능적 문제가 존재하게 될 수 있다. 한편, 일부 외부 요소의 유도 및 응력작용에 의해, 산화물 반도체 박막 트랜지스터는 때로는 임계치 전압이 마이너스 값으로 감소하는 추세가 발생하기도 한다. 이는 직접적으로 산화물 반도체 박막 트랜지스터에 의한 GOA회로가 작동하지 못하게 일으킬 수 있다. 예를 들어, 높은 온도에서, 산화물 반도체 박막 트랜지스터의 임계치 전압은 마이너스 값으로 이동할 수 있고, 이는 GOA회로가 실패하는 것을 일으킬 수 있다. 마찬가지로, 일부 광 조사의 전기응력 작용에서, 산화물 반도체 박막 트랜지스터의 임계치 전압은 마이너스 값으로 이동할 수 있다. 따라서, 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 설계할 경우, TFT임계치전압 이동에 의한 영향에 대하여 반드시 고려해야 한다.
도 1에서 도시된 바와 같이, 종래의 실행 가능한 상기 문제에 대한 산화물 반도체 박막 트랜지스터에 의한 GOA회로는, 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각단계 GOA유닛회로는 모두 풀업제어모듈(100), 풀업모듈(200), 하향 전송 모듈(300), 제1풀다운모듈(400), 스트랩 커패시터모듈 (500), 및 풀다운 유지모듈(600)을 포함한다. 그러나 상기 종래의 산화물 반도체 박막 트랜지스터에 의한 GOA회로는 여전히 일정한 문제를 존재한다. 즉, 풀다운 유지모듈(600)은 제1노드(Q(N))의 신호를 이용하여 그 풀다운 비활성화 능력을 제어하고, 소자의 임계치 전압이 순방향으로(forward) 편향할 경우, 풀다운 유지모듈(600)은 제1노드(Q(N))의 전위에 의해 제어 받는 능력이 약화되어 정상적 또는 효율적으로 비활성화될 수 없다. 따라서, 작용기간에 제1노드(Q(N))가 정상적으로 고전위로 풀업될 수 없게 되며 더 나가서 전체 GOA회로의 기능 불량을 일으키게 된다.
본 발명의 목적은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 이는 임계치 전압이 정으로 편향될 경우 풀다운 유지모듈이 정상적으로 비활성화할 수 없는 것을 방지할 수 있어 GOA회로의 정상 출력을 확보한다.
상기 목적을 달성하기 위하여, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공하며, 이는 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하고;
N을 양의 정수로 설정하고, 제1단계 GOA유닛회로를 제외한 제N단계 GOA유닛회로에서:
상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송 신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제m번째 클록신호에 전기적으로 연결되고, 드레인 전극은 스캔구동신호를 출력하는 제21 박막 트랜지스터를 포함하며;
상기 하향 전송 모듈은 게이트 전극은 제1노드에 전기적으로 연결, 소스 전극은 제m번째 클록신호에 전기적으로 연결, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 제m+2번째 클록신호에 전기적으로 연결되고, 소스 전극은 스캔구동신호를 입력받는 제41 박막 트랜지스터를 포함하며;
상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되는 커패시터를 포함하며;
상기 풀다운 유지모듈은 적어도, 게이트 전극과 소스 전극은 모두 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 제1부전위에 전기적으로 연결되는 제52 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제54 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 정전압저전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계 전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동 신호를 수신하고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제55 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 스캔구동신호에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제32 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압고전위에 전기적으로 연결되는 제75 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
상기 정전압저전위는 제1부전위보다 낮다;
상기 각단계 GOA유닛회로에서의 모든 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이다.
상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터 더 포함한다.
상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제57 박막 트랜지스터를 더 포함한다.
상기 산화물 반도체 박막 트랜제스터에 의한 GOA회로의 제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신한다.
상기 산화물 반도체 박막 트랜제스터에 의한 GOA회로의 제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신한다.
상기 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제57 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신한다.
상기 풀다운 유지모듈에서 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 제54 박막 트랜지스터, 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 이중 인버터를 구성하고, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터로 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 보조 인버터를 구성한다.
상기 클록신호는 제1클록신호, 제2클록신호, 제3클록신호, 및 제4클록신호인 4개의 클록신호를 포함한다.
상기 제m번째 클록신호는 제3클록신호가 될 경우, 상기 제m+2번째 클록신호는 제1클록신호가 되고, 상기 제m번째 클록신호는 제4클록신호가 될 경우, 상기 제m+2번째 클록신호는 제2클록신호가 된다.
상기 각단계 GOA유닛회로에서 모든 박막 트랜지스터는 모두 IGZO박막 트랜지스터이다.
또한, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 이는 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하고;
N을 양의 정수로 설정하고, 제1단계 GOA유닛회로를 제외하고는 제N단계 GOA유닛회로에서:
상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송 신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
상기 하향 전송 모듈은 게이트 전극은 제1노드에 전기적으로 연결, 소스 전극은 제m번째 클록신호에 전기적으로 연결, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 제m+2번째 클록신호에 전기적으로 연결되고, 소스 전극은 스캔구동신호를 입력하는 제41 박막 트랜지스터를 포함하며;
상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되는 커패시터를 포함하며;
상기 풀다운 유지모듈은 적어도, 게이트 전극과 소스 전극은 모두 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 제1부전위에 전기적으로 연결되는 제52 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제54 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 정전압저전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계 전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동 신호를 수신하고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제55 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 스캔구동신호에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제32 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압고전위에 전기적으로 연결되는 제75 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
상기 정전압저전위는 제1부전위보다 낮다;
상기 각단계 GOA유닛회로에서의 모든 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이며;
여기서, 상기 클록신호는 제1클록신호, 제2클록신호, 제3클록신호, 및 제4클록신호인 4개의 클록신호를 포함하며;
여기서, 상기 제m번째 클록신호는 제3클록신호가 될 경우, 상기 제m+2번째 클록신호는 제1클록신호가 되고, 상기 제m번째 클록신호는 제4클록신호가 될 경우, 상기 제m+2번째 클록신호는 제2클록신호가 되며;
여기서, 상기 각 단계 GOA유닛회로에서 모든 박막 트랜지스터는 모두 IGZO박막 트랜지스터이다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 이는 풀다운 유지모듈 중의 제4, 제5, 제2노드에 각각 대응되는 제55, 제56, 제57 박막 트랜지스터를 증설을 통해, 상기 제55, 제56, 및 제57 박막 트랜지스터의 게이트 전극은 모두 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(stage transfer signal) 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(scan driving signal)를 수신하고, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동신호를 통해 제55, 제56, 및 제57 박막 트랜지스터가, 제1노드가 완전하게 풀업되지 않는 상황에서, 제4, 제5, 제2노드의 전위를 풀다운시켜, 풀다운 유지모듈을 신속하게 풀다운시켜, 제1노드전위가 정상적으로 풀업시키는 것을 확보하고, 작용기간에 제1노드가 고전위에 있는 것을 확보하고, GOA회로의 정상출력을 확보한다.
본 발명의 기술특징과 기술내용을 진일보로 이해하기 위하여, 이하는 본 발명의 구체적 실시방식에 대한 상세한 설명과 첨부한 도면을 참조하기를 바란다. 그러나 첨부 도면은 참조와 설명에 사용될 뿐 본 발명을 한정하기 위한 것은 아니다.
첨부한 도면에서,
도 1은 종래의 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 회로도.
도 2는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1실시예의 회로도.
도 3은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제2실시예의 회로도.
도 4는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제3실시예의 회로도.
도 5는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제4실시예의 회로도.
도 6은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제5실시예의 회로도.
도 7은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제6실시예의 회로도.
도 8은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1과 제4실시예의 제1단계G OA유닛회로의 회로도.
도 9는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제2와 제5실시예의 제1단계 GOA유닛회로의 회로도.
도 10은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제3과 제6실시예의 제1단계 GOA유닛회로의 회로도.
도 11은 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 입력 신호 및 핵심 노드의 파형도.
본 발명에서 채택한 기술수단 및 그 효과를 더 구체적으로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예와 첨부한 도면을 결합하여 상세설명을 한다.
본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 도 2를 참조하면, 도2는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1실시예의 회로도이다. 이는 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하며, 각단계 GOA유닛회로 모두는 풀업제어모듈(100), 풀업모듈(200), 하향 전송 모듈(300), 제1풀다운모듈(400), 스트랩 커패시터모듈 (500), 및 풀다운 유지모듈(600)을 포함한다.
N을 양의정수로 설정하고, 제1단계 GOA유닛회로를 제외한 제N단계 GOA유닛회로에서:
상기 풀업제어모듈(100)은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))를 수신하고, 소스 전극은 정전압고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되는 제11 박막 트랜지스터(T11)를 포함한다.
상기 풀업모듈(200)은 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제m번째 클록신호(CK(m))에 전기적으로 연결되고, 드레인 전극은 스캔구동신호(G(N))를 출력하는 제21 박막 트랜지스터(T21)를 포함한다.
상기 하향 전송모듈(300)은 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제m번째 클록신호(CK(m))에 전기적으로 연결되고, 드레인 전극은 단계전송신호(S(T(N)))를 출력하는 제22 박막 트랜지스터(T22)를 포함한다.
구체적으로, 상기 클록신호는 4개의 클록신호, 즉, 제1클록신호(CK(1)), 제2클록신호(CK(2)), 제3클록신호(CK(3)), 및 제4클록신호(CK(4))를 포함한다.
상기 제m번째 클록신호(CK(m))는 제3클록신호(CK(3))가 될 경우, 상기 제m+2번번째 클록신호(CK(m+2))는 제1클록신호(CK(1))가 되고, 상기 제m번째 클록신호(CK(m))는 제4클록신호(CK(4))가 될 경우, 상기 제m+2번째 클록신호(CK(m+2))는 제2클록신호(CK(2))가 된다.
상기 제1풀다운모듈(400)은 게이트 전극과 소스 전극은 모두 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터(T41)의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터(T40)와; 게이트 전극은 제m+2번째 클록신호(CK(m+2))에 전기적으로 연결되고, 소스 전극은 스캔구동신호(G(N))를 입력 받는 제41 박막 트랜지스터(T41)를 포함한다.
상기 스트랩 커패시터모듈 (500)은 일단은 제1노드(Q(N))에 전기적으로 연결되고, 타단은 스캔구동신호(G(N))에 전기적으로 연결되는 커패시터(Cb)를 포함한다.
상기 풀다운 유지모듈(600)은 게이트 전극과 소스 전극은 모두 정전압고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제4노드(S(N))에 전기적으로 연결되는 제51 박막 트랜지스터(T51)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 제1부전위(VSS)에 전기적으로 연결되는 제52 박막 트랜지스터(T52)와; 게이트 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 정전압고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되는 제53 박막 트랜지스터(T53)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2노드(P(N))에 전기적으로 연결되고, 소스 전극은 제5노드(K(N))에 전기적으로 연결되는 제54 박막 트랜지스터(T54)와; 게이트 전극은 제4노드(S(N))에 전기적으로 연결되고, 소스 전극은 정전압고전위(DCH)에 전기적으로 연결되고, 드레인 전극은 제5노드(K(N))에 전기적으로 연결되는 제73 박막 트랜지스터(T73)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 정전압저전위(DCL)에 전기적으로 연결되고, 드레인 전극은 제5노드(K(N))에 전기적으로 연결되는 제74 박막 트랜지스터(T74)와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))를 수신하고, 소스 전극은 제4노드(S(N))에 전기적으로 연결되고, 드레인 전극은 제1부전위(VSS)에 전기적으로 연결되는 제55 박막 트랜지스터(T55)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제3노드(T(N))에 전기적으로 연결되는 제42 박막 트랜지스터(T42)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 스캔구동신호(G(N))에 전기적으로 연결되고, 소스 전극은 제1부전위(VSS)에 전기적으로 연결되는 제32 박막 트랜지스터(T32)와; 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제3노드(T(N))에 전기적으로 연결되고, 드레인 전극은 정전압고전위(DCH)에 전기적으로 연결되는 제75 박막 트랜지스터(T75)와; 게이트 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제3노드(T(N))에 전기적으로 연결되고, 소스 전극은 정전압저전위(DCL)에 전기적으로 연결되는 제76 박막 트랜지스터(T76)를 포함한다.
구체적으로, 상기 제51 박막 트랜지스터(T51), 제52 박막 트랜지스터(T52), 제53 박막 트랜지스터(T53), 제54 박막 트랜지스터(T54), 제73 박막 트랜지스터(T73), 및 제74 박막 트랜지스터(T74)로 이중 인버터(F1)를 구성하고, 여기서, 상기 제51 박막 트랜지스터(T51), 제52 박막 트랜지스터(T52), 제53 박막 트랜지스터(T53), 및 제54 박막 트랜지스터(T54)로 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터(T73), 및 제74 박막 트랜지스터(T74)로 보조 인버터를 구성한다. 상기 정전압저전위(DCL)는 제1부전위(VSS)보다 낮다. 각 단계 GOA유닛회로에서 모든 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이며, 상기 산화물 반도체 박막 트랜지스터는 IGZO 박막 트랜지스터인 것이 바람직하다.
특히, 도 8을 참조하면, 본 발명의 제1실시예의 제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터(T11)의 게이트 전극은 스캔시동신호(scan activation signal) STV를 수신하고, 상기 제55 박막 트랜지스터(T55)의 게이트 전극은 스캔시동신호 STV를 수신하고, 상기 제21 박막 트랜지스터(T21)의 소스 전극 및 제22 박막 트랜지스터(T22)의 소스 전극은 모두 제1번째 클록신호(CK(1))에 전기적으로 연결되고, 제41 박막 트랜지스터(T41)의 게이트 전극은 제3번째 클록신호(CK(3))에 전기적으로 연결되고, 소스 전극은 제1단계 스캔구동신호(G(1))를 입력 받는다.
도 2와 도 11을 동시 참조하면, 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제1일실시예의 작업과정은 상기 스캔시동신호STV가 제1단계 GOA유닛회로를 시동하고, 제1단계 GOA유닛회로로부터 마지막단계 GOA유닛회로까지 순차적으로 단계 따라 스캔구동을 진행한다. N은 양의 정수로 가정하고, 제N단계 GOA유닛회로를 일 예로 하여 먼저 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))는 제11 박막 트랜지스터(T11)와 제55 박막 트랜지스터(T55)의 게이트 전극에게 고전위(제1단계 GOA유닛회로는 스캔시동신호STV에서 제11 박막 트랜지스터(T11)와 제55 박막 트랜지스터(T55)의 게이트 전극에게 고전위를 제공한다)을 제공하여, 제11 박막 트랜지스터(T11)와 제55 박막 트랜지스터(T55)를 활성화시키고, 정전압고전위(DCH)는 제11 박막 트랜지스터(T11)를 통해 제1노드(Q(N))를 고전위로 풀업시키고, 또한, 커패시터(Cb)를 충전시키고, 동시에 제55 박막 트랜지스터(T55)는 제4노드(S(N))의 전위를 제1부전위(VSS)로 풀다운시킨다, 이를 통해 제1노드(Q(N))가 아직 완전히 풀업되지 않은 경우, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))를 이용하여 제55 박막 트랜지스터(T55)의 활성화를 제어하며, 제4노드(S(N))의 전위를 신속하게 풀다운시키고, 풀다운 유지모듈(600)을 신속하게 풀다운시켜, 제1노드(Q(N))가 고전위로 풀업될 수 있다. 이때, 제4노드(S(N))는 저전위이고, 제1노드(Q(N))는 고전위이며, 상기 이중 인버터(F1)의 메인 인버터에서 제52 박막 트랜지스터(T52)와 제54 박막 트랜지스터(T54)는 모두 활성화 되고, 제53 박막 트랜지스터(T53)는 비활성화된다, 메인 인버터를 보조하는 제74 박막 트랜지스터(T74)는 활성화되고, 제73 박막 트랜지스터(T73)는 비활성화된다, 제2노드(P(N))의 전위는 제1부전위(VSS)보다 더 낮은 정전압저전위(DCL)로 풀다운되고, 제42, 제32, 제76 박막 트랜지스터(T76, T32, T76)는 비활성화되어, 제1노드(Q(N))와 스캔구동신호(G(N))가 고전위를 안정하게 출력하게 한다. 그 다음, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))는 저전위로 전환되고, 제11 박막 트랜지스터(T11)는 비활성화되고, 제1노드(Q(N))는 커패시터(Cb)를 통해 고전위에 있도록 유지하여, 제21 박막 트랜지스터(T21)와 제22 박막 트랜지스터(T22)가 활성화되고, 그 다음, 제m번째 클록신호(CK(m))는 제21 박막 트랜지스터(T21)의 소스 전극과 제22 박막 트랜지스터(T22)의 소스 전극에게 고전위를 제공하여, 또한 제21 박막 트랜지스터(T21)의 드레인 전극을 통해 고전위인 스캔구동신호(G(N))를 출력하고, 제22 박막 트랜지스터(T22)의 드레인 전극은 고전위인 단계전송신호(S(T(N)))를 출력하고, 동시에 제m번째 클록신호(CK(m))는 제21 박막 트랜지스터(T21)를 통해 지속적으로 커패시터(Cb)에게 충전하여, 제1노드(Q(N))가 더 높은 전위로 풀업되로록 한다. 다음으로, 제m번째 클록신호(CK(m))는 저전위로 변하고, 제m+2번째 클록신호(CK(m+2))는 고전위로 변하고, 제41 박막 트랜지스터(T41)와 제40 박막 트랜지스터(T40)는 활성화되고, 제1노드(Q(N))는 풀다운모듈(400)을 통해 방전되어, 저전위로 변하고, 스캔을 끝마치고, 회로는 작용하지 않는 기간에 진입한다. 이때 제1노드(Q(N))는 저전위이고, 상기 이중 인버터(F1)의 메인 인버터에서 제52 박막 트랜지스터(T52)와 제54 박막 트랜지스터(T54)는 모두 비활성화되고, 제51 박막 트랜지스터(T51)는 활성화되어, 제4노드(S(N))의 전위를 고전위로 변화시키고, 제53 박막 트랜지스터(T53)는 활성화되고, 메인 인버터를 보조하는 제74 박막 트랜지스터(T74)는 비활성화되고, 제73 박막 트랜지스터(T73)는 활성화되어, 제54 박막 트랜지스터(T54)의 누전을 방지하여, 제2노드(P(N))의 전위를 정전압 고전위(DCH)에 유지하도록 하며, 더 나가서 제42, 제32, 제76 박막 트랜지스터(T42, T32, T76)는 모두 활성화되고, 제1노드(Q(N))의 전위를 풀다운시켜 정전압 저전위(DCL)로 유지하도록 하고, 스캔구동신호(G(N))의 전위를 풀다운시켜 제1부전위(VSS)로 유지하도록 한다.
상기 제1실시예에서 상기 풀다운 유지모듈(600)의 핵심 노드4 (S(N))는 제55 박막 트랜지스터(T55)를 증설하고, 상기 제55 박막 트랜지스터(T55)는 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))의 제어를 받아 제4노드(S(N))의 전위를 제1부전위(VSS)로 풀다운시킨다. 이를 통해 제1노드(Q(N))가 완전하게 풀업되지 않은 상황에서 제4노드(S(N))의 전위에 대하여 풀다운을 완성시킬 수 있다. 신속하게 풀다운 유지모듈(600)을 비활성화하여 제52 박막 트랜지스터(T52)의 임계치 전압이 순방향(forward)으로 편향했으나 제1노드(Q(N))가 완전하게 고전위로 풀업되지 않은 상태이므로 제4노드(S(N))의 전위를 풀다운시킬 수 없어 풀다운 유지모듈(600)을 비활성화할 수 없는 것을 피할 수 있다. 더 나가서 제1노드(Q(N)) 전위를 정상적으로 풀업시킬 수 없으며, 제1노드(Q(N)) 전위가 정상적으로 풀업하지 못하므로 풀다운 유지모듈(600)은 정상적으로 비활성화할 수 없어, 최종적으로 GOA회로의 전체적인 기능 불량의 문제를 일으키게 된다.
도 3과 도 11을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 제2실시예이다. 상기 제2실시예는 제1실시예와의 차이점은 상기 풀다운 유지모듈(600)은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))를 수신하고, 소스 전극은 제5노드(K(N))에 전기적으로 연결되고, 드레인 전극은 정전압 저전위(DCL)에 전기적으로 연결되는 제56 박막 트랜지스터(T56)를 더 포함하고, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))가 고전위일 경우, 상기 제56 박막 트랜지스터(T56)는 활성화되어, 제5노드(K(N))의 전위를 정전압 저전위(DCL)로 풀다운시키고, 더 나가서 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서 제5노드(K(N))의 전위에 대하여 풀다운을 완성시킨다.
특히, 도 9를 참조하면, 본 발명의 제2실시예의 제1단계 GOA유닛회로에서, 상기 제11 박막 트랜지스터(T11)의 게이트 전극은 스캔시동신호STV를 수신하고, 상기 제55 박막 트랜지스터(T55)와 제56 박막 트랜지스터(T56)의 게이트 전극은 스캔시동신호STV를 수신하고, 상기 제21 박막 트랜지스터(T21)의 소스 전극 및 제22 박막 트랜지스터(T22)의 소스 전극은 모두 제1번째 클록신호(CK(1))에 전기적으로 연결되고, 제41 박막 트랜지스터(T41)의 게이트 전극은 제3번째 클록신호(CK(3))에 전기적으로 연결되고, 소스 전극은 스캔구동신호(G(1))를 입력 받는다. 남은 회로구조 및 작업과정은 모두 제1실시예와 동일하므로, 여기서 더 이상 중복 설명을 하지 않는다.
도 4와 도 11을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 제3실시예이다. 상기 제3실시예는 제2실시예와의 차이점은 상기 풀다운 유지모듈(600)은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))를 수신하고, 소스 전극은 제2노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제5노드(K(N))에 전기적으로 연결되는 제57 박막 트랜지스터(T57)를 더 포함하고, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호(ST(N-1))가 고전위일 경우, 상기 제56 박막 트랜지스터(T56), 제57 박막 트랜지스터(T57)는 모두 활성화되고, 제5노드(K(N))와 제2노드(P(N))의 전위를 모두 정전압 저전위(DCL)로 풀다운된다. 더 나가서 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서 제5노드(K(N))와 제2노드(P(N))의 전위에 대하여 풀다운을 완성시킨다.
특히, 도 10을 참조하면, 본 발명의 제3실시예에서, 제1단계 GOA유닛회로 내에서, 상기 제11 박막 트랜지스터(T11)의 게이트 전극은 스캔시동신호STV를 수신하고, 상기 제55 박막 트랜지스터(T55), 제56 박막 트랜지스터(T56) 및 제57 박막 트랜지스터(T57)의 게이트 전극은 스캔 시동신호STV를 수신하고, 상기 제21 박막 트랜지스터(T21)의 소스 전극 및 제22 박막 트랜지스터(T22)의 소스 전극은 모두 제1번째 클록신호(CK(1))에 전기적으로 연결되고, 제41 박막 트랜지스터(T41)의 게이트 전극은 제3번째 클록신호(CK(3))에 전기적으로 연결되고, 소스 전극은 스캔 구동신호(G(1))를 입력 받는다. 남은 회로구조 및 작업과정은 모두 제1실시예와 동일하므로 여기서 더 이상 중복 설명을 하지 않는다.
도 5, 도 8 및 도 11을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 제4실시예이다. 상기 제4실시예와 제1실시예의 차이점은 상기 제55 박막 트랜지스터(T55)의 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(G(N-1))를 수신하는 것이다, 즉, 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서, 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(G(N-1))를 이용하여 제55 박막 트랜지스터(T55)를 제어하여 제4노드(S(N))의 전위를 풀다운하는 것이다. 남은 부분은 모두 제1 실시예와 동일하므로, 여기서 중복설명을 하지 않는다.
도 6, 도 9 및 도 11을 동시 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로의 제5실시예이다. 상기 제5실시예와 제2실시예의 차이점은 상기 제55 박막 트랜지스터(T55)와 제56 박막 트랜지스터(T56)의 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(G(N-1))를 수신하고, 즉, 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서, 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호(G(N-1))를 이용하여 제55 박막 트랜지스터(T55)와 제56 박막 트랜지스터(T56)를 제어하여 제4노드(S(N))와 제5노드(K(N))의 전위를 각각 풀다운하는 것이다. 남은 부분은 모두 제2 실시예와 동일하므로, 여기서 중복설명을 하지 않는다.
도 7, 도 10 및 도 11을 동시에 참조하면, 이는 본 발명의 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 대한 제6실시예이다. 상기 제6실시예와 제3실시예의 차이점은 상기 제55 박막 트랜지스터(T55), 제56 박막 트랜지스터(T56), 제57 박막 트랜지스터(T57)의 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동신호(G(N-1))를 수신하고, 즉 제1노드(Q(N))가 완전하게 풀업되지 않는 상황에서, 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동신호(G(N-1))를 이용하여 제55 박막 트랜지스터(T55), 제56 박막 트랜지스터(T56), 및 제57 박막 트랜지스터(T57)를 제어하여 제4노드(S(N)), 제5노드(K(N)), 및 제2노드(P(N))의 전위를 각각 풀다운하는 것이다. 남은 부분은 모두 제3 실시예와 동일하므로, 여기서 중복설명을 하지 않는다.
상기 내용에 의하면, 본 발명은 산화물 반도체 박막 트랜지스터에 의한 GOA회로를 제공한다. 이는 풀다운 유지모듈 중의 제4, 제5, 제2노드에 각각 대응되는 제55, 제56, 제57 박막 트랜지스터를 증설하여, 상기 제55, 제56, 및 제57 박막 트랜지스터의 게이트 전극은 모두 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔 구동신호를 통해 제55, 제56, 및 제57 박막 트랜지스터가 제1노드가 완전하게 풀업되지 않는 상황에서, 제4, 제5, 제2노드의 전위를 풀다운시켜, 풀다운 유지모듈을 신속하게 풀다운시켜, 제1노드전위의 정상적으로 풀업시키는 것을 확보하고, 작용기간에 제1노드가 고전위에 있는 것을 확보하고, GOA회로의 정상출력을 확보한다.
본 기술분야의 기술자는 상기 내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 개변과 변형을 할 수 있으나, 이러한 개변과 변형은 전부다 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (17)

  1. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각 단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 있어서,
    N을 양의 정수로 설정하고, 제1단계 GOA유닛회로를 제외한 제N단계 GOA유닛회로에서:
    상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
    상기 풀업모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제m번째 클록신호에 전기적으로 연결되고, 드레인 전극은 스캔구동신호를 출력하는 제21 박막 트랜지스터를 포함하며;
    상기 하향 전송모듈은 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제m번째 클록신호에 전기적으로 연결되고, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
    상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 제m+2번째 클록신호에 전기적으로 연결되고, 소스 전극은 스캔구동신호를 입력받는 제41 박막 트랜지스터를 포함하며;
    상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 전기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운 유지모듈은 적어도, 게이트 전극과 소스 전극은 모두 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 제1부전위에 전기적으로 연결되는 제52 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제54 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 정전압저전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동 신호를 수신하고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제55 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 스캔구동신호에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제32 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압고전위에 전기적으로 연결되는 제75 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
    상기 정전압저전위는 제1부전위보다 낮고;
    상기 각 단계 GOA유닛회로에서의 모든 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이되;
    상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  2. 청구항 1에 있어서,
    상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제57 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  3. 청구항 1에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  4. 청구항 1에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  5. 청구항 2에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제57 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  6. 청구항 1에 있어서,
    상기 풀다운 유지모듈에서 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 제54 박막 트랜지스터, 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 이중 인버터를 구성하고, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터로 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 보조 인버터를 구성하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  7. 청구항 1에 있어서,
    상기 클록신호는 제1클록신호, 제2클록신호, 제3클록신호, 및 제4클록신호인 4개의 클록신호를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  8. 청구항 7에 있어서,
    상기 제m번째 클록신호는 제3클록신호가 될 경우, 상기 제m+2번째 클록신호는 제1클록신호가 되고, 상기 제m번째 클록신호는 제4클록신호가 될 경우, 상기 제m+2번째 클록신호는 제2클록신호가 되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  9. 청구항 1에 있어서,
    상기 각 단계 GOA유닛회로에서 모든 박막 트랜지스터는 모두 IGZO박막 트랜지스터인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  10. 캐스케이디드(cascaded) 복수의 GOA유닛회로를 포함하고, 각단계 GOA유닛회로 모두는 풀업제어모듈, 풀업모듈, 하향 전송모듈, 제1풀다운모듈, 부트 스트랩 커패시터모듈 및 풀다운유지모듈을 포함하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로에 있어서,
    N을 양의 정수로 설정하고, 제1단계 GOA유닛회로를 제외한 제N단계 GOA유닛회로에서:
    상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
    상기 풀업제어모듈은 게이트 전극이 전 단계인 제N-1단계 GOA유닛회로의 단계 전송신호를 수신하고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제11 박막 트랜지스터를 포함하며;
    상기 하향 전송 모듈은 게이트 전극은 제1노드에 전기적으로 연결, 소스 전극은 제m번째 클록신호에 전기적으로 연결, 드레인 전극은 단계 전송 신호를 출력하는 제22 박막 트랜지스터를 포함하며;
    상기 제1풀다운모듈은 게이트 전극과 소스 전극은 모두 제1노드에 전기적으로 연결되고, 드레인 전극은 제41 박막 트랜지스터의 드레인 전극에 전기적으로 연결되는 제40 박막 트랜지스터와; 게이트 전극은 제m+2번째 클록신호에 전기적으로 연결되고, 소스 전극은 스캔구동신호를 입력 받는 제41 박막 트랜지스터를 포함하며;
    상기 부트 스트랩 커패시터모듈은 일단은 제1노드에 전기적으로 연결되고, 타단은 스캔 구동신호에 기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운 유지모듈은 적어도, 게이트 전극과 소스 전극은 모두 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되는 제51 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 제1부전위에 전기적으로 연결되는 제52 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2노드에 전기적으로 연결되는 제53 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제54 박막 트랜지스터와; 게이트 전극은 제4노드에 전기적으로 연결되고, 소스 전극은 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제73 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 정전압저전위에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제74 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제4노드에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제55 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제1노드에 전기적으로 연결되고, 드레인 전극은 제3노드에 전기적으로 연결되는 제42 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 스캔구동신호에 전기적으로 연결되고, 드레인 전극은 제1부전위에 전기적으로 연결되는 제32 박막 트랜지스터와; 게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압고전위에 전기적으로 연결되는 제75 박막 트랜지스터와; 게이트 전극은 제2노드에 전기적으로 연결되고, 소스 전극은 제3노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제76 박막 트랜지스터를 포함하며;
    상기 정전압저전위는 제1부전위보다 낮다;
    상기 각 단계 GOA유닛회로에서의 모든 박막 트랜지스터는 모두 산화물 반도체 박막 트랜지스터이며;
    여기서, 상기 클록신호는 제1클록신호, 제2클록신호, 제3클록신호, 및 제4클록신호인 4개의 클록신호를 포함하며;
    여기서, 상기 제m번째 클록신호는 제3클록신호가 될 경우, 상기 제m+2번째 클록신호는 제1클록신호가 되고, 상기 제m번째 클록신호는 제4클록신호가 될 경우, 상기 제m+2번째 클록신호는 제2클록신호가 되며;
    여기서, 상기 각단계 GOA유닛회로에서 모든 박막 트랜지스터는 모두 IGZO박막 트랜지스터이되;
    상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송 신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  11. 청구항 10에 있어서,
    상기 풀다운 유지모듈은 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제5노드에 전기적으로 연결되고, 드레인 전극은 정전압저전위에 전기적으로 연결되는 제56 박막 트랜지스터와; 게이트 전극은 전 단계인 제N-1단계 GOA유닛회로의 단계전송신호 또는 전 단계인 제N-1단계 GOA유닛회로의 스캔구동신호를 수신하고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 제5노드에 전기적으로 연결되는 제57 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  12. 청구항 10에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  13. 청구항 10에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  14. 청구항 12에 있어서,
    제1단계 GOA유닛회로에서 상기 제11 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제55 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제56 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하고, 상기 제57 박막 트랜지스터의 게이트 전극은 스캔시동신호를 수신하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  15. 청구항 10에 있어서,
    상기 풀다운 유지모듈에서 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 제54 박막 트랜지스터, 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 이중 인버터를 구성하고, 상기 제51 박막 트랜지스터, 제52 박막 트랜지스터, 제53 박막 트랜지스터, 및 제54 박막 트랜지스터로 메인 인버터를 구성하고, 상기 제73 박막 트랜지스터, 및 제74 박막 트랜지스터로 보조 인버터를 구성하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터에 의한 GOA회로.
  16. 삭제
  17. 삭제
KR1020177013215A 2015-06-08 2015-06-23 산화물 반도체 박막 트랜지스터에 의한 goa회로 KR101933333B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510310266.0 2015-06-08
CN201510310266.0A CN104882108B (zh) 2015-06-08 2015-06-08 基于氧化物半导体薄膜晶体管的goa电路
PCT/CN2015/082010 WO2016197403A1 (zh) 2015-06-08 2015-06-23 基于氧化物半导体薄膜晶体管的goa电路

Publications (2)

Publication Number Publication Date
KR20170068582A KR20170068582A (ko) 2017-06-19
KR101933333B1 true KR101933333B1 (ko) 2018-12-27

Family

ID=53949580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177013215A KR101933333B1 (ko) 2015-06-08 2015-06-23 산화물 반도체 박막 트랜지스터에 의한 goa회로

Country Status (6)

Country Link
US (1) US9767751B2 (ko)
JP (1) JP6472065B2 (ko)
KR (1) KR101933333B1 (ko)
CN (1) CN104882108B (ko)
GB (1) GB2545856B (ko)
WO (1) WO2016197403A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105321491B (zh) * 2015-11-18 2017-11-17 武汉华星光电技术有限公司 栅极驱动电路和使用栅极驱动电路的液晶显示器
CN105702194B (zh) * 2016-04-26 2019-05-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及其驱动方法
CN109314133B (zh) * 2016-06-30 2022-04-29 英特尔公司 具有后道晶体管的集成电路管芯
CN106057152B (zh) * 2016-07-19 2018-11-09 深圳市华星光电技术有限公司 一种goa电路及液晶显示面板
CN106057157B (zh) * 2016-08-01 2018-10-16 深圳市华星光电技术有限公司 Goa电路及液晶显示面板
US10460671B2 (en) 2017-07-04 2019-10-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Lltd Scanning driving circuit and display apparatus
CN107221280B (zh) * 2017-07-04 2018-01-30 深圳市华星光电半导体显示技术有限公司 扫描驱动电路及显示装置
CN107154245B (zh) * 2017-07-17 2019-06-25 深圳市华星光电技术有限公司 一种栅极驱动电路及其驱动方法
US10217429B1 (en) * 2017-10-25 2019-02-26 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
CN108010496B (zh) * 2017-11-22 2020-04-14 武汉华星光电技术有限公司 一种goa电路
CN108257568B (zh) * 2018-02-01 2020-06-12 京东方科技集团股份有限公司 移位寄存器、栅极集成驱动电路、显示面板及显示装置
TWI690931B (zh) 2019-03-08 2020-04-11 友達光電股份有限公司 閘極驅動電路以及移位暫存器的控制方法
CN110570799B (zh) * 2019-08-13 2022-10-04 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN111081196B (zh) * 2019-12-24 2021-06-01 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN112037728B (zh) * 2020-09-22 2022-03-15 成都中电熊猫显示科技有限公司 栅极驱动单元、栅极扫描驱动电路和液晶显示装置
CN112992094B (zh) * 2021-02-23 2022-09-09 福建华佳彩有限公司 一种gip电路驱动方法及显示装置
CN113257202B (zh) * 2021-04-30 2022-04-19 北海惠科光电技术有限公司 一种显示面板的栅极驱动电路、驱动方法和显示装置
CN113674656B (zh) * 2021-08-13 2022-07-12 Tcl华星光电技术有限公司 Goa电路及其电学老化测试方法
CN113380178B (zh) * 2021-08-16 2022-01-04 惠科股份有限公司 显示面板的驱动电路和驱动装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409055A (zh) * 2014-11-07 2015-03-11 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104464671A (zh) * 2014-12-12 2015-03-25 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104517575A (zh) * 2014-12-15 2015-04-15 深圳市华星光电技术有限公司 移位寄存器及级传栅极驱动电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708006B2 (ja) * 1995-03-31 1998-02-04 日本電気株式会社 薄膜集積回路
US7286627B2 (en) * 2005-07-22 2007-10-23 Wintek Corporation Shift register circuit with high stability
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI391899B (zh) * 2008-03-21 2013-04-01 Au Optronics Corp 移位暫存器
CN101369460B (zh) * 2008-10-15 2012-08-22 友达光电股份有限公司 移位缓存器
KR101341909B1 (ko) * 2009-02-25 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
WO2011036987A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI421827B (zh) * 2010-03-19 2014-01-01 Au Optronics Corp 移位暫存器
CN102467891B (zh) * 2010-10-29 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置及液晶显示器
CN102651187B (zh) * 2011-05-16 2014-09-24 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
CN103680386B (zh) * 2013-12-18 2016-03-09 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
CN103745700B (zh) * 2013-12-27 2015-10-07 深圳市华星光电技术有限公司 自修复型栅极驱动电路
CN103928007B (zh) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104008739B (zh) * 2014-05-20 2017-04-12 深圳市华星光电技术有限公司 一种扫描驱动电路和一种液晶显示装置
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104392700B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104537987B (zh) * 2014-11-25 2017-02-22 深圳市华星光电技术有限公司 充电扫描与电荷共享扫描双输出goa电路
US9858880B2 (en) * 2015-06-01 2018-01-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. GOA circuit based on oxide semiconductor thin film transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409055A (zh) * 2014-11-07 2015-03-11 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104464671A (zh) * 2014-12-12 2015-03-25 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104517575A (zh) * 2014-12-15 2015-04-15 深圳市华星光电技术有限公司 移位寄存器及级传栅极驱动电路

Also Published As

Publication number Publication date
CN104882108B (zh) 2017-03-29
US9767751B2 (en) 2017-09-19
JP2018508032A (ja) 2018-03-22
GB2545856B (en) 2021-03-24
GB201706061D0 (en) 2017-05-31
US20170213512A1 (en) 2017-07-27
WO2016197403A1 (zh) 2016-12-15
KR20170068582A (ko) 2017-06-19
JP6472065B2 (ja) 2019-02-20
CN104882108A (zh) 2015-09-02
GB2545856A (en) 2017-06-28

Similar Documents

Publication Publication Date Title
KR101933333B1 (ko) 산화물 반도체 박막 트랜지스터에 의한 goa회로
KR101933332B1 (ko) 산화물 반도체 박막 트랜지스터에 의한 goa회로
US20200020291A1 (en) Shift Register Circuit, Method for Driving the Same, Gate Drive Circuit, and Display Panel
US10235958B2 (en) Gate driving circuits and liquid crystal devices
KR101943235B1 (ko) 산화물 반도체 박막 트랜지스터용 스캔 구동회로
KR101944640B1 (ko) Igzo 프로세스 기반인 게이트 전극 구동회로
US9858880B2 (en) GOA circuit based on oxide semiconductor thin film transistor
KR101943236B1 (ko) 산화물 반도체 박막 트랜지스터용 스캔 구동회로
WO2020019426A1 (zh) 包括goa电路的液晶面板及其驱动方法
TWI529682B (zh) A scanning signal line driving circuit, a display device including the same, and a driving method of a scanning signal line
US8605028B2 (en) Scanning signal line drive circuit, shift register and display device
WO2016037381A1 (zh) 基于igzo制程的栅极驱动电路
KR101943237B1 (ko) 산화물 반도체 박막 트랜지스터용 스캔 구동회로
EP2549465A1 (en) Scan signal line drive circuit and display device provided therewith
WO2020019433A1 (zh) 包括goa电路的液晶面板及其驱动方法
TWI410937B (zh) 半導體積體電路
US9570028B2 (en) PMOS gate driving circuit
WO2019090875A1 (zh) Goa电路
KR101549248B1 (ko) 쉬프트 레지스터와 이를 이용한 평판 표시장치
CN109119036B (zh) 液晶面板
US20230215395A1 (en) Shift register, scanning signal line driving circuit including same, and display device including same
JP2023096258A (ja) シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
CN117995086A (zh) 一种goa电路和显示面板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant