KR101549248B1

KR101549248B1 - 쉬프트 레지스터와 이를 이용한 평판 표시장치

Info

Publication number: KR101549248B1
Application number: KR1020080069203A
Authority: KR
Inventors: 문수환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-07-16
Filing date: 2008-07-16
Publication date: 2015-09-14
Also published as: KR20100008635A

Abstract

본 발명은 쉬프트 레지스터에 관한 것으로, 제1 그룹의 출력단자 전압을 높이는 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드를 포함하고, A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되는 제1 그룹의 스테이지들; 및 제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB2 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB1 노드에 직접 공급되는 제2 그룹의 스테이지들을 구비한다. 상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮다.

Description

쉬프트 레지스터와 이를 이용한 평판 표시장치{Shift Register and Flat Panel Display using the same}

본 발명은 쉬프트 레지스터와 이를 이용한 평판 표시장치에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치는 액정 표시장치(Liquid Crystal Display, 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 유기발광다이오드 표시소자(Organic Light Emitting Diode Display Device, 이하 "OLED"라 함) 등이 있다.

이러한 평판 표시장치의 스캔 구동회로는 스캔라인들에 스캔펄스를 순차적으로 공급하기 위하여 쉬프트 레지스터를 포함하고 있다. 쉬프트 레지스터는 각각 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 포함하고, 스테이지들은 종속적(cascade)로 접속되어 출력을 순차적으 로 발생한다. 최근에는 액티브 매트릭스 LCD(active matrix LCD) 및 액티브 매트릭스 OLED룰 중심으로, 스캔 구동회로의 쉬프트 레지스터를 표시패널의 유리기판에 내장하는 기술이 적용되고 있다. 이러한 쉬프트 레지스터 내장 기술은 LTPS(Low-temperature polycrystalline silicon) 공정으로 다결정 실리콘 TFT(poly Si TFT)를 형성하였으나, 최근에는 공정비용을 낮추기 위하여 비정질 실리콘 TFT(a-Si TFT)를 화소 어레이의 TFT들과 함께 형성하고 있다.

a-Si TFT를 표시패널의 유리기판에 직접 형성하여 쉬프트 레지스터를 표시패널에 내장하는 경우에, a-Si TFT의 문턴전압 쉬프트(Vth Shift)에 의해 신뢰성이 떨어진다. 이는 a-Si TFT는 그 반도체층 구조가 poly Si TFT의 반도체층 구조에 비하여 결함이 많기 때문에 게이트-바이어스 스트레스(gate-bias stress)에 더 쉽게 문턱전압이 쉬프트되기 때문이다.

이와 같은 a-Si TFT의 신뢰성 문제를 해결하기 위하여, 쉬프트 레지스터에 2 개의 QB 노드 즉, 풀다운 제어노드와, QB 노드 각각을 교번되게 동작시키기 위하여 2 개의 QB 제어회로를 형성하는 방법이 제안되고 있다. 그런데 이 방법은 쉬프트 레지스터의 TFT 수를 대폭 증가시킬 뿐 아니라 표시패널의 베젤 영역(Bezel region) 확대를 초래하여 액정의 적하공정을 어렵게 하고 베젤 영역의 확대만큼 화소 어레이 면적을 축소시키는 문제가 있다.

따라서, 본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 신뢰성을 높이고 필요한 TFT 수를 줄여 네로우 베젤을 구현할 수 있는 쉬프트 레지스터와 이를 이용한 평판 표시장치를 제공하는데 있다.

본 발명의 실시예에 따른 쉬프트 레지스터는 종속적으로 접속되고 고전위 전원전압, 저전위 전원전압, 및 게이트 쉬프트 클럭이 입력되는 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서, 제1 그룹의 출력단자 전압을 높이는 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드를 포함하고, A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되는 제1 그룹의 스테이지들; 및 제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB2 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB1 노드에 직접 공급되는 제2 그룹의 스테이지들을 구비한다.
상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮다.

삭제

본 발명의 다른 실시예에 따른 쉬프트 레지스터는 제1 그룹의 출력단자 전압을 높이기 위한 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드, 및 A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되며 제1 게이트 쉬프트 클럭에 따라 제n(n은 양의 정수) 출력단자를 통해 제n 출력전압을 발생한 후에 제2 게이트 쉬프트 클럭에 따라 제n+1 출력단자를 통해 제n+1 출력전압을 발생하는 제1 그룹의 스테이지들; 및 제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB1 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB2 노드에 직접 공급되며, 상기 제1 게이트 쉬프트 클럭에 따라 제i(i는 상기 n 보다 큰 양의 정수) 출력단자를 통해 제i 출력전압을 발생한 후에 상기 제2 게이트 쉬프트 클럭에 따라 제i+1 출력단자를 통해 제i+1 출력전압을 발생하는 제2 그룹의 스테이지들을 구비한다.

본 발명의 실시예에 따른 평판 표시장치는 데이터라인들과 게이트라인들이 교차되는 화소 어레이와, 상기 화소 어레이 영역의 밖에 게이트펄스를 순차적으로 발생하는 쉬프트 레지스터가 형성되는 표시패널을 구비한다.

상기 쉬프트 레지스터의 스테이지들은 전술한 제1 및 제2 그룹의 스테이지들을 구비한다.

삭제

본 발명의 실시예에 따른 쉬프트 레지스터는 교번 구동이 가능하도록 QB1 노 드와 QB2 노드를 형성하고 그 QB 노드들을 제어하기 위한 A 클럭과 B 클럭의 1 주기를 1 프레임기간으로 하고 스테이지를 2 개의 그룹으로 나누고 각 그룹에서 하나의 QB 노드에만 QB 노드 제어회로를 형성한다. 그 결과, 본 발명의 실시예에 따른 쉬프트 레지스터는 교번 구동으로 신뢰성을 높이고 필요한 TFT 수를 줄일 수 있다. 본 발명의 실시예에 따른 평판 표시장치는 상기 쉬프트 레지스터를 이용하여 스캔 구동회로의 신뢰성을 높일 뿐 아니라 네로우 베젤을 구현할 수 있다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 1 내지 도 22를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 1 내지 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터와 그 동작 파형을 보여 준다.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST1 내지 ST480)을 구비한다. 스테이지의 개수는 표시패널의 해상도에 따라 즉, 게이트라인(또는 스캔라인)의 개수에 따라 달라질 수 있으나, 이하에서 480개로 가정하여 설명하기로 한다.

스테이지들(ST1 내지 ST480)은 제1 그룹의 스테이지들(ST1 내지 ST240)과, 제2 그룹의 스테이지들(ST241 내지 ST480)로 나뉘어진다.

제1 그룹의 스테이지들(ST1 내지 ST240)은 도 2와 같은 회로 구성을 가진다. 제1 그룹의 스테이지들(ST1 내지 ST240) 각각은 제1 내지 제9 TFT(T11 내지 T19)를 포함한다.

제1 TFT(T11)는 게이트 스타트 펄스(Gate Start Pulse, GSP) 또는 앞단 스테이지의 출력[OUTn(n은 양의 정수)-1]에 응답하여 Q 노드를 제어한다. 제1 스테이지(ST1)의 제1 TFT(T11)는 GSP 단자를 통해 자신의 게이트단자에 입력되는 게이트 스타트 펄스(GSP)에 응답하여 Q 노드의 전압을 대략 고전위 전원전압(VDD)까지 높인다. 제2 내지 제240 스테이지(ST2 내지 ST240)의 제1 TFT(T11)는 GSP 단자를 통해 자신의 게이트단자에 입력되는 앞단 스테이지의 출력(OUTn-1)에 응답하여 대략 고전위 전원전압(VDD)까지 높인다. 이를 위하여, 제1 TFT(T11)의 드레인단자에는 고전위 전원전압원(VDD)에 접속되고, 제1 TFT(T11)의 소스단자는 Q 노드에 접속된다.

제2 TFT(T12)는 다음단 스테이지의 출력(OUTn+1)에 응답하여 Q 노드를 제어한다. 제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제2 TFT(T12)는 FB 단자를 통해 자신의 게이트단자에 입력되는 다음 단 스테이지의 출력(OUTn+1)에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제2 TFT(T12)의 드레인단자는 Q 노드에 접속되고, 제2 TFT(T12)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제3 및 제4 TFT(T13, T14)는 Q 노드 전압의 반전 전압으로 QB1 노드를 충전시키기 위한 인버터로 동작하 는 QB1 노드 제어회로이다. 이 QB1 노드 제어회로는 Q 노드 전압에 응답하여 A 클럭(ACLK)의 전압을 QB1 노드에 선택적으로 공급하여 QB1 노드를 제어한다. A 클럭(ACLK)은 도 4와 같이 교류로 발생된다. QB1 노드는 Q 노드의 전압이 제4 TFT(T14)의 문턱전압 미만으로 낮아지고 A 클럭(ACLK)이 하이논리전압을 유지하는 기간에만 상승하여 풀다운 트랜지스터인 제7 TFT(T17)의 게이트단자에 문턴전압 이상의 전압을 공급한다. 이를 위하여, 제3 TFT(T13)의 게이트단자는 고전위 전원전압원(VDD)에 접속되고, 제3 TFT(T13)의 드레인단자는 A 클럭(ACLK)이 입력되는 CLK 단자에 접속된다. 제3 TFT(T13)의 소스단자는 QB1 노드에 접속된다. 제4 TFT(T14)의 게이트단자는 Q 노드에 접속되고, 제4 TFT(T14)의 드레인단자는 QB1 노드에 접속된다. 제4 TFT(T14)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

A 클럭(ACLK)과 B 클럭(BCLK)은 도 4와 같이 서로의 위상이 반전되는 클럭신호로써 QB1 노드와 QB2 노드를 교대로 구동한다. 그 결과, 두 개의 풀다운 트랜지스터인 제7 및 제8 TFT(T17, T18)의 게이트단자에 문턴전압 이상의 전압이 교대로 공급되어 그 TFT들의 게이트 바이어스 스트레스가 보상된다.

제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제5 TFT(T15)는 QB1 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제5 TFT(T15)의 게이트단자는 QB1 노드에 접속되고 제5 TFT(T15)의 드레인단자는 Q 노드에 접속된다. 제5 TFT(T15)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제6 TFT(T16)는 풀업 트 랜지스터로써 Q 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제6 TFT(T16)의 게이트단자는 Q 노드에 접속되고 제6 TFT(T16)의 소스단자는 출력단자(OUTn)에 접속된다. 제6 TFT(T16)의 드레인단자에는 게이트 쉬프트 클럭(Gate Shift Clock, GSC)이 공급된다. 게이트 쉬프트 클럭(GSC)은 순차적으로 지연되는 제1 내지 제4 클럭(CLK1 내지 CLK4) 중 어느 하나이다. 제1 내지 제240 스테이지(ST1 내지 ST240) 내에서, 제4k(k는 양의 정수)+1 스테이지(ST1, ST5, ST9...ST237)의 클럭단자(CLK)에는 제1 클럭(CLK1)이 공급되고, 제4k+2 스테이지(ST2, ST6, ST10...ST238)의 클럭단자(CLK)에는 제2 클럭(CLK2)이 공급된다. 그리고 제4k+3 스테이지(ST3, ST7, ST11...ST239)의 클럭단자(CLK)에는 제3 클럭(CLK3)이 공급되고, 제4k+4 스테이지(ST4, ST8, ST12...ST240)의 클럭단자(CLK)에는 제4 클럭(CLK4)이 공급된다.

제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제7 및 제8 TFT(T17, T18)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터이다. 제7 TFT(T17)는 QB1 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제7 TFT(T17)의 게이트단자는 QB1 노드에 접속되고, 제7 TFT(T17)의 드레인단자는 출력단자(OUTn)에 접속된다. 제7 TFT(T17)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 제8 TFT(T18)는 QB2 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제8 TFT(T18)의 게이트단자는 QB2 노드에 접속되고, 제8 TFT(T18)의 드레인단자는 출력단자(OUTn)에 접속된다. 제8 TFT(T18)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제1 내지 제240 스테이지(ST1 내지 ST240) 각각에서 제9 TFT(T19)는 B 클럭(BCLK)이 직접 입력되는 QB2 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제9 TFT(T19)의 게이트단자는 QB2 노드에 접속되고 제9 TFT(T19)의 드레인단자는 Q 노드에 접속된다. 제9 TFT(T19)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제1 그룹의 스테이지들(ST1 내지 ST240)에서 QB1 노드 전압이 A 클럭(ACLK)의 하이논리전압에 의해 제7 TFT(T17)의 문턴전압이상으로 충전된 상태를 유지하는 동안, QB2 노드 전압은 B 클럭(BCLK)의 로우논리전압에 의해 제8 TFT(T18)의 문턴전압 미만의 전압을 유지하여 제8 TFT(T18)의 게이트 바이어스 스트레스를 보상한다. 제1 그룹의 스테이지들(ST1 내지 ST240)에서, A 클럭(ACLK)이 로우논리전압으로 변하면 QB1 노드 전압이 제7 TFT(T17)의 문턴전압 미만의 전압으로 변하여 제7 TFT(T17)의 게이트 바이어스 스트레스를 보상하고, QB2 노드 전압은 B 클럭(BCLK)의 하이논리전압에 의해 제8 TFT(T18)의 문턴전압 이상으로 상승한다.

제2 그룹의 스테이지들(ST241 내지 ST480)은 제1 그룹의 스테이지들(ST1 내지 ST240)와 비교할 때 QB1 노드와 QB2 노드를 제어하는 회로 구성이 제1 그룹의 스테이지들(ST1 내지 ST240)과 다르다.

제2 그룹의 스테이지들(ST241 내지 ST480)은 도 3과 같은 회로 구성을 가진다. 제2 그룹의 스테이지들(ST241 내지 ST480) 각각은 제1 내지 제9 TFT(T21 내지 T29)를 포함한다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제1 TFT(T21)는 앞단 스테이지의 출력(OUTn-1)에 응답하여 Q 노드의 전압을 대략 고전위 전원전압(VDD)까지 높인다. 이를 위하여, 제1 TFT(T21)의 게이트단자는 앞단 스테이지의 출력단자(OUTn-1)에 접속되고 제1 TFT(T21)의 드레인단자에는 고전위 전원전압원(VDD)에 접속된다. 제1 TFT(T21)의 소스단자는 Q 노드에 접속된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제2 TFT(T22)는 다음단 스테이지의 출력(OUTn+1)에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제2 TFT(T22)의 게이트단자는 다음단 스테이지의 출력단자(OUTn+1)에 접속되고 제2 TFT(T22)의 드레인단자는 Q 노드에 접속된다. 제2 TFT(T22)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제3 TFT(T23)는 A 클럭(ACLK)이 직접 입력되는 QB1 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제3 TFT(T23)의 게이트단자는 QB1 노드에 접속되고 제3 TFT(T23)의 드레인단자는 Q 노드에 접속된다. 제3 TFT(T23)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제4 TFT(T24)는 풀업 트랜지스터로써 Q 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제4 TFT(T24)의 게이트단자는 Q 노드에 접속되고 제4 TFT(T24)의 소스단자는 출력단자(OUTn)에 접속된다. 제4 TFT(T24)의 드레인단자에는 게이트 쉬프트 클럭(GSC)이 공급된다. 게이트 쉬 프트 클럭(GSC)은 순차적으로 지연되는 제1 내지 제4 클럭(CLK1 내지 CLK4) 중 어느 하나이다. 제2 그룹의 스테이지들(ST241 내지 ST480) 내에서, 제4k+1 스테이지(ST241, ST245, ST249...ST477)의 클럭단자(CLK)에는 제1 클럭(CLK1)이 공급되고, 제4k+2 스테이지(ST242, ST246, ST250...ST478)의 클럭단자(CLK)에는 제2 클럭(CLK2)이 공급된다. 그리고 제4k+3 스테이지(ST243, ST247, ST251...ST479)의 클럭단자(CLK)에는 제3 클럭(CLK3)이 공급되고, 제4k+4 스테이지(ST244, ST248, ST252...ST480)의 클럭단자(CLK)에는 제4 클럭(CLK4)이 공급된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제5 및 제6 TFT(T25, T26)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터이다. 제5 TFT(T25)는 QB1 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제5 TFT(T25)의 게이트단자는 QB1 노드에 접속되고, 제5 TFT(T25)의 드레인단자는 출력단자(OUTn)에 접속된다. 제5 TFT(T25)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 제6 TFT(T26)는 QB2 노드의 전압에 응답하여 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제6 TFT(T26)의 게이트단자는 QB2 노드에 접속되고, 제6 TFT(T26)의 드레인단자는 출력단자(OUTn)에 접속된다. 제6 TFT(T26)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제7 TFT(T27)는 QB2 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제7 TFT(T27)의 게이트단자는 QB2 노드에 접속되고 제7 TFT(T27)의 드레인단자는 Q 노드에 접속된다. 제7 TFT(T27)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제2 그룹의 스테이지들(ST241 내지 ST480) 각각에서 제8 및 제9 TFT(T28, T29)는 Q 노드 전압의 반전 전압으로 QB2 노드를 충전시키기 위한 인버터로 동작하는 QB2 노드 제어회로이다. 이 QB2 노드 제어회로는 Q 노드 전압에 응답하여 B 클럭(BCLK)의 전압을 QB2 노드에 선택적으로 공급하여 QB2 노드를 제어한다. B 클럭(BCLK)은 도 4와 같이 교류로 발생된다. QB2 노드는 Q 노드의 전압이 제9 TFT(T29)의 문턱전압 미만으로 낮아지고 B 클럭(BCLK)이 하이논리전압을 유지하는 기간에만 상승하여 풀다운 트랜지스터인 제6 TFT(T26)의 게이트단자에 문턴전압 이상의 전압을 공급한다. 이를 위하여, 제8 TFT(T28)의 게이트단자는 고전위 전원전압원(VDD)에 접속되고, 제8 TFT(T28)의 드레인단자는 B 클럭(BCLK)이 입력되는 BCLK 단자에 접속된다. 제8 TFT(T28)의 소스단자는 QB2 노드에 접속된다. 제9 TFT(T29)의 게이트단자는 Q 노드에 접속되고, 제9 TFT(T29)의 드레인단자는 QB2 노드에 접속된다. 제9 TFT(T29)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

본 발명의 제1 실시예에 따른 쉬프트 레지스터는 신뢰성 향상을 위해 QB1 노드와 QB2 노드의 제어를 위한 A 클럭(ACLK)과 B 클럭(BCLK)의 1 주기(Cycle)를 1 프레임기간으로 제어하고 그 펄스폭(pulse width)을 도 12 내지 도 14와 같이 제어한다. 그리고 본 발명의 제1 실시예에 따른 쉬프트 레지스터는 전체 스테이지들을 출력이 나오는 순서를 기준으로 하여 2 개 그룹으로 나누고 제1 그룹의 클럭단자에 A 클럭(ACLK)을 연결하고 제2 구룹의 클럭단자에 B 클럭(BCLK)을 연결한다. 그 결 과, 본 발명의 제1 실시예에 따른 쉬프트 레지스터는 도 2 및 도 3과 같이 QB 노드 제어회로를 QB1 노드와 QB2 노드 중 어느 하나에만 연결하고 다른 쪽의 QB 노드 제어회로를 제거함으로써 TFT의 개수를 기존 13 개에서 9 개로 줄일 수 있다.

도 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 제1 그룹에 속한 제1 스테이지(ST1)와 제2 그룹에 속한 제477 스테이지(ST477)의 동작을 보여 주는 파형도이다.

도 2 및 도 4를 참조하면, 제1 스테이지(ST1)에 게이트 스타트 펄스(GSP)가 입력되면 제1 TFT(T11)은 턴-온되어 고전위 전원전압(VDD)까지 Q 노드를 충전시킨다. 이와 동시에 A 클럭(ACLK)에 의해 QB1 노드에 전압이 공급되지만 제4 TFT(T14)는 Q 노드의 전압의 상승에 따라 턴-온되어 QB1 노드의 전압을 저전위 전원전압(VSS)까지 방전시킨다. 이 때, QB1 노드가 저전위 전압으로 낮아지기 때문에 제5 및 제7 TFT(T15, T17)는 턴-오프되고 B 클럭(BCLK)이 로우논리전압을 유지하므로 제8 및 제9 TFT(T18, 19) 역시 턴-오프된다. 제6 TFT(T16)는 Q 노드의 전압 상승에 따라 자신의 게이트전압이 상승하고 제1 클럭(CLK1)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑(bootstrapping)으로 턴-온되어 출력단자(OUT1)의 전압을 상승시킨다.

제2 클럭(CLK2)이 발생되면 제2 스테이지의 출력(OUT2)이 발생하고 그 출력에 의해 제2 TFT(T12)는 턴-온되어 Q 노드 전압을 저전위 전원전압(VSS)까지 낮춘다. 그 결과, 제6 TFT(T16)는 턴-오프된다. 이와 동시에, 제4 TFT(T14)는 턴-오프되어 QB1 노드의 전압을 상승시켜 제5 및 제7 TFT(T15, T17)를 턴-온시켜 Q 노드 의 전압과 출력단자(OUT1)의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이 때, 제8 및 제9 TFT(T18, T19)는 B 클럭(BCLK)이 로우논리전압을 유지하므로 턴-오프 상태를 유지한다.

도 3 및 도 4를 참조하면, 제477 스테이지(ST477)에 제476 스테이지의 출력(OUT476)이 입력되면 제1 TFT(T21)는 턴-온되어 고전위 전원전압(VDD)까지 Q 노드를 충전시킨다. 이와 동시에 B 클럭(BCLK)에 의해 QB2 노드에 전압이 공급되지만 제9 TFT(T29)는 Q 노드의 전압의 상승에 따라 턴-온되어 QB2 노드의 전압을 저전위 전원전압(VSS)까지 방전시킨다. 이 때, QB2 노드가 저전위 전압으로 낮아지기 때문에 제6 및 제7 TFT(T26, T27)는 턴-오프되고 A 클럭(ACLK)이 로우논리전압을 유지하므로 제3 및 제5 TFT(T23, T25) 역시 턴-오프된다. 제4 TFT(T24)는 Q 노드의 전압 상승에 따라 자신의 게이트전압이 상승하고 제1 클럭(CLK1)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑으로 턴-온되어 출력단자(OUT477)의 전압을 상승시킨다.

제2 클럭(CLK2)이 발생되면 제478 스테이지의 출력(OUT478)이 발생하고 그 출력에 의해 제2 TFT(T22)는 턴-온되어 Q 노드 전압을 저전위 전원전압(VSS)까지 낮춘다. 그 결과, 제4 TFT(T24)는 턴-오프된다. 이와 동시에, 제9 TFT(T29)는 턴-오프되어 QB2 노드의 전압을 상승시켜 제6 및 제7 TFT(T26, T27)를 턴-온시켜 Q 노드의 전압과 출력단자(OUT477)의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이 때, 제3 및 제5 TFT(T23, T25)는 A 클럭(ACLK)이 로우논리전압을 유지하므로 턴-오프 상태를 유지한다.

도 5 내지 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터와 그 동작을 설명하기 위한 도면들이다.

도 5 내지 도 7을 참조하면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들을 구비한다. 스테이지의 개수는 표시패널의 해상도에 따라 즉, 게이트라인(또는 스캔라인)의 개수에 따라 달라질 수 있다. 이 실시예에서 각 스테이지 각각은 2 개의 출력을 순차적으로 발생한다. 따라서, 이 실시예에서 필요한 스테이지 개수는 전술한 제1 실시예에 비하여 1/2로 줄어든다.

스테이지들은 출력순서를 기준으로 제1 그룹과 제2 그룹으로 나뉘어진다. 스테이지의 개수를 240 개로 가정할 때 제1 내지 제120 스테이지들은 제1 그룹에 속하고, 제121 내지 제240 스테이지들은 제2 그룹에 속한다.

제1 그룹의 스테이지들은 도 6과 같은 회로 구성을 가진다. 제1 그룹의 스테이지들 각각은 제1 내지 제12 TFT(T31 내지 T42)를 포함한다.

도 6을 참조하면, 제1 TFT(T31)는 게이트 스타트 펄스(GSP) 또는 앞단 스테이지의 두 번째 출력 즉, 제n-1 출력(OUTn-1)에 응답하여 Q 노드를 제어한다. 이 제1 TFT(T31)는 게이트 스타트 펄스(GSP)이나 앞단 스테이지의 제n-1 출력(OUTn-1)에 응답하여 Q 노드의 전압을 대략 고전위 전원전압(VDD)까지 높인다. 이를 위하여, 제1 TFT(T31)의 게이트단자에는 게이트 스타트 펄스(GSP) 또는 앞단 스테이지의 두 번째 출력이 공급된다. 그리고 제1 TFT(T31)의 드레인단자에는 고전위 전원전압원(VDD)에 접속되고, 제1 TFT(T31)의 소스단자는 Q 노드에 접속된다.

제2 TFT(T32)는 다음단 스테이지의 첫 번째 출력인 제n+2 출력(OUTn+2)에 응답하여 Q 노드를 제어한다. 제2 TFT(T32)는 FB 단자를 통해 자신의 게이트단자에 입력되는 다음 단 스테이지의 제n+2 출력(OUTn+2)에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제2 TFT(T32)의 드레인단자는 Q 노드에 접속되고, 제2 TFT(T32)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제3 및 제4 TFT(T33, T34)는 Q 노드 전압의 반전 전압으로 QB1 노드를 충전시키기 위한 인버터로 동작하는 QB1 노드 제어회로이다. 이 QB1 노드 제어회로는 Q 노드 전압에 응답하여 A 클럭(ACLK)의 전압을 QB1 노드에 선택적으로 공급하여 QB1 노드를 제어한다. A 클럭(ACLK)은 도 8과 같이 교류로 발생된다. QB1 노드는 Q 노드의 전압이 제4 TFT(T34)의 문턱전압 미만으로 낮아지고 A 클럭(ACLK)이 하이논리전압을 유지하는 기간에만 상승하여 풀다운 트랜지스터인 제7 TFT(T37)의 게이트단자에 문턴전압 이상의 전압을 공급한다. 이를 위하여, 제3 TFT(T33)의 게이트단자는 고전위 전원전압원(VDD)에 접속되고, 제3 TFT(T33)의 드레인단자에는 A 클럭(ACLK)이 입력된다. 제3 TFT(T33)의 소스단자는 QB1 노드에 접속된다. 제4 TFT(T34)의 게이트단자는 Q 노드에 접속되고, 제4 TFT(T34)의 드레인단자는 QB1 노드에 접속된다. 제4 TFT(T34)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

A 클럭(ACLK)과 B 클럭(BCLK)은 도 8과 같이 서로의 위상이 반전되는 클럭신호로써 QB1 노드와 QB2 노드를 교대로 구동한다.

제5 TFT(T35)는 QB1 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제5 TFT(T35)의 게이트단자는 QB1 노드에 접속되고 제5 TFT(T35)의 드레인단자는 Q 노드에 접속된다. 제5 TFT(T35)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제6 TFT(T36)는 풀업 트랜지스터로써 Q 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제6 TFT(T36)의 게이트단자는 Q 노드에 접속되고 제6 TFT(T36)의 소스단자는 제n 출력단자(OUTn)에 접속된다. 제6 TFT(T36)의 드레인단자에는 제1 게이트 쉬프트 클럭(GSC1)이 공급된다. 제1 게이트 쉬프트 클럭(GSC1)은 순차적으로 지연되는 제1 및 제3 클럭(CLK1, CLK3) 중 어느 하나이다. 후술되는 제10 TFT(T40)의 드레인단자에 공급되는 제2 게이트 쉬프트 클럭(GSC2)은 제1 게이트 쉬프트 클럭(GSC1) 직후에 발생되는 클럭이다. 예컨대, 제1 게이트 쉬프트 클럭(GSC1)이 제1 클럭(CLK1)이면 제2 게이트 쉬프트 클럭(GSC2)은 제2 클럭(CLK2)이다. 그리고 제1 게이트 쉬프트 클럭(GSC1)이 제3 클럭(CLK3)이면 제2 게이트 쉬프트 클럭(GSC2)은 제4 클럭(CLK4)이다.

제7 및 제8 TFT(T37, T38)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터들이다. 제7 TFT(T37)는 QB1 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제7 TFT(T37)의 게이트단자는 QB1 노드에 접속되고, 제7 TFT(T37)의 드레인단자는 제n 출력단자(OUTn)에 접속된다. 제7 TFT(T37)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 제8 TFT(T38)는 QB2 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제8 TFT(T38)의 게이트단자는 B 클럭(BCLK)이 직접 입력되는 QB2 노드에 접속되고, 제8 TFT(T38)의 드레인단자는 제n 출력단자(OUTn)에 접속된다. 제8 TFT(T38)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제9 TFT(T39)는 B 클럭(BCLK)이 직접 입력되는 QB2 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제9 TFT(T39)의 게이트단자는 QB2 노드에 접속되고 제9 TFT(T39)의 드레인단자는 Q 노드에 접속된다. 제9 TFT(T39)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제10 TFT(T40)는 풀업 트랜지스터로써 Q 노드의 전압에 응답하여 제n+1 출력단자(OUTn+1)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제10 TFT(T40)의 게이트단자는 Q 노드에 접속되고 제10 TFT(T40)의 소스단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제10 TFT(T40)의 드레인단자에는 제2 게이트 쉬프트 클럭(GSC2)이 공급된다. 제2 게이트 쉬프트 클럭(GSC2)은 전술한 바와 같이 제2 및 제4 클럭(CLK2, CLK4) 중 어느 하나이다.

제11 및 제12 TFT(T41, T42)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터들이다. 제11 TFT(T41)는 B 클럭(BCLK)이 직접 입력되는 QB2 노드의 전압에 응답하여 제n+1 출력단자(OUTn+1)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제11 TFT(T41)의 게이트단자는 QB2 노드에 접속되고, 제11 TFT(T41)의 드레인단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제11 TFT(T41)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 따라서, 제11 TFT(T41)와 제8 TFT(T38)는 QB2 노드를 공유한다. 제12 TFT(T42)는 인버터로 동작하는 QB1 노드 제어회로의 제어 하에 제n+1 출력단자(OUTn+1)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제12 TFT(T42)의 게이트단자는 QB1 노드에 접속되고, 제12 TFT(T42)의 드레인단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제12 TFT(T42)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 따라서, 제12 TFT(T42)와 제7 TFT(T37)는 QB1 노드를 공유한다.

제2 그룹의 스테이지들은 도 7과 같은 회로 구성을 가진다. 제2 그룹의 스테이지들 각각은 제1 내지 제12 TFT(T51 내지 T62)를 포함한다.

도 7을 참조하면, 제1 TFT(T51)는 앞단 스테이지의 두 번째 출력 즉, 제n-1 출력(OUTn-1)에 응답하여 Q 노드를 제어한다. 이 제1 TFT(T51)는 GSP 단자를 통해 자신의 게이트단자나 앞단 스테이지의 출력(OUTn-1)에 응답하여 Q 노드의 전압을 대략 고전위 전원전압(VDD)까지 높인다. 이를 위하여, 제1 TFT(T51)의 게이트단자는 앞단 스테이지의 제n-1 출력단자(OUTn-1)에 접속된다. 그리고 제1 TFT(T51)의 드레인단자에는 고전위 전원전압원(VDD)에 접속되고, 제1 TFT(T51)의 소스단자는 Q 노드에 접속된다.

제2 TFT(T52)는 다음단 스테이지의 첫 번째 출력인 제n+2 출력(OUTn+2)에 응답하여 Q 노드를 제어한다. 제2 TFT(T52)는 FB 단자를 통해 자신의 게이트단자에 입력되는 다음 단 스테이지의 제n+2 출력(OUTn+2)에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제2 TFT(T52)의 드레인단자는 Q 노드에 접속되고, 제2 TFT(T52)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제3 및 제4 TFT(T53, T54)는 Q 노드 전압의 반전 전압으로 QB1 노드를 충전시키기 위한 인버터로 동작하는 QB1 노드 제어회로이다. 이 QB1 노드 제어회로는 Q 노드 전압에 응답하여 B 클럭(BCLK)의 전압을 QB1 노드에 선택적으로 공급하여 QB1 노드를 제어한다. B 클럭(BCLK)은 도 8과 같이 A 클럭(ACLK)의 역위상으로 발생된다. QB1 노드는 Q 노드의 전압이 제4 TFT(T54)의 문턱전압 미만으로 낮아지고 A 클럭(ACLK)이 하이논리전압을 유지하는 기간에만 상승하여 풀다운 트랜지스터인 제7 TFT(T57)의 게이트단자에 문턴전압 이상의 전압을 공급한다. 이를 위하여, 제3 TFT(T53)의 게이트단자는 고전위 전원전압원(VDD)에 접속되고, 제3 TFT(T53)의 드레인단자에는 B 클럭(BCLK)이 입력된다. 제3 TFT(T53)의 소스단자는 QB1 노드에 접속된다. 제4 TFT(T54)의 게이트단자는 Q 노드에 접속되고, 제4 TFT(T54)의 드레인단자는 QB1 노드에 접속된다. 제4 TFT(T54)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제5 TFT(T55)는 QB1 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제5 TFT(T55)의 게이트단자는 QB1 노드에 접속되고 제5 TFT(T55)의 드레인단자는 Q 노드에 접속된다. 제5 TFT(T55)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제6 TFT(T56)는 풀업 트랜지스터로써 Q 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제6 TFT(T56)의 게이트단자는 Q 노드에 접속되고 제6 TFT(T56)의 소스단자는 제n 출력단자(OUTn)에 접속된다. 제6 TFT(T56)의 드레인단자에는 제1 게이트 쉬프트 클럭(GSC1)이 공급된다. 제1 게이트 쉬프트 클럭(GSC1)은 전술한 바와 같이 제1 및 제3 클럭(CLK1, CLK3) 중 어느 하나이다.

제7 및 제8 TFT(T57, T58)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터들이다. 제7 TFT(T57)는 QB1 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제7 TFT(T57)의 게이트단자는 QB1 노드에 접속되고, 제7 TFT(T37)의 드레인단자는 제n 출력단자(OUTn)에 접속된다. 제7 TFT(T57)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 제8 TFT(T58)는 QB2 노드의 전압에 응답하여 제n 출력단자(OUTn)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제8 TFT(T58)의 게이트단자는 A 클럭(ACLK)이 직접 입력되는 QB2 노드에 접속되고, 제8 TFT(T58)의 드레인단자는 제n 출력단자(OUTn)에 접속된다. 제8 TFT(T58)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제9 TFT(T59)는 A 클럭(ACLK)이 직접 입력되는 QB2 노드의 전압에 응답하여 Q 노드의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제9 TFT(T59)의 게이트단자는 QB2 노드에 접속되고 제9 TFT(T59)의 드레인단자는 Q 노드에 접속된다. 제9 TFT(T59)의 소스단자는 저전위 전원전압원(VSS)에 접속된다.

제10 TFT(T60)는 풀업 트랜지스터로써 Q 노드의 전압에 응답하여 제n+1 출력단자(OUTn+2)의 전압을 화소 어레이의 TFT의 문턱전압 이상의 전압으로 높인다. 이를 위하여, 제10 TFT(T60)의 게이트단자는 Q 노드에 접속되고 제10 TFT(T60)의 소스단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제10 TFT(T60)의 드레인단자에는 제2 게이트 쉬프트 클럭(GSC2)이 공급된다. 제2 게이트 쉬프트 클럭(GSC2)은 전술한 바와 같이 제2 및 제4 클럭(CLK2, CLK4) 중 어느 하나이다.

제11 및 제12 TFT(T61, T62)는 위상이 서로 반대인 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 교대로 동작하는 풀다운 트랜지스터들이다. 제11 TFT(T61)는 A 클럭(ACLK)이 직접 입력되는 QB2 노드의 전압에 응답하여 제n+1 출력단자(OUTn+1)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제11 TFT(T61)의 게이트단자는 QB2 노드에 접속되고, 제11 TFT(T61)의 드레인단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제11 TFT(T61)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 따라서, 제11 TFT(T61)와 제8 TFT(T58)는 QB2 노드를 공유한다. 제12 TFT(T62)는 인버터로 동작하는 QB1 노드 제어회로의 제어 하에 제n+1 출력단자(OUTn+1)의 전압을 대략 저전위 전원전압(VSS)까지 낮춘다. 이를 위하여, 제12 TFT(T62)의 게이트단자는 QB1 노드에 접속되고, 제12 TFT(T62)의 드레인단자는 제n+1 출력단자(OUTn+1)에 접속된다. 제12 TFT(T62)의 소스단자는 저전위 전원전압원(VSS)에 접속된다. 따라서, 제12 TFT(T62)와 제7 TFT(T57)는 QB1 노드를 공유한다.

도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서 제1 그룹에 속한 제1 스테이지(ST1)와 제2 그룹에 속한 제121 스테이지(ST121)의 동작을 보여 주는 파형도이다.

도 6 및 도 8을 참조하면, 제1 스테이지(ST1)에 게이트 스타트 펄스(GSP)가 입력되면 제1 TFT(T31)는 턴-온되어 고전위 전원전압(VDD)까지 Q 노드를 충전시켜 제4, 제6 및 제10 TFT(T34, T36, T40)을 턴-온시킨다. 이와 동시에 A 클럭(ACLK)에 의해 QB1 노드에 전압이 공급되지만 제4 TFT(T34)는 Q 노드의 전압의 상승에 따라 턴-온되어 QB1 노드의 전압을 저전위 전원전압(VSS)까지 방전시킨다. 이 때, QB1 노드가 저전위 전압으로 낮아지기 때문에 제5, 제7 및 제12 TFT(T35, T37, T42)는 턴-오프되고 B 클럭(BCLK)이 로우논리전압을 유지하므로 제8, 제9 및 제11 TFT(T38, T39, T41) 역시 턴-오프된다. 제6 TFT(T36)는 Q 노드의 전압 상승에 따라 자신의 게이트전압이 상승하고 제1 클럭(CLK1)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑으로 턴-온되어 제1 출력단자(OUT1)의 전압을 상승시킨다.

제1 클럭(CLK1)이 로우논리전압으로 반전되고 제2 클럭(CLK2)이 발생되면, 제1 출력단자(OUT1)의 전압이 낮아지는 반면 제10 TFT(T40)는 Q 노드의 전압 상승에 따라 자신의 게이트전압이 상승하고 제2 클럭(CLK2)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑으로 턴-온되어 제2 출력단자(OUT2)의 전압을 상승시킨다.

이어서, 제2 클럭(CLK2)이 로우논리전압으로 반전되고 제3 클럭(CLK3)이 발생하면 제2 스테이지의 첫 번째 출력 즉, 제3 출력(OUT3)이 발생되고, 그 결과, 제2 TFT(T32)는 턴-온되어 Q 노드의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이와 동시에, 로우논리전압으로 변한 Q 노드의 전압으로 인하여 제4 TFT(T34)는 턴-온되 어 QB1 노드의 전압을 상승시켜 제5, 제7 및 제12 TFT(T35, T37, T42)를 턴-온시켜 Q 노드의 전압과 제1 및 제2 출력단자(OUT1, OUT2)의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이 때, 제8, 제9 및 제11 TFT(T38, T39, T41)는 B 클럭(BCLK)이 로우논리전압을 유지하므로 턴-오프 상태를 유지한다.

도 7 및 도 8을 참조하면, 제121 스테이지(ST121)에 제120 스테이지(ST120)의 두 번째 출력 즉, 제240 출력(OUT240)이 입력되면 제1 TFT(T51)는 턴-온되어 고전위 전원전압(VDD)까지 Q 노드를 충전시켜 제4, 제6 및 제10 TFT(T54, T56, T60)을 턴-온시킨다. 이와 동시에 B 클럭(BCLK)에 의해 QB1 노드에 전압이 공급되지만 제4 TFT(T54)는 Q 노드의 전압의 상승에 따라 턴-온되어 QB1 노드의 전압을 저전위 전원전압(VSS)까지 방전시킨다. 이 때, QB1 노드가 저전위 전압으로 낮아지기 때문에 제5, 제7 및 제12 TFT(T55, T57, T62)는 턴-오프되고 A 클럭(BCLK)이 로우논리전압을 유지하므로 제8, 제9 및 제11 TFT(T58, T59, T61) 역시 턴-오프된다. 제6 TFT(T56)는 Q 노드의 전압 상승에 따라 자신의 게이트전압이 상승하고 제1 클럭(CLK1)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑으로 턴-온되어 제241 출력단자(OUT241)의 전압을 상승시킨다.

제1 클럭(CLK1)이 로우논리전압으로 반전되고 제2 클럭(CLK2)이 발생되면, 제1 출력단자(OUT1)의 전압이 낮아지는 반면 제10 TFT(T60)는 Q 노드의 전압과 제2 클럭(CLK2)에 따라 상승하는 게이트-드레인간 기생용량 전압으로 인한 부트스트래핑으로 턴-온되어 제242 출력단자(OUT242)의 전압을 상승시킨다.

이어서, 제2 클럭(CLK2)이 로우논리전압으로 반전되고 제3 클럭(CLK3)이 발 생하면 제122 스테이지의 첫 번째 출력 즉, 제243 출력(OUT243)이 발생되고, 그 결과, 제2 TFT(T52)는 턴-온되어 Q 노드의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이와 동시에, 로우논리전압으로 변한 Q 노드의 전압으로 인하여 제4 TFT(T54)는 턴-온되어 QB1 노드의 전압을 상승시켜 제5, 제7 및 제12 TFT(T55, T57, T62)를 턴-온시켜 Q 노드의 전압과 제241 및 제242 출력단자(OUT241, OUT242)의 전압을 저전위 전원전압(VSS)까지 낮춘다. 이 때, 제8, 제9 및 제11 TFT(T58, T59, T61)는 A 클럭(BCLK)이 로우논리전압을 유지하므로 턴-오프 상태를 유지한다.

본 발명의 제2 실시예에 따른 쉬프트 레지스터는 QB 노드를 공유하여 2 개의 출력을 연속으로 발생하여 기존 2개의 스테이지를 하나로 병합하여 기존 2 개의 스테이지에 필요하였던 26 개의 TFT 수를 12개로 줄일 수 있다.

도 9 내지 도 11은 QB 노드 제어회로 즉, 인버터의 다양한 실시예들을 나타낸다.

도 9를 참조하면, 본 발명의 제1 실시예에 따른 QB 노드 제어회로는 전술한 실시예들의 쉬프트 레지스터에서 예시한 인버터 회로를 포함한다. 이 QB 노드 제어회로는 제1 및 제2 TFT(T101, T102)를 구비한다. 제1 TFT(T101)는 고전위 전원전압원(VDD)에 접속된 게이트단자, A 클럭(ACLK)이 인가되는 드레인단자, 및 QB 노드에 접속된 소스단자을 포함한다. 제1 TFT(T101)의 게이트단자에는 전술한 실시예들과 같이 A 클럭(ACLK) 대신에 B 클럭(BCLK)이 인가될 수도 있다. 제2 TFT(T102)는 Q 노드에 접속된 게이트단자, QB 노드에 접속된 드레인단자, 및 저전위 전원전압원(VSS)을 포함한다. QB 노드는 전술한 실시예들과 같이 QB1 노드나 QB2 노드 중 어느 하나이다.

이 QB 노드 제어회로는 A 클럭(ACLK)이 하이논리전압으로 발생되는 동안 Q 노드의 전압의 반전전압으로 QB 노드를 충전시킨다. 또한, QB 노드 제어회로는 A 클럭(ACLK)이 로우논리전압으로 반전되면 Q 노드의 전압에 관계없이 QB 노드를 로우논리전압으로 충전시킨다. 따라서, 도 9에 도시된 QB 노드 제어회로는 A 클럭(ACLK)의 논리에 따라 QB 노드를 교번 구동할 수 있다.

도 10을 참조하면, 본 발명의 제2 실시예에 따른 QB 노드 제어회로는 제1 및 제2 TFT(T201, T202)를 구비한다. 제1 TFT(T201)는 A 클럭(ACLK)이 인가되는 게이트단자 및 드레인단자, 및 QB 노드에 접속된 소스단자을 포함한다. 제1 TFT(T201)의 게이트단자과 드레인단자에는 A 클럭(ACLK) 대신에 B 클럭(BCLK)이 인가될 수도 있다. 제2 TFT(T202)는 Q 노드에 접속된 게이트단자, QB 노드에 접속된 드레인단자, 및 저전위 전원전압원(VSS)을 포함한다. QB 노드는 전술한 실시예들에서 QB1 노드나 QB2 노드 중 어느 하나이다.

이 QB 노드 제어회로는 A 클럭(ACLK)이 하이논리전압으로 발생되는 동안 Q 노드의 전압의 반전전압으로 QB 노드를 충전시킨다. 또한, QB 노드 제어회로는 A 클럭(ACLK)이 로우논리전압으로 반전되면 Q 노드의 전압이 로우논리전압이므로 QB 노드를 플로팅시킨다. 따라서, 이 QB 노드 제어회로는 교번 구동이 필요없는 쉬프트 레지스터에 적용될 수 있다.

도 11을 참조하면, 본 발명의 제3 실시예에 따른 QB 노드 제어회로는 제1 내지 제3 TFT(T301 내지 T303)를 구비한다. 제1 TFT(T301)는 A 클럭(ACLK)이 인가되 는 게이트단자 및 드레인단자, 및 QB 노드에 접속된 소스단자을 포함한다. 제1 TFT(T301)의 게이트단자과 드레인단자에는 A 클럭(ACLK) 대신에 B 클럭(BCLK)이 인가될 수도 있다. 제2 TFT(T302)는 Q 노드에 접속된 게이트단자, QB 노드에 접속된 드레인단자, 및 저전위 전원전압원(VSS)을 포함한다. 제3 TFT(T303)는 B 클럭(BCLK)이 인가되는 게이트단자, QB 노드에 접속된 드레인단자, 및 저전위 전원전압원(VSS)을 포함한다. 제3 TFT(T302)의 게이트단자에는 A 클럭(ACLK)이 인가될 수 있고 이 경우에 제1 TFT(T301)에는 B 클럭(BCLK)이 인가된다. QB 노드는 전술한 실시예들에서 QB1 노드나 QB2 노드 중 어느 하나이다.

이 QB 노드 제어회로는 A 클럭(ACLK)이 하이논리전압으로 발생되고 B 클럭(BCLK)이 로우논리전압으로 유지되는 동안 Q 노드 전압의 반전전압으로 QB 노드를 충전시킨다. 또한, QB 노드 제어회로는 A 클럭(ACLK)이 로우논리전압으로 반전되고 B 클럭(BCLK)이 하이논리전압으로 반전되면 Q 노드 전압의 반전전압으로 QB 노드를 충전시킨다. 따라서, 이 QB 노드 제어회로는 A 클럭(ACLK)과 B 클럭(BCLK)에 따라 전술한 실시예와 같이 QB 노드가 교번 구동되는 쉬프트 레지스터에 적용될 수 있다. 도 11의 QB 노드 제어회로는 도 9에 비하여 TFT가 하나 더 필요하지만 제1 TFT(T301)의 신뢰성이 높다. 이는 제1 TFT의 게이트단자과 드레인단자에 동일한 클럭신호가 인가되어 게이트-드레인간 전압차가 없으므로 게이트 바이어스 스트레스로 인한 문턱전압 쉬프트가 거의 없기 때문이다.

도 12 내지 도 14는 A 클럭과 B 클럭의 다양한 실시예들을 보여 주는 파형도들이다.

A 클럭(ACLK)과 B 클럭(BCLK) 각각의 1 주기는 1 프레임기간이다. B 클럭(BCLK)은 A 클럭(ACLK)의 역위상으로 발생된다. A 클럭(ACLK)과 B 클럭(BCLK)의 펄스폭은 도 12와 같이 1/2 프레임기간의 펄스폭으로 발생될 수 있다. 또한, 도 13 및 도 14와 같이 A 클럭(ACLK)의 펄스폭과 B 클럭(BCLK)의 펄스폭은 서로 상이하게 될 수도 있다. 도 12 내지 도 14에 도시된 A 클럭(ACLK)과 B 클럭(BCLK)은 그 다음 프레임기간에서 위상이 반전된다.

도 15는 쉬프트 레지스터의 출력 채널 수를 n이라 할 때 A 클럭(ACLK)과 B 클럭(BCLK)의 파형과 쉬프트 레지스터의 출력을 함께 보여 주는 파형도이다. 전술한 실시예들의 쉬프트 레지스터의 QB1 및 QB2 노드는 1 주기가 1 프레임기간이고 서로 역위상인 A 클럭(ACLK) 및 B 클럭(BCLK)에 의해 교번적으로 구동된다. 전술한 실시예들의 쉬프트 레지스터 각각은 A 클럭(ACLK) 및 B 클럭(BCLK)과, 게이트 쉬프트 클럭에 따라 출력을 순차적으로 지연시켜 발생한다.

한편, QB 노드를 제어하기 위한 클럭으로써 게이트 쉬프트 클럭(GSC)을 이용할 수 있지만 이 경우에 게이트 쉬프트 클럭의 높은 주파수로 인하여 풀다운 트랜지스터들의 게이트 바이어스 스트레스 회복 효과가 낮고 특히, QB 노드들의 구동 주파수가 높아지므로 쉬프트 레지스터의 소비전력이 급증한다. 이에 비하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 게이트 쉬프트 클럭(GSC)에 비하여 주파수가 훨씬 낮은 120Hz의 A 클럭과 B 클럭으로 QB 노드를 교번 구동함으로써 풀다운 트랜지스터들의 게이트 바이어스 스트레스 회복 효과를 높이고 쉬프트 레지스터의 소비전력을 낮출 수 있다.

도 16은 본 발명의 제1 실시예에 따른 평판 표시장치를 나타낸다.

도 16을 참조하면, 본 발명의 제1 실시예에 따른 평판 표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 및 데이터 구동회로(12)를 구비한다.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(10)의 하부 유리기판에는 비디오 데이터가 표시되는 화소 어레이 영역과, 화소 어레이 영역 밖의 게이트 드라이브 실장영역이 형성된다. 하부 유리기판의 화소 어레이 영역에는 컬럼방향의 데이터라인들(D1 내지 Dm), 데이터라인들(D1 내지 Dm)과 교차되도록 라인방향의 게이트라인들(G1 내지 Gn), 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부마다 형성된 TFT들, 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)에 의해 정의된 화소영역마다 형성되고 TFT에 접속된 액정셀들(Clc), 액정셀들(Clc)의 전압을 유지하기 위한 스토리지 커패시터(Cst) 등이 형성된다. 하부 유리기판의 게이트 드라이브 실장영역에는 전술한 제1 실시예의 쉬프트 레지스터(13L, 13R)가 형성된다. 쉬프트 레지스터(13L, 13R는 도 16과 같이 화소 어레이 영역의 양측 밖에 분리되어 형성될 수 있고 어느 한 쪽에만 형성될 수도 있다. 쉬프트 레지스터(13L, 13R)의 TFT들과 화소 어레이 영역의 TFT 어레이는 같은 제조 공정라인을 통해 동시에 형성된다.

액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2) 등이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전 계 구동방식에서 액정셀의 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 상부 유리기판과 하부 유리기판 사이에는 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서가 형성된다.

타이밍 콘트롤러(11)는 입력 받은 디지털 비디오 데이터(RGB)를 데이터 구동회로(12)에 공급한다. 그리고 타이밍 콘트롤러(11)는 데이터 인에이블신호(Data Enable, DE)와 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호들을 발생한다. 데이터 타이밍 제어신호들은 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭신호(Source Sampling Clock : SSC), 소스 출력 인에이블신호(Source Output Enable : SOE), 및 극성제어신호(Polarity : POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 1 수평라인에서 시작 화소를 지시한다. 소스 샘플링 클럭신호(SSC)는 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(12) 내에서 데이터의 래치동작을 제어한다. 소스 출력 인에이블신호(Source Output Enable : SOE)는 데이터 구동회로(12)의 출력을 제어한다. 극성제어신호(POL)는 1 수평기간 또는 2 수평기간 주기로 논리가 반전되고 또한, N(N은 양의 정수) 프레임기간마다 위상이 반전된다. 게이트 타이밍 제어신호들은 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭신호(GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE), A 클럭(ACLK), B 클럭(BCLK) 등을 포함한다. A 클럭(ACLK)과 B 클럭(BCLK)은 도면에서 생략된다. 게이트 출력 인에이블 신호(GOE)는 생략될 수도 있다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 구동회로(13) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생된다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(13)의 출력을 제어한다.

데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치하고 디지털 비디오 데이터(RGB)를 정극성/부극성 감마보상전압들로 변환하여 정극성/부극성 데이터전압을 발생한다. 데이터전압은 데이터라인들(D1 내지 Dm)에 공급된다. 데이터 구동회로(12)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.

액정표시패널(10)에 내장된 쉬프트 레지스터(13L, 13R)는 게이트 타이밍 제어신호(GSP, GSC, GOE, ACLK, BCLK)에 응답하여 전술한 제1 실시예와 같이 출력을 순차적으로 지연시켜 발생함으로 게이트라인들(G1 내지 Gn)에 순차적으로 게이트펄스 즉, 스캔펄스를 공급한다. 쉬프트 레지스터(13L, 13R)의 앞단에는 쉬프트 레지스터에 입력되는 클럭신호들의 전압레벨을 높이기 위한 레벨 쉬프터가 형성될 수 있다.

도 17 및 도 18은 도 16에 도시된 쉬프트 레지스터(13L, 13R)의 제1 및 제2 실시예들을 보여 주는 도면들이다.

도 17을 참조하면, 쉬프트 레지스터(13L, 13R)는 화소 어레이영역의 일측 밖에 형성되어 기수 게이트라인들(G1, G3, ... Gn-1)에 순차적으로 게이트펄스를 공급하는 제1 쉬프트 레지스터(13L)와, 화소 어레이영역의 타측 밖에 형성되어 우수 게이트라인들(G2, G4, ... Gn)에 순차적으로 게이트펄스를 공급하는 제2 쉬프트 레지스터(13R)로 나누어질 수 있다.

이 경우에, 제1 쉬프트 레지스터(13L)의 전체 스테이지들 중에서 제1 내지 제(n/2)-1 게이트라인들(G1 내지 Gn/2-1)에 게이트펄스를 순차적으로 공급하는 절반의 스테이지들은 도 2와 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 제(n/2)+1 내지 제n-1 게이트라인들(Gn/2+1 내지 Gn-1)에 게이트펄스를 순차적으로 공급하는 나머지 스테이지들은 도 3과 같은 제2 그룹(G2)의 스테이지들로 구성된다.

제2 쉬프트 레지스터(13R)의 전체 스테이지들 중에서 제2 내지 제n/2 게이트라인들(G1 내지 Gn/2)에 게이트펄스를 순차적으로 공급하는 절반의 스테이지들은 도 2와 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 제(n/2)+2 내지 제n 게이트라인들(Gn/2+2 내지 Gn)에 게이트펄스를 순차적으로 공급하는 나머지 절반의 스테이지들은 도 3과 같은 제2 그룹(G2)의 스테이지들로 구성된다.

도 18을 참조하면, 쉬프트 레지스터(13L, 13R)는 화소 어레이영역의 일측 밖에 형성되어 상반부 게이트라인들(G1, G2, ... Gn/2)에 순차적으로 게이트펄스를 공급하는 제1 쉬프트 레지스터(13L)와, 화소 어레이영역의 타측 밖에 형성되어 하 반부 게이트라인들(Gn/2+1, Gn/2+2, ... Gn)에 순차적으로 게이트펄스를 공급하는 제2 쉬프트 레지스터(13R)로 나누어질 수 있다.

이 경우에, 제1 쉬프트 레지스터(13L)의 전체 스테이지들은 도 2와 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 제2 쉬프트 레지스터(13R)의 전체 스테이지들은 도 3과 같은 제2 그룹(G2)의 스테이지들로 구성된다.

도 19는 본 발명의 제2 실시예에 따른 평판 표시장치를 나타낸다.

도 19를 참조하면, 본 발명의 제1 실시예에 따른 평판 표시장치는 액정표시패널(20), 타이밍 콘트롤러(21), 및 데이터 구동회로(22)를 구비한다. 타이밍 콘트롤러(21)와 데이터 구동회로(22)는 전술한 실시예들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.

액정표시패널(10)에는 화소 어레이 영역 밖에 형성되어 게이트라인들(G1 내지 Gn)에 게이트펄스를 순차적으로 공급하는 쉬프트 레지스터(23L, 23R)이 형성된다. 이 쉬프트 레지스터(23L, 23R)은 전술한 제2 실시예의 쉬프트 레지스터로 구현되어 스테이지 각각을 통해 2 개의 출력을 연속으로 발생한다.

도 20 및 도 21은 도 19에 도시된 쉬프트 레지스터(23L, 23R)의 제1 및 제2 실시예들을 보여 주는 도면들이다.

도 20을 참조하면, 쉬프트 레지스터(13L, 13R)는 화소 어레이영역의 일측 밖에 형성되어 제4i(i는 양의 정수)+1 및 제4i+2 게이트라인들(G1, G2, ... Gn/2-3, Gn/2-2...Gn-3, Gn-2)에 순차적으로 게이트펄스를 공급하는 제1 쉬프트 레지스터(23L)와, 화소 어레이영역의 타측 밖에 형성되어 제4i+3 및 제4i+4 게이트라인 들(G3, G4, ... Gn/2-1, Gn/2...Gn-1, Gn)에 순차적으로 게이트펄스를 공급하는 제2 쉬프트 레지스터(23R)로 나누어질 수 있다.

이 경우에, 제1 쉬프트 레지스터(23L)의 전체 스테이지들 중에서 출력을 먼저 발생하는 n/4 개의 스테이지들은 도 6과 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 나머지 n/4 개의 스테이지들은 도 7과 같은 제2 그룹(G2)의 스테이지들로 구성된다. 제2 쉬프트 레지스터(23R)의 전체 스테이지들 중에서 출력을 먼저 발생하는 n/4 개의 스테이지들은 도 6과 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 나머지 n/4 개의 스테이지들은 도 7과 같은 제2 그룹(G2)의 스테이지들로 구성된다.

도 21을 참조하면, 쉬프트 레지스터(23L, 23R)는 화소 어레이영역의 일측 밖에 형성되어 상반부 게이트라인들(G1, G2, ... Gn/2)에 순차적으로 게이트펄스를 공급하는 제1 쉬프트 레지스터(23L)와, 화소 어레이영역의 타측 밖에 형성되어 하반부 게이트라인들(Gn/2+1, Gn/2+2, ... Gn)에 순차적으로 게이트펄스를 공급하는 제2 쉬프트 레지스터(23R)로 나누어질 수 있다.

이 경우에, 제1 쉬프트 레지스터(23L)의 스테이지들은 도 6과 같은 제1 그룹(G1)의 스테이지들로 구성된다. 그리고 제2 쉬프트 레지스터(23R)의 스테이지들은 도 7과 같은 제2 그룹(G2)의 스테이지들로 구성된다.

도 16 및 도 19와 같은 액정표시패널(10, 20)의 제조방법을 설명하면 다음과 같다.

액정표시패널(10, 20)의 제조공정은 기판 세정, 기판 패터닝 공정, 배향막형 성/러빙 공정, 기판 합착 및 액정 적하 공정, 실장 공정, 검사 공정, 리페어 공정 등을 포함한다. 기판세정 공정은 액정표시소자의 기판 표면에 오염된 이물질을 세정액으로 제거한다.

기판 패터닝 공정은 상부 유리기판(GLSU)에 형성되는 박막들을 패터닝하는 공정과, 하부 유리기판(GLSL)에 형성된 화소 어레이와 쉬프트 레지스터의 박막들을 패터닝하는 공정을 포함한다. 배향막형성/러빙 공정은 유리기판들 상에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙한다.

기판 합착 및 액정 적하 공정은 도 22와 같이 상/하부 유리기판(GLSU, GLSL) 중 어느 하나에 실런트(SL)를 드로잉하고 다른 기판에 액정(LC)을 적하(Dropping)한다. 상부 유리기판(GLSU)에 실런트(SL)가 형성되고, 하부 유리기판(GLSL)에 액정이 적하된 경우를 예를 들어 설명하면, 실런트(SL)가 형성된 상부 유리기판(GLSU)을 반전시켜 상부 스테이지(STGU)에 고정하고, 액정(LC)이 적하된 하부 유리기판(GLSL)을 하부 스테이지(STGL)에 고정한다. 실런트(SL)는 열경화성 실런트나 광경화성 실런트가 선택될 수 있으나 본 발명은 자외선(UV)에 반응하여 경화되는 광경화성 실런트(SL)를 이용한다. 이러한 합착 공정에서 화소 어레이영역 밖의 베젤 영역에 형성되는 쉬프트 레지스터에 포함된 TFT 개수가 많을수록 실런트(SL)에 조사되는 빛을 차단하거나 간섭하여 실런트(SL)의 완전 경화가 어렵다. 이에 비하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 신뢰성을 높이기 위하여 QB1 노드와 QB2 노드를 교대로 구동하고 그 QB 노드들을 구동하기 위한 TFT들의 개수를 최소화함으로서 기판 합착 및 액정 적하 공정에서 실런트 쪽으로 진행하는 자외선 광양을 높일 수 있다.

이와 같은 기판 합착 및 액정 적하 공정은 본원 출원인에 의해 기출원된 대한민국 공개 특허공보 제10-2007-0111040호 등에서 설명된 방법도 적용 가능하다.

이어서, 본 발명은 스테이지 구동장치를 구동시켜 상부 유리기판(GLSU)과 하부 유리기판(GLSL)을 얼라인시킨 후, 진공펌프를 구동시켜 진공상태에서 스테이지들(STGU, STGL) 중 적어도 어느 하나에 압력을 가하여 상부 유리기판(GLSU)과 하부 유리기판(GLSL)을 합착한다. 이 때, 액정층(LC)의 셀갭(g1)은 설계치의 셀갭(g2)보다 크게 설정된다.

이어서, 질소(N₂)를 투입하여 대기압으로 압력을 조정하면 합착된 유리기판들(GLSU, GLSL) 내의 압력과 외부 대기압의 압력차에 의해 설계치의 셀갭(g2)으로 작아진다. 이 상태에서 자외선 광원을 점등시켜 상부 스테이지(STGU)과 상부 유리기판(GLSU)을 통해 실런트(SL)에 자외선(UV)을 조사하여 실런트(SL)를 경화시킨다.

실장공정은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정을 이용하여 데이터 구동회로의 집적회로(IC)를 하부 유리기판(GLSL) 상에 실장하고, 그 집적회로(IC)와 전기적으로 연결되도록 FPC(Flexible Printed Circuitboard) 또는 FFC(Flexible Flat Cable) 커넥터를 하부 유리기판(GLSL)에 부착하고 그 FPC 또는 FFC를 타이밍 콘트롤러가 실장된 PCB에 연결한다. 검사 공정은 집적회로(IC)에 대한 검사, 하부 유리기판(GLSL)에 형성된 데이터라인(DL)과 게이트라인(GL) 등의 신호배선 검사, 화소전극이 형성된 후에 실시되는 검사, 기판 합착 및 액정 적하 공정 후에 실시되는 검사, 백라이트 유닛과 액정표시패널을 조립한 후에 실시되는 점등 검사를 포함한다. 리페어 공정은 검사 공정에 의해 리페어가 가능한 것으로 판정된 신호배선 불량, TFT 불량에 대한 복원 공정을 실시한다.

한편, 본 발명의 실시예들에 따른 쉬프트 레지스터에서 제1 그룹(G1)의 스테이지들과 제2 그룹(G2)의 스테이지들에 인가되는 게이트 쉬프트 클럭들(GSC)은 도 23 및 도 24와 같이 분리될 수 있다.

본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 제1 그룹의 스테이지들에는 도 23과 같이 게이트 쉬프트 클럭(GSC)으로써 제1 내지 제4 클럭(CLK1 내지 CLK4)이 입력되고, 제2 그룹의 스테이지들에는 게이트 쉬프트 클럭(GSC)으로써 도 24와 같이 제1 내지 제4 클럭(CLK1 내지 CLK4) 보다 늦은 제5 내지 제8 클럭(CLK8)이 입력될 수 있다. 이 경우에 쉬프트 레지스터의 동작은 도 2 내지 도 4와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.

또한, 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서도 제1 그룹의 스테이지들에 입력되는 게이트 쉬프트 클럭(GSC)과 제2 그룹의 스테이지들에 입력되는 게이트 쉬프트 클럭(GSC)을 분리할 수 있다. 예컨대, 도 6에 도시된 제1 그룹의 스테이지에 인가되는 제1 게이트 쉬프트 클럭(GSC1)은 전술한 바와 같이 제1 클럭(CLK1)이나 제3 클럭(CLK3)이고, 제2 게이트 쉬프트 클럭(GSC2)은 제2 클럭(CLK2)이나 제4 클럭(CLK4)이다. 도 7에 도시된 제2 그룹의 스테이지에 인가되는 게이트 쉬프트 클럭들(GSC1, GSC1)은 전술한 실시예와 같이 제1 그룹의 스테이 지들과 공유될 수도 있고, 도 23 및 도 24와 같이 제1 게이트 쉬프트 클럭(GSC1)을제5 클럭(CLK5)이나 제7 클럭(CLK7)으로 대체하고, 제2 게이트 쉬프트 클럭(GSC2)을 제6 클럭(CLK6)이나 제8 클럭(CLK8)으로 대체할 수도 있다.

본 발명의 실시예에서는 평판 표시장치를 LCD를 예를 들어 설명하였지만 이에 한정되는 것이 아니라, OLED, FED, PDP 등의 스캔 구동회로에도 전술한 실시예들에서 설명된 쉬프트 레지스터를 큰 변경 없이 적용할 수 있다. 따라서, 본 발명의 실시예에 따른 평판 표시장치는 LCD 뿐만 아니라, OLED, FED, PDP 등의 평판 표시장치도 포함한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 본 발명의 제1 실시예에 따른 쉬프트 레지스터를 나타내는 블록도이다.

도 2는 도 1에 도시된 제1 그룹의 스테이지를 상세히 나타내는 회로도이다.

도 3은 도 1에 도시된 제2 그룹의 스테이지를 상세히 나타내는 회로도이다.

도 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 동작을 보여 주는 파형도이다.

도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터를 나타내는 블록도이다.

도 6은 도 5에 도시된 제1 그룹의 스테이지를 상세히 나타내는 회로도이다.

도 7은 도 5에 도시된 제2 그룹의 스테이지를 상세히 나타내는 회로도이다.

도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 동작을 보여 주는 파형도이다.

도 9는 본 발명의 제1 실시예에 따른 QB 노드 제어회로를 나타내는 회로도이다.

도 10은 본 발명의 제2 실시예에 따른 QB 노드 제어회로를 나타내는 회로도이다.

도 11은 본 발명의 제3 실시예에 따른 QB 노드 제어회로를 나타내는 회로도이다.

도 12 내지 도 14는 A 클럭과 B 클럭의 다양한 실시예들을 보여 주는 파형도 들이다.

도 15는 본 발명의 실시예들에 따른 쉬프트 레지스터에 입력되는 A 클럭 및 B 클럭과 함께 순차적으로 지연 출력되는 출력신호를 보여 주는 파형도이다.

도 16은 본 발명의 제1 실시예에 따른 평판 표시장치를 나타내는 블록도이다.

도 17은 도 16에 도시된 쉬프트 레지스터의 제1 실시예를 보여 주는 도면이다.

도 18은 도 16에 도시된 쉬프트 레지스터의 제1 실시예를 보여 주는 도면이다.

도 20은 도 19에 도시된 쉬프트 레지스터의 제1 실시예를 보여 주는 도면이다.

도 21은 도 16에 도시된 쉬프트 레지스터의 제1 실시예를 보여 주는 도면이다.

도 22는 도 16 및 도 19에 도시된 액정표시패널의 상/하판 합착공정을 보여 주는 도면.

도 23은 본 발명의 실시예들에 따른 쉬프트 레지스터의 쉬프트 동작을 제어하기 위한 게이트 쉬프트 클럭의 다른 실시예를 보여 주는 블록도이다.

도 24는 도 23에 도시된 게이트 쉬프트 클럭을 보여 주는 파형도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 20 : 액정표시패널 11,21 : 타이밍 콘트롤러

12, 22 : 데이터 구동회로 13L, 13R, 23L, 23R : 게이트 구동회로

Claims

종속적으로 접속되고 고전위 전원전압, 저전위 전원전압, 및 게이트 쉬프트 클럭이 입력되는 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서,

제1 그룹의 출력단자 전압을 높이는 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드를 포함하고, A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되는 제1 그룹의 스테이지들; 및

제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB2 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB1 노드에 직접 공급되는 제2 그룹의 스테이지들을 구비하고,

상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮은 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 A 클럭과 상기 B 클럭의 1 주기는 1 프레임기간인 것을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 제1 그룹의 스테이지 각각은,

게이트 스타트 펄스와 제n-1 스테이지(n은 양의 정수)의 출력단자의 전압 중 어느 하나가 공급되는 게이트단자, 상기 고전위 전원전압이 공급되는 드레인단자, 및 상기 제1 Q 노드에 접속된 소스단자를 가지는 제n 스테이지의 제1 TFT;

제n+1 스테이지의 출력단자의 전압이 공급되는 게이트단자, 상기 제1 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 고급되는 소스단자를 가지는 제n 스테이지의 제2 TFT;

상기 고전위 전원전압이 공급되는 게이트단자, 상기 A 클럭이 공급되는 드레인단자, 및 상기 제1 QB1 노드에 접속되는 소스단자를 가지는 제3 TFT와, 상기 제1 Q 노드에 접속된 게이트단자, 상기 제1 QB1 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제4 TFT를 포함한 제n 스테이지의 상기 제1 QB 노드 제어회로;

상기 제1 QB1 노드에 접속되는 게이트단자, 상기 제1 Q 노드에 접속되는 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제n 스테이지의 제5 TFT;

상기 제1 Q 노드에 접속된 게이트단자, 제n 출력단자에 접속되는 소스단자, 및 상기 게이트 쉬프트 클럭이 공급되는 드레인단자를 가지는 제n 스테이지의 제6 TFT;

상기 제1 QB1 노드에 접속된 게이트단자, 상기 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제n 스테이지의 제7 TFT;

상기 제1 QB2 노드에 접속된 게이트단자, 상기 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제n 스테이지의 제8 TFT; 및

상기 제1 QB2 노드에 접속된 게이트단자, 상기 제1 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제n 스테이지의 제9 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제2 그룹의 스테이지 각각은,

제i-1 스테이지(i는 상기 n 보다 큰 양의 정수)의 출력단자의 전압이 공급되는 게이트단자, 상기 고전위 전원전압이 공급되는 드레인단자, 상기 제2 Q 노드에 접속된 소스단자를 가지는 제i 스테이지의 제1 TFT;

제i+1 스테이지의 출력단자의 전압이 공급되는 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제2 TFT;

상기 제2 QB1 노드에 접속된 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제3 TFT;

상기 제2 Q 노드에 접속된 게이트단자, 제i 출력단자에 접속된 소스단자, 및 상기 게이트 쉬프트 클럭이 공급되는 드레인단자를 가지는 제i 스테이지의 제4 TFT;

상기 제2 QB1 노드에 접속된 게이트단자, 상기 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제5 TFT;

상기 제2 QB2 노드에 접속된 게이트단자, 상기 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제6 TFT;

상기 제2 QB2 노드에 접속된 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제7 TFT;

상기 고전위 전원전압원이 공급되는 게이트단자, 상기 B 클럭이 공급되는 드레인단자, 및 상기 제2 QB2 노드에 접속된 소스단자를 가지는 제i 스테이지의 제8 TFT;

상기 제2 Q 노드에 접속된 게이트단자, 상기 제2 QB2 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제i 스테이지의 제9 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
종속적으로 접속되고 고전위 전원전압, 저전위 전원전압, 및 다수의 게이트 쉬프트 클럭이 입력되는 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서,

제1 그룹의 출력단자 전압을 높이기 위한 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드, 및 A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되며 상기 다수의 게이트 쉬프트 클럭 중에서 제1 게이트 쉬프트 클럭에 따라 제n(n은 양의 정수) 출력단자를 통해 제n 출력전압을 발생한 후에 제2 게이트 쉬프트 클럭에 따라 제n+1 출력단자를 통해 제n+1 출력전압을 발생하는 제1 그룹의 스테이지들; 및

제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB1 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB2 노드에 직접 공급되며, 상기 제1 게이트 쉬프트 클럭에 따라 제i(i는 상기 n 보다 큰 양의 정수) 출력단자를 통해 제i 출력전압을 발생한 후에 상기 다수의 게이트 쉬프트 클럭 중에서 제2 게이트 쉬프트 클럭에 따라 제i+1 출력단자를 통해 제i+1 출력전압을 발생하는 제2 그룹의 스테이지들을 구비하고,

상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮은 것을 특징으로 하는 쉬프트 레지스터.
제 5 항에 있어서,

상기 A 클럭과 상기 B 클럭의 1 주기는 상기 다수의 게이트 쉬프트 클럭 각각의 주기 보다 긴 1 프레임기간이고,

상기 제1 게이트 쉬프트 클럭은 제1 클럭과 제3 클럭 중 어느 하나이며,

상기 제2 게이트 쉬프트 클럭은 상기 제1 클럭과 상기 제3 클럭 사이에서 발생되는 제2 클럭과, 상기 제3 클럭 뒤에 발생되는 제4 클럭 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,

상기 제1 그룹의 스테이지들 각각은,

게이트 스타트 펄스와 이전 스테이지의 제n-1 출력전압 중 어느 하나가 공급되는 게이트단자, 상기 고전위 전원전압이 공급되는 드레인단자, 및 상기 제1 Q 노드에 접속된 소스단자를 가지는 제1 TFT;

다음 스테이지의 제n+2 출력전압이 공급되는 게이트단자, 상기 제1 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제2 TFT;

상기 고전위 전원전압이 공급되는 게이트단자, 상기 A 클럭이 공급되는 드레인단자, 및 상기 제1 QB1 노드에 접속된 소스단자를 가지는 제3 TFT와, 상기 제1 Q 노드에 접속된 게이트단자, 상기 제1 QB1 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제4 TFT를 포함하는 상기 제1 QB 노드 제어회로;

상기 제1 QB1 노드에 접속된 게이트단자, 상기 제1 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제5 TFT;

상기 제1 Q 노드에 접속된 게이트단자, 상기 제n 출력단자에 접속된 드레인단자, 및 상기 제1 게이트 쉬프트 클럭이 공급되는 제6 TFT;

상기 제1 QB1 노드에 접속된 게이트단자, 상기 제n 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 제7 TFT;

상기 제1 QB2 노드에 접속된 게이트단자, 상기 제n 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제8 TFT;

상기 제1 QB2 노드에 접속된 게이트단자, 상기 제1 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제9 TFT;

상기 제1 Q 노드에 접속된 게이트단자, 상기 제n+1 출력단자에 접속된 소스단자, 및 상기 제2 게이트 쉬프트 클럭(GSC2)이 공급되는 드레인단자를 가지는 제10 TFT;

상기 제1 QB2 노드에 접속된 게이트단자, 상기 제n+1 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제11 TFT; 및

상기 제1 QB1 노드에 접속된 게이트단자, 상기 제n+1 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제12 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 7 항에 있어서,

상기 제2 그룹의 스테이지들 각각은,

이전 스테이지의 제i-1 출력전압이 공급되는 게이트단자, 상기 고전위 전원전압이 공급되는 드레인단자, 및 상기 제2 Q 노드에 접속된 소스단자를 가지는 제1 TFT;

다음 스테이지의 제i+2 출력전압이 공급되는 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제2 TFT;

상기 고전위 전원전압이 공급되는 게이트단자, 상기 B 클럭이 공급되는 드레인단자, 및 제2 QB1 노드에 접속된 소스단자를 가지는 제3 TFT와, 상기 제2 Q 노드에 접속된 게이트단자, 상기 제2 QB1 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제4 TFT를 포함하는 상기 제2 QB 노드 제어회로;

상기 제2 QB1 노드에 접속된 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제5 TFT;

상기 제2 Q 노드에 접속된 게이트단자, 상기 제i 출력단자에 접속된 소스단자, 및 상기 제1 게이트 쉬프트 클럭이 공급되는 드레인단자를 가지는 제6 TFT;

상기 제2 QB1 노드에 접속된 게이트단자, 상기 제i 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제7 TFT;

상기 제2 QB2 노드에 접속된 게이트단자, 상기 제i 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제8 TFT;

상기 제2 QB2 노드에 접속된 게이트단자, 상기 제2 Q 노드에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제9 TFT;

상기 제2 Q 노드에 접속된 게이트단자, 상기 제i+1 출력단자에 접속된 소스단자, 및 상기 제2 게이트 쉬프트 클럭이 공급되는 드레인단자를 가지는 제10 TFT;

상기 제2 QB2 노드에 접속된 게이트단자, 상기 제i+1 출력단자에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제11 TFT; 및

상기 제2 QB1 노드에 접속된 게이트단자, 상기 제i+1 출력단자)에 접속된 드레인단자, 및 상기 저전위 전원전압이 공급되는 소스단자를 가지는 제12 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
데이터라인들과 게이트라인들이 교차되는 화소 어레이와, 상기 화소 어레이 영역의 밖에 게이트펄스를 순차적으로 발생하는 쉬프트 레지스터가 형성되는 표시패널을 구비하고,

상기 쉬프트 레지스터의 스테이지들은 종속적으로 접속되고 고전위 전원전압, 저전위 전원전압, 및 게이트 쉬프트 클럭이 입력되고,

상기 쉬프트 레지스터의 스테이지들은,

제1 그룹의 출력단자 전압을 높이는 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드를 포함하고, A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되는 제1 그룹의 스테이지들; 및

제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB2 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB1 노드에 직접 공급되는 제2 그룹의 스테이지들을 구비하고,

상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮은 것을 특징으로 하는 평판 표시장치.
데이터라인들과 게이트라인들이 교차되는 화소 어레이와, 상기 화소 어레이 영역의 밖에 게이트펄스를 순차적으로 발생하는 쉬프트 레지스터가 형성되는 표시패널을 구비하고,

상기 쉬프트 레지스터의 스테이지들은 종속적으로 접속되고 고전위 전원전압, 저전위 전원전압, 및 다수의 게이트 쉬프트 클럭이 입력되고,

상기 쉬프트 레지스터의 스테이지들은,

제1 그룹의 출력단자 전압을 높이기 위한 제1 Q 노드, 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB1 노드, 및 상기 제1 QB1 노드와 교대로 구동되어 상기 제1 그룹의 출력단자 전압을 낮추는 제1 QB2 노드, 및 A 클럭이 공급되고 상기 제1 Q 노드의 전압에 따라 상기 제1 QB1 노드를 제어하는 제1 QB 노드 제어회로를 각각 포함하고 B 클럭이 상기 제1 QB2 노드에 직접 공급되며 상기 다수의 게이트 쉬프트 클럭 중에서 제1 게이트 쉬프트 클럭에 따라 제n(n은 양의 정수) 출력단자를 통해 제n 출력전압을 발생한 후에 상기 다수의 게이트 쉬프트 클럭 중에서 제2 게이트 쉬프트 클럭에 따라 제n+1 출력단자를 통해 제n+1 출력전압을 발생하는 제1 그룹의 스테이지들; 및

제2 그룹의 출력단자 전압을 높이는 제2 Q 노드, 상기 제2 그룹의 출력단자 전압을 낮추는 제2 QB1 노드, 및 상기 제2 QB1 노드와 교대로 구동되어 상기 제2 그룹의 출력단자의 전압을 낮추는 제2 QB2 노드를 포함하고, 상기 B 클럭이 공급되고 상기 제2 Q 노드의 전압에 따라 상기 제2 QB1 노드를 제어하는 제2 QB 노드 제어회로를 각각 포함하고 상기 A 클럭이 상기 제2 QB2 노드에 직접 공급되며, 상기 제1 게이트 쉬프트 클럭에 따라 제i(i는 상기 n 보다 큰 양의 정수) 출력단자를 통해 제i 출력전압을 발생한 후에 상기 제2 게이트 쉬프트 클럭에 따라 제i+1 출력단자를 통해 제i+1 출력전압을 발생하는 제2 그룹의 스테이지들을 구비하고,

상기 A 클럭과 상기 B 클럭 각각의 주파수는 상기 게이트 쉬프트 클럭의 주파수보다 낮은 것을 특징으로 하는 평판 표시장치.