CN113257202B - 一种显示面板的栅极驱动电路、驱动方法和显示装置 - Google Patents

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Abstract

本申请公开了一种显示面板的栅极驱动电路、驱动方法和显示装置，所述栅极驱动电路包括充电模块、输出模块、第一下拉模块和第二下拉模块；充电模块的控制端和输入端分别连接于栅启动信号或上级栅极驱动信号；输出模块的控制端连接充电模块的输出端，输入端连接第一时钟信号，输出端输出栅极驱动信号至扫描线；第一下拉模块的输入端连接充电模块的输出端，输出端连接一标准低电平信号，控制端连接下级栅极驱动信号；第二下拉模块的输入端连接输出模块的输出端，输出端连接一标准低电平信号，控制端连接第二时钟信号；在一预设时间内，第二下拉模块与所述输出模块同时打开，所述栅极驱动信号的电荷同时从所述输出模块和所述第二下拉模块进行放电。

Description

一种显示面板的栅极驱动电路、驱动方法和显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板的栅极驱动电路、驱动方法和显示装置。
背景技术
显示面板具有机身薄、省电、无辐射等众多优点，得到了广泛的应用，如移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等。在各种架构的显示面板中，由于移位暂存器GOA(gate on array，阵列基板栅极驱动)电路因为窄边框的优势，已经成为主流。
显示屏的工艺架构，以栅极驱动架构来分，可以分为源极驱动(System on chip，SOC)和栅极驱动(Gate driver on array，GOA)两种,；就产品需求的角度来看，边框越小，也是大家所期望的，所以相较SOC板设计，GOA有较小的边框。GOA在面板设计上是一项重要技术,主要有点是可以免去栅极驱动芯片,降低费用,所以GOA产品势必是未来的主流趋势，所以如何做好GOA电路，如何改善栅极扫描信号的下降沿有延迟或下降沿的时间过长的问题成为亟待解决的问题。
发明内容
本申请的目的是提供一种显示面板的栅极驱动电路、驱动方法和显示装置，加快栅极驱动电路输出的栅极驱动信号的掉电速度，改善栅极扫描信号的下降沿有延迟或下降沿的时间过长的问题。
本申请公开了一种显示面板的栅极驱动电路，所述显示面板包括多条扫描线以及多个级联的栅极驱动电路，每个所述栅极驱动电路的输出端对应的栅极驱动信号至所述扫描线，所述栅极驱动电路包括充电模块、输出模块、第一下拉模块和第二下拉模块；所述充电模块的控制端和输入端分别连接于栅启动信号或上级栅极驱动信号；所述输出模块的控制端连接所述充电模块的输出端，输入端连接所述显示面板的第一时钟信号，输出端输出栅极驱动信号至所述扫描线；所述第一下拉模块的输入端连接所述充电模块的输出端，输出端连接一标准低电平信号，控制端连接下级栅极驱动信号；所述第二下拉模块的输入端连接所述输出模块的输出端，输出端连接一标准低电平信号，控制端连接所述显示面板的第二时钟信号；其中，当前所述栅极驱动电路的所述第一时钟信号为低电平时，下一个所述栅极驱动电路的所述下级栅极驱动信号为低电平，在一预设时间内，所述第二下拉模块与所述输出模块同时打开，所述栅极驱动信号的电荷同时从所述输出模块和所述第二下拉模块进行放电。
可选的，当所述第二时钟信号控制所述第二下拉模块打开时，所述栅启动信号或上级栅极驱动信号控制所述输出模块打开，此时所述下级栅极驱动信号控制所述第一下拉模块断开；当所述第二时钟信号控制所述第二下拉模块断开时，栅启动信号或上级栅极驱动信号控制所述输出模块断开，此时所述下级栅极驱动信号控制所述第一下拉模块打开。
可选的，在当前一个所述栅极驱动信号下降沿到所述下级栅极驱动信号上升沿之间具有第一时间段，第二时间段，第三时间段和第四时间段；在所述第一时间段内，所述第二下拉模块和输出模块同时打开，所述第一下拉模块是关断的；在所述第二时间段内，所述第一下拉模块和所述第二下拉模块同时打开，所述输出模块是关断的；在所述第三时间段内，所述第一下拉模块打开，所述输出模块以及所述第二下拉模块是关断的；在所述第四时间段内，所述第一下拉模块打开、所述输出模块以及所述第二下拉模块是关断的。
可选的，所述第一时钟信号根据原始时钟信号和一使能信号生成。
可选的，所述栅极驱动电路包括逻辑运算单元，所述使能信号的高电平为1，低电平为0，对应的所述初始时钟信号的高电平为1，低电平为0，当所述逻辑运算单元经过逻辑运算后输出为0时，对应的第一时钟信号输出高电平，当所述逻辑运算单元经过逻辑运算后输出为1或2时，所述第一时钟信号输出低电平。
可选的，所述栅极驱动电路包括反相器，所述第一时钟信号通过反相器生成所述第二时钟信号通过。
可选的，所述第一时间段的时长与所述使能信号的周期中的一个高电平的时长相同。
可选的，所述第一下拉模块的控制端的电平信号包括一高电平方波，所述高电平方波的上升沿时刻与所述输出模块的控制端的下降沿为同一时刻。
本申请还公开了一种应用于上述任一所述的显示面板的栅极驱动电路的驱动方法，包括步骤：
充电模块根据栅启动信号或上级栅极驱动信号输出高电平信号：
输出模块的控制端在高电平信号下控制打开，根据接收到的第一时钟信号输出栅极扫描信号；
第一下拉模块和第二下拉模块分别根据接收到下级栅极驱动信号和第二时钟信号进行打开以拉低下拉模块输入端的电位至标准低电平信号的电位；
其中，所述第一时钟信号根据所述使能信号和所述初始时钟信号生成，所述第一时钟信号与所述第二时钟信号在同一个周期内的电平信号相反。
本申请还公开了一种显示装置，所述显示装置包括显示面板和驱动电路板，所述显示面板包括如上任一所述的显示面板的栅极驱动电路，所述驱动电路板生成所述使能信号输出至所述栅极驱动电路的所述逻辑运算单元。
相对于不对栅极驱动信号进行下拉的方案来说，本申请通过设置第一下拉模块、第二下拉模块以及输出模块等相互配合，将栅极驱动信号的电位进行下拉，可以快速将栅极驱动信号由高电平掉到低电平，改善栅极扫描信号的下降沿有延迟或下降沿的时间过长的问题，如此还能改善输出到当前扫描线的栅极驱动信号的拖尾问题，防止错充，提高显示品质等。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本申请的一实施例的一种显示装置的示意图；
图2是本申请的一实施例的栅极驱动电路的示意图；
图3是本申请的一实施例的栅极驱动电路的信号波形示意图；
图4是本申请的另一实施例的栅极驱动电路的示意图；
图5是本申请的另一实施例的栅极驱动电路的信号波形示意图；
图6是本申请的另一实施例的栅极驱动电路的驱动方法示意图。
其中，100、显示面板；110、栅极驱动电路；111、充电模块；112、输出模块；113、第一下拉模块；114、第二下拉模块；120、扫描线；130、时钟信号模块；140、逻辑运算单元；150、反相器；200、驱动电路板；300、显示装置；帧启动信号-STV；初始时钟信号-CKV；第一时钟信号-CKV_new；第二时钟信号-CKV_new bar；M1-第一开关；M2-第二开关；M3-第三开关；M4-第四开关；存储电容-C；标准低电平-VSS。
具体实施方式
需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面参考附图和可选的实施例对本申请作详细说明，需要说明的是,在不相冲突的前提下,以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
如图1所示，作为本申请的一实施例，公开了一种显示装置300，所述显示装置300包括显示面板100和驱动电路板200，驱动电路板200驱动显示面板100进行显示，所述显示面板100包括多条扫描线120以及多个级联的栅极驱动电路110，每个所述栅极驱动电路110的输出端对应的栅极驱动信号至所述扫描线120，所述栅极驱动电路110包括时钟信号模块130和逻辑运算单元140，所述时钟信号模块130生成初始时钟信号，所述驱动电路板200生成所述使能信号输出至所述栅极驱动电路110的所述逻辑运算单元140，所述逻辑运算单元140根据初始时钟信号和使能信号生成输入栅极驱动电路110的时钟信号。
如图2所示，具体的，所述栅极驱动电路110包括充电模块111、输出模块112和第一下拉模块113；所述充电模块111的控制端和输入端分别连接于栅启动信号(STV)或上级栅极驱动信号，在这里，上级栅极驱动信号不限定是上一级栅极驱动信号Gn-1，也可以是上两级栅极驱动信号Gn-2或者三级栅极驱动信号Gn-3，可根据显示面板100的具体驱动进行选择；所述输出模块112的控制端连接所述充电模块111的输出端，输入端连接所述显示面板100的第一时钟信号CKV_new，输出端输出栅极驱动信号Gn至对应的所述扫描线120，第一时钟信号即是输入栅极驱动电路110的时钟信号；所述第一下拉模块113的输入端连接所述充电模块111的输出端，输出端连接一标准低电平信号VSS，控制端连接下级栅极驱动信号Gn+1。
更进一步的，所述充电模块111包括第一晶体管M1，所述第一下拉模块113包括第二晶体管M2，所述输入模块包括第三晶体管M3，所述栅极驱动电路110还包括第四晶体管M4和存储电容C，所述第一晶体管的输入端与控制端短接，输入端分别连接于栅启动信号(STV)或上级栅极驱动信号；第一晶体管的输出端分别连接第二晶体管的输入端和第三晶体管的控制端，第二晶体管的输出端和第四晶体管的输出端同时连接一低电平信号，所述第二晶体管的控制端和第四晶体管的控制同时连接下一栅极驱动电路110的栅极驱动信号；第三晶体管的输入端连接第一时钟信号，第三晶体管的输出端和第四晶体管的输入端同时连接栅极驱动电路110输出的栅极驱动信号，存储电容连接第三晶体管的控制端和输出端。
对应的，参考图2和图3所示，其中，第一时钟信号CKV_new由所述逻辑运算单元140根据初始时钟信号CKV和使能信号enable生成，所述使能信号的高电平为1，低电平为0，对应的所述初始时钟信号的高电平为1，低电平为0，当所述逻辑运算单元140经过逻辑运算后输出为0时，对应的第一时钟信号CKV_new输出高电平，当所述逻辑运算单元140经过逻辑运算后输出为1或2时，所述第一时钟信号CKV_new输出低电平。
当前所述栅极驱动电路110的所述第一时钟信号为低电平时，下一个所述栅极驱动电路110的所述下级栅极驱动信号为低电平，此时M1、M2和M4都处于断开状态，但由于存储电容的存在会使得M3进行打开，所述栅极驱动信号的电荷从所述输出模块112进行放电，通过M3进行放电，其放电电流为通过下拉模块进行放电的放电电流的6倍，具有更高的放电效率。
如图4所示，作为本申请的一实施例，与上述实施例不同的是，栅极驱动电路110还包括第二下拉模块114；所述第一下拉模块113的输入端连接所述充电模块111的输出端，输出端连接一标准低电平信号，控制端连接下级栅极驱动信号；所述第二下拉模块114的输入端连接所述输出模块112的输出端，输出端连接一标准低电平信号VSS，控制端连接所述显示面板100的第二时钟信号CKV_new bar。
具体的，所述充电模块111包括第一晶体管M1，所述第一下拉模块113包括第二晶体管M2，所述输入模块包括第三晶体管M3，所述第二下拉模块114包括第四晶体管M4，所述栅极驱动电路110还包括存储电容C；与对应上述图3的实施例不同的是，所述第二晶体管的控制端连接下一栅极驱动电路110的栅极驱动信号、第四晶体管的控制端连接第二时钟信号；所述第一时钟信号根据原始时钟信号和一使能信号生成；所述第一时钟信号通过反相器生成所述第二时钟信号通过。
其中，当前所述栅极驱动电路110的所述第一时钟信号为低电平时，下一个所述栅极驱动电路110的所述下级栅极驱动信号为低电平，在一预设时间内，所述第二下拉模块114与所述输出模块112同时打开，所述栅极驱动信号的电荷同时从所述输出模块112和所述第二下拉模块114进行放电。
对应的，参考图5所示，当所述第二时钟信号控制所述第二下拉模块114打开时，所述栅启动信号或上级栅极驱动信号控制所述输出模块112打开，此时所述下级栅极驱动信号控制所述第一下拉模块113断开；当所述第二时钟信号控制所述第二下拉模块114断开时，栅启动信号或上级栅极驱动信号控制所述输出模块112断开，此时所述下级栅极驱动信号控制所述第一下拉模块113打开。
在当前一个所述栅极驱动信号下降沿到所述下级栅极驱动信号上升沿之间具有第一时间段，第二时间段，第三时间段和第四时间段；在所述第一时间段内，因为第二时钟信号是高电平，故可以保持M4打开，另外，此时由于存储电容存有电量会进行放电保证M3打开，由于下一级栅极驱动信号的高电平还没有到来，故M2是关断的，此时栅极驱动信号可上下同时进行放电，其放电电流达到原先的7倍，从而更加快速的释放出栅极驱动信号中的电荷；在所述第二时间段内，M2和M4同时打开，M3是关断的；在所述第三时间段内，M2打开，M3以及M4是关断的；在所述第四时间段内，M2、M3以及M4是关断的，在下一个栅极驱动信号的高电平到来之前继续释放扫描线120上的残余电荷，防止残余电荷影响扫描线120对应的像素电极的晶体管的打开或关断。需要说明的是，所述第一时间段的时长与所述使能信号的周期中的一个高电平的时长相同。
另外，所述第一下拉模块113的控制端的电平信号即下一级的栅极驱动信号包括一高电平方波，所述高电平方波的上升沿时刻与所述输出模块112的控制端Q的下降沿为同一时刻。
如图6所示，作为本申请的另一实施例，公开了一种应用于上述任一所述的显示面板的栅极驱动电路的驱动方法，包括步骤：
S1：充电模块根据栅启动信号或上级栅极驱动信号输出高电平信号；
S2:输出模块的控制端在高电平信号下控制打开，根据接收到的第一时钟信号输出栅极扫描信号；
S3:第一下拉模块和第二下拉模块分别根据接收到下级栅极驱动信号和第二时钟信号进行打开以拉低下拉模块输入端的电位至标准低电平信号的电位；
其中，所述第一时钟信号根据所述使能信号和所述初始时钟信号生成，所述第一时钟信号与所述第二时钟信号在同一个周期内的电平信号相反。
需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本申请的保护范围。
本申请的技术方案可以广泛用于各种显示面板，如TN(Twisted Nematic，扭曲向列型)显示面板、IPS(In-Plane Switching，平面转换型)显示面板、VA(VerticalAlignment，垂直配向型)显示面板、MVA(Multi-Domain Vertical Alignment，多象限垂直配向型)显示面板，当然，也可以是其他类型的显示面板，如OLED(Organic Light-EmittingDiode，有机发光二极管)显示面板，均可适用上述方案。
以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种显示面板的栅极驱动电路，其特征在于，所述显示面板包括多条扫描线以及多个级联的栅极驱动电路，每个所述栅极驱动电路的输出端对应的栅极驱动信号至所述扫描线，所述栅极驱动电路包括：
充电模块，控制端和输入端分别连接于栅启动信号或上级栅极驱动信号；
输出模块，控制端连接所述充电模块的输出端，输入端连接所述显示面板的第一时钟信号，输出端输出栅极驱动信号至所述扫描线；
第一下拉模块，输入端连接所述充电模块的输出端，输出端连接一标准低电平信号，控制端连接下级栅极驱动信号；以及
第二下拉模块，输入端连接所述输出模块的输出端，输出端连接一标准低电平信号，控制端连接所述显示面板的第二时钟信号；
其中，当前所述栅极驱动电路的所述第一时钟信号为低电平时，下一个所述栅极驱动电路的所述下级栅极驱动信号为低电平，在一预设时间内，所述第二下拉模块与所述输出模块同时打开，所述栅极驱动信号的电荷同时从所述输出模块和所述第二下拉模块进行放电；
所述输出模块包括第三晶体管以及存储电容，所述存储电容连接所述第三晶体管的控制端和输出端，且所述第一时钟信号通过反相器生成所述第二时钟信号，所述第一下拉模块的控制端的电平信号即下一级的栅极驱动信号包括一高电平方波，所述高电平方波的上升沿时刻与所述输出模块的控制端的下降沿为同一时刻。
2.如权利要求1所述的一种显示面板的栅极驱动电路，其特征在于，当所述第二时钟信号控制所述第二下拉模块打开时，所述栅启动信号或上级栅极驱动信号控制所述输出模块打开，此时所述下级栅极驱动信号控制所述第一下拉模块断开；
当所述第二时钟信号控制所述第二下拉模块断开时，栅启动信号或上级栅极驱动信号控制所述输出模块断开，此时所述下级栅极驱动信号控制所述第一下拉模块打开。
3.如权利要求2所述的一种显示面板的栅极驱动电路，其特征在于，在当前一个所述栅极驱动信号下降沿到所述下级栅极驱动信号上升沿之间具有第一时间段，第二时间段，第三时间段和第四时间段；
在所述第一时间段内，所述第二下拉模块和输出模块同时打开，所述第一下拉模块是关断的；
在所述第二时间段内，所述第一下拉模块和所述第二下拉模块同时打开，所述输出模块是关断的；
在所述第三时间段内，所述第一下拉模块打开，所述输出模块以及所述第二下拉模块是关断的；
在所述第四时间段内，所述第一下拉模块打开、所述输出模块以及所述第二下拉模块是关断的。
4.如权利要求3所述的一种显示面板的栅极驱动电路，其特征在于，所述第一时钟信号根据初始时钟信号和一使能信号生成。
5.如权利要求4所述的一种显示面板的栅极驱动电路，其特征在于，所述栅极驱动电路包括逻辑运算单元，所述使能信号的高电平为1，低电平为0，对应的所述初始时钟信号的高电平为1，低电平为0，当所述逻辑运算单元经过逻辑运算后输出为0时，对应的第一时钟信号输出高电平，当所述逻辑运算单元经过逻辑运算后输出为1时，所述第一时钟信号输出低电平。
6.如权利要求4或5所述的一种显示面板的栅极驱动电路，其特征在于，所述栅极驱动电路包括反相器，所述第一时钟信号通过反相器生成所述第二时钟信号通过。
7.如权利要求4所述的一种显示面板的栅极驱动电路，其特征在于，所述第一时间段的时长与所述使能信号的周期中的一个高电平的时长相同。
8.如权利要求7所述的一种显示面板的栅极驱动电路，其特征在于，所述第一下拉模块的控制端的电平信号包括一高电平方波，所述高电平方波的上升沿时刻与所述输出模块的控制端的下降沿为同一时刻。
9.一种应用于上述权利要求1-8任意一项所述的显示面板的栅极驱动电路的驱动方法，其特征在于，包括步骤：
充电模块根据栅启动信号或上级栅极驱动信号输出高电平信号；
输出模块的控制端在高电平信号下控制打开，根据接收到的第一时钟信号输出栅极扫描信号；
第一下拉模块和第二下拉模块分别根据接收到下级栅极驱动信号和第二时钟信号进行打开以拉低下拉模块输入端的电位至标准低电平信号的电位；
其中，所述第一时钟信号根据一使能信号和一初始时钟信号生成，所述第一时钟信号与所述第二时钟信号在同一个周期内的电平信号相反。
10.一种显示装置，其特征在于，包括显示面板和驱动电路板，所述显示面板包括如权利要求1至8任意一项所述显示面板的栅极驱动电路，所述驱动电路板生成一使能信号输出至逻辑运算单元。
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