CN101593561B

CN101593561B - 液晶显示器

Info

Publication number: CN101593561B
Application number: CN2009101468906A
Authority: CN
Inventors: 许哲豪; 陈文彬; 余秋美; 张立勋
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2009-06-19
Filing date: 2009-06-19
Publication date: 2011-11-09
Anticipated expiration: 2029-06-19
Also published as: CN101593561A

Abstract

液晶显示器的移位寄存器依据两时钟信号来运作，并利用两下拉晶体管来维持输出晶体管的栅极电位。两下拉晶体管的栅极电位在时钟信号的高低电位之间周期性地切换。在输出周期内，两下拉晶体管的栅极-源极电压为负值。

Description

液晶显示器

技术领域

本发明相关于一种液晶显示器的移位寄存器，尤指一种可降低漏电的液晶显示器的移位寄存器。

背景技术

液晶显示器(liquid crystal display，LCD)具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器(cathode ray tube display，CRT)，因而被广泛地应用在笔记本型计算机、个人数字助理(personaldigital assistant，PDA)、平面电视或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的像素以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如将栅极驱动电路(gate driver)集成于液晶面板(gate onarray，GOA)的技术。

请参考图1，图1为先前技术中液晶显示装置100的简化方块示意图。图1仅显示了液晶显示装置100的部分结构，包含多条栅极线GL(1)～GL(N)、移位寄存器(shift register)110、时钟产生器120和电源产生器130。时钟产生器120可提供移位寄存器110运作所需的起始脉冲信号VST和两时钟信号CK和XCK，而电源产生器130可提供移位寄存器110运作所需的电压VSS或VSS’。时钟信号CK和XCK以预定周期在高低电位之间切换，且在同一时间具相反相位。时钟信号CK和XCK的高电位和低电位分别由VGH和VGL来表示，其中时钟信号CK和XCK的低电位VGL低于电压VSS的电位。

移位寄存器110包含有多级串接的移位暂存单元SR(1)～SR(N)，其输出端分别耦接于相对应的栅极线GL(1)～GL(N)。依据时钟信号CK、XCK和起始脉冲信号VST，移位寄存器110可分别通过移位暂存单元SR(1)～SR(N)依序输出栅极驱动信号GS(1)～GS(N)至相对应的栅极线GL(1)～GL(N)。在先前技术的液晶显示装置100中，每一移位暂存单元皆包含第一下拉电路(pull-down circuit)、第二下拉电路、输入电路、提升电路(pull-up circuit)，以及维持电路。第一下拉电路包含第一下拉单元和第一控制电路，而第二下拉电路包含第二下拉单元和第二控制电路。

请参考图2，图2为先前技术的多级移位暂存单元SR(1)～SR(N)中第n级移位暂存单元SR(n)的示意图(n为介于1和N之间的整数)。移位暂存单元SR(n)包含输入端IN(n)、输出端OUT(n)、第一下拉电路10、第二下拉电路20、输入电路30、提升电路40以及维持电路50。移位暂存单元SR(N)的输入端IN(n)耦接于前一级移位暂存单元SR(n-1)，而移位暂存单元SR(n)的输出端OUT(n)耦接于下一级移位暂存单元SR(n+1)和栅极线GL(n)。

输入电路30包含晶体管开关T9，提升电路40包含晶体管开关T10，而维持电路50包含晶体管开关T11，晶体管开关T9～T11可接收前一级移位暂存单元SR(n-1)传来的栅极驱动信号GS(n-1)，并依此产生第n级输出的栅极驱动信号GS(n)。

在第一下拉电路10中，第一控制电路110包含晶体管开关T1～T3，而第一下拉单元120包含晶体管开关T4。晶体管开关T1～T3可依据时钟信号CK、XCK和栅极驱动信号GS(n)来维持晶体管开关T4的栅极电位，而晶体管开关T4可依据其栅极电位来维持端点Q(n)的电位。串接的晶体管开关T1和T2于栅极分别接收彼此反向的时钟信号CK和XCK，而晶体管开关T7于栅极接收栅极驱动信号GS(n)，因此能依据时钟信号CK、XCK和栅极驱动信号GS(n)的电位来将晶体管开关T4的栅极维持在高电位VGH或低电位VSS。晶体管开关T4的漏极耦接于端点Q(n)，而源极耦接于电源产生器130以接收具低电位VSS的电压，因此能依据其栅极的电位来控制端点Q(n)和具低电位VSS的电压之间的信号导通路径。

在第二下拉电路20中，第二控制电路210包含晶体管开关T5～T7，而第二下拉单元220包含晶体管开关T8。晶体管开关T5～T7可依据时钟信号CK、XCK和栅极驱动信号GS(n)来维持晶体管开关T8的栅极电位，而晶体管开关T8可依据其栅极电位来维持端点Q(n)的电位。串接的晶体管开关T5和T6于栅极分别接收彼此反向的时钟信号XCK和CK，而晶体管开关T7于栅极接收栅极驱动信号GS(n)，因此能依据时钟信号CK、XCK和栅极驱动信号GS(n)的电位来将晶体管开关T8的栅极维持在高电位VGH或低电位VSS。晶体管开关T8的漏极耦接于端点Q(n)，而源极耦接于电源产生器130以接收具低电位VSS的电压，因此能依据其栅极的电位来控制端点Q(n)和具低电位VSS的电压之间的信号导通路径。

在第n级输出周期外的其它时间，端点Q(n)需维持在低电位以确保晶体管开关T10为关闭，如此栅极驱动信号GS(n)才能维持在低电位，此时由第一下拉电路10和第二下拉电路20来分别负责50％的下拉运作。当时钟信号CK具高电位时，晶体管开关T1为导通而晶体管开关T2为关闭，晶体管开关T4的栅极会被导通的晶体管开关T1拉至时钟信号CK的高电位VGH，进而开启晶体管开关T4以将端点Q(n)拉至低电位VSS，此时由第一下拉电路10来负责下拉运作；当时钟信号XCK具高电位时，晶体管开关T5为导通而晶体管开关T6为关闭，晶体管开关T8的栅极会被导通的晶体管开关T5拉至时钟信号XCK的高电位VGH，进而开启晶体管开关T8以将端点Q(n)拉至低电位VSS，此时由第二下拉电路20来负责下拉运作。

在第n级输出周期内，端点Q(n)需维持在高电位以开启晶体管开关T10，进而输出具高电位的栅极驱动信号GS(n)。为了让第一下拉电路10和第二下拉电路20停止下拉运作，晶体管开关T4和T8需被关闭，亦即通过晶体管开关T3和T7在栅极驱动信号GS(n)具高电位时将晶体管开关T4和T8的栅极维持在低电位VSS。然而，将晶体管开关T4和T8的栅极由高电位VGH拉至低电位VSS的过程需要一段时间，在这段期间端点Q(n)可能会发生漏电而影响晶体管开关T2的导通，如此栅极驱动信号GS(n)可能无法达到预期电位。

请参考图3，图3为另一先前技术的多级移位暂存单元SR(1)～SR(N)中第n级移位暂存单元SR(n)的示意图(n为介于1和N之间的整数)。移位暂存单元SR(n)包含输入端IN(n)、输出端OUT(n)、第一下拉电路16、第二下拉电路26、输入电路30、提升电路40以及维持电路50。在图3和图2所示的移位暂存单元SR(n)中，输入电路30、提升电路40和维持电路50的结构和运作相同。第一下拉电路16同样包含第一控制电路110和第一下拉单元120，晶体管开关T1～T4结构类似图2，但晶体管开关T3和T4的源极接收具低电位VSS的电压，而晶体管开关T2的源极接收具低电位VSS’的电压；第二下拉电路26同样包含第二控制电路210和第二下拉单元220，晶体管开关T5～T8的结构类似图2，但晶体管开关T7和T8的源极接收具低电位VSS的电压，而晶体管开关T6的源极接收具低电位VSS’的电压，其中VSS和VSS’为相异电位。

在第n级输出周期外的其它时间，具低电位VSS’的电压可加快晶体管开关T2和T6的下拉运作。然而，在第n级输出周期内，将晶体管开关T4和T8的栅极由高电位VGH拉至低电位VSS的过程仍需要一段时间，在这段期间端点Q(n)可能会发生漏电而影响晶体管开关T2的导通，如此栅极驱动信号GS(n)可能无法达到预期电位。

发明内容

本发明提供一种移位寄存器，其包含多级串接的移位暂存单元，其中每一级移位暂存单元包含输入端，用来接收输入电压；输出端，用来提供输出电压；节点；输入电路，用来将该输入电压传至该节点；提升电路，用来依据第一时钟信号和该节点的电位提供该输出电压，其中该第一时钟信号是以预定周期在高电位和低电位之间切换极性；第一下拉电路，用来依据该第一时钟信号和第二时钟信号来维持该节点的电位，其中该第二时钟信号是以该预定周期在该高电位和该低电位之间切换极性，且在同一周期内该第一和第二时钟信号的电位相反；以及第二下拉电路，用来依据该第二时钟信号和一前级移位暂存单元传来的信号来维持该节点的电位。该第一下拉电路包含第一下拉单元，用来依据第一控制信号来控制第一偏压和该节点之间的信号导通路径，其中该第一偏压的电位高于该第一和第二时钟信号的低电位；及第一控制单元，用来依据该第一时钟信号、该第二时钟信号和该输出电压的电位输出该第一或第二时钟信号以作为该第一控制信号。该第二下拉电路包含第二下拉单元，用来依据第二控制信号来控制第二偏压和该节点之间的信号导通路径，其中该第二偏压的电位高于该第一和第二时钟信号的低电位；及第二控制单元，用来依据该第一时钟信号、该前级移位暂存单元传来的信号和该输出电压的电位来输出该第一或第二时钟信号以作为该第二控制信号，其中该第一控制单元包含：第一开关，包含：第一端，用来接收该第一时钟信号；第二端，用来输出该第一控制信号；及控制端，耦接于该第一开关的第一端；第二开关，包含：第一端，耦接于该第一开关的第二端；第二端，用来接收该第一时钟信号；控制端，用来接收该第二时钟信号；及第三开关，包含：第一端，耦接于该第一开关的第二端；第二端，用来接收该第二时钟信号；及控制端，用来接收该输出信号。

本发明还提供一种能降低漏电的液晶显示器，包含像素阵列；信号产生电路，用来提供第一时钟信号和第二时钟信号，其中该第一和第二时钟信号是以预定周期在高电位和低电位之间切换极性，且在同一周期内该第一和第二时钟信号的电位相反；电压源，用来提供偏压，其中该偏压的电位高于该第一和第二时钟信号的低电位；及移位寄存器电路，用来驱动该像素阵列。每一级移位暂存单元包含输入端，用来接收输入电压；输出端，用来提供输出电压；节点；输入电路，用来将该输入电压传至该节点；提升电路，用来依据该第一时钟信号和该节点的电位提供该输出电压；第一下拉电路，用来依据该第一和该第二时钟信号来维持该节点的电位；以及第二下拉电路，用来依据该第二时钟信号和一前级移位暂存单元传来的信号来维持该节点的电位。该第一下拉电路包含第一下拉单元，用来依据第一控制信号来控制该偏压和该节点之间的信号导通路径；及第一控制单元，用来依据该第一时钟信号、该第二时钟信号和该输出电压的电位输出该第一或该第二时钟信号以作为该第一控制信号。该第二下拉电路包含第二下拉单元，用来依据第二控制信号来控制该偏压和该节点之间的信号导通路径；及第二控制单元，用来依据该第一时钟信号、该前级移位暂存单元传来的信号和该输出电压的电位来输出该第一或该第二时钟信号以作为该第二控制信号，其中该第一控制单元包含：第一开关，包含：第一端，用来接收该第一时钟信号；第二端，用来输出该第一控制信号；及控制端，耦接于该第一开关的第一端；第二开关，包含：第一端，耦接于该第一开关的第二端；第二端，用来接收该第一时钟信号；控制端，用来接收该第二时钟信号；及第三开关，包含：第一端，耦接于该第一开关的第二端；第二端，用来接收该第二时钟信号；及控制端，用来接收该输出信号。

附图说明

图1为先前技术中一液晶显示装置的简化方块示意图。

图2为先前技术中一第n级移位暂存单元的示意图。

图3为另一先前技术中一第n级移位暂存单元的示意图。

图4为本发明中一液晶显示装置的简化方块示意图。

图5为本发明第一实施例中一第n级移位暂存单元的示意图。

图6为本发明第二实施例中一第n级移位暂存单元的示意图。

图7为本发明的液晶显示装置运作时的时序图。

[主要元件标号说明]

IN(n) 输入端 100、400 液晶显示装置

OUT(n) 输出端 110、410 移位寄存器

Q(n)、Q(n+1) 端点 120、420 时钟产生器

CK、XCK 时钟信号 130、430 电源产生器

VSS、VSS’电压 VST 起始脉冲信号

30～32 输入电路 T1～T11 晶体管开关

40、41 提升电路 50、51 维持电路

10、11、26 第一下拉电路

20、21、26 第二下拉电路

GL(n)、GL(1)～GL(N) 栅极线

GS(n-1)、GS(n)、GS(n+1)、GS(1)～GS(N) 栅极驱动信号

SR(n-1)、SR(n)、SR(n+1)、SR(1)～SR(N) 移位暂存单元

具体实施方式

请参考图4，图4为本发明中一液晶显示装置400的简化方块示意图。图4仅显示了液晶显示装置400的部分结构，包含多条栅极线GL(1)～GL(N)、移位寄存器410、时钟产生器420和电源产生器430。时钟产生器420可提供移位寄存器410运作所需的起始脉冲信号VST和两时钟信号CK和XCK，而电源产生器430可提供移位寄存器410运作所需的电压VSS。时钟信号CK和XCK以预定周期在高低电位之间切换，且在同一时间具相反相位。时钟信号CK和XCK的高电位和低电位分别由VGH和VGL来表示，其中时钟信号CK和XCK的低电位VGL低于电压VSS的电位。

移位寄存器410包含有N级串接的移位暂存单元SR(1)～SR(N)，其输出端分别耦接于相对应的栅极线GL(1)～GL(N)，其中N大于等于3的正整数。依据时钟信号CK、XCK和起始脉冲信号VST，移位寄存器410可分别通过移位暂存单元SR(1)～SR(N)依序输出栅极驱动信号GS(1)～GS(N)至相对应的栅极线GL(1)～GL(N)。在本发明的液晶显示装置400中，每一移位暂存单元包含第一下拉电路、第二下拉电路、输入电路、提升电路以及维持电路。第一下拉电路包含第一下拉单元和第一控制电路，而第二下拉电路包含第二下拉单元和第二控制电路。第一和第二控制电路皆依据时钟信号CK和XCK来运作。

请参考图5，图5为本发明第一实施例中多级移位暂存单元SR(1)～SR(N)的一第n级移位暂存单元SR(n)的示意图(n为介于1和N之间的整数)。移位暂存单元SR(n)包含输入端IN(n)、输出端OUT(n)、第一下拉电路11、第二下拉电路21、输入电路31、提升电路41以及维持电路51。移位暂存单元SR(N)的输入端IN(n)耦接于前一级移位暂存单元SR(n-1)，而移位暂存单元SR(n)的输出端OUT(n)耦接于下一级移位暂存单元SR(n+1)和栅极线GL(n)。

输入电路31包含晶体管开关T9，其栅极和漏极耦接于移位暂存单元SR(n)的输入端IN(n)，其源极耦接于端点Q(n)，因此能依据栅极驱动信号GS(n-1)来控制的输入端IN(n)和端点Q(n)之间的信号导通路径。提升电路41包含晶体管开关T10，其栅极耦接于端点Q(n)，漏极耦接于时钟产生器420以接收时钟信号CK，而源极耦接于输出端OUT(n)，因此能依据端点Q(n)的电位来控制时钟信号CK和输出端OUT(n)之间的信号导通路径。维持电路51包含晶体管开关T11，其栅极耦接于下一级移位暂存单元SR(n+1)，漏极耦接于输出端OUT(n)，而源极耦接于电源产生器430以接收具低电位VSS的电压，因此能依据栅极驱动信号GS(n+1)的电位来控制低电位VSS的电压和输出端OUT(n)之间的信号导通路径。

在第一下拉电路11中，第一控制电路410包含晶体管开关T1、T2、T3，而第一下拉单元420包含晶体管开关T4。晶体管开关T1～T3可依据时钟信号CK、XCK和栅极驱动信号GS(n)来维持晶体管开关T4的栅极电位，而晶体管开关T4可依据其栅极电位来维持端点Q(n)的电位。串接的晶体管开关T1和T2于栅极分别接收彼此反向的时钟信号CK和XCK，晶体管开关T3于栅极接收栅极驱动信号GS(n)，晶体管开关T2于源极接收时钟信号CK，而晶体管开关T3于源极接收时钟信号XCK。因此，第一控制电路41的晶体管开关T1～T3能依据时钟信号CK、XCK和栅极驱动信号GS(n)的电位来将晶体管开关T4的栅极维持在高电位VGH或低电位VGL。另一方面，晶体管开关T4的漏极耦接于端点Q(n)，而源极耦接于电源产生器430以接收具低电位VSS的电压，因此能依据其栅极的电位来控制端点Q(n)和具低电位VSS的电压之间的信号导通路径。

在第二下拉电路21中，第二控制电路410包含晶体管开关T5、T6、T7，而第二下拉单元520包含晶体管开关T8。晶体管开关T5、T6、T7可依据时钟信号XCK、栅极驱动信号GS(n-1)和栅极驱动信号GS(n)来维持晶体管开关T8的栅极电位，而晶体管开关T8可依据其栅极电位来维持端点Q(n)的电位。晶体管开关T5于栅极接收时钟信号XCK，晶体管开关T6于栅极接收栅极驱动信号GS(n-1)，晶体管开关T7于栅极接收栅极驱动信号GS(n)，晶体管开关T6于源极接收时钟信号CK，而晶体管开关T7于源极接收时钟信号XCK。因此，第二控制电路520的晶体管开关T5～T7能依据时钟信号XCK、栅极驱动信号GS(n-1)和栅极驱动信号GS(n)的电位来将晶体管开关T8的栅极维持在高电位VGH或低电位VGL。另一方面，晶体管开关T8的漏极耦接于端点Q(n)，而源极耦接于电源产生器430以接收具低电位VSS的电压，因此能依据其栅极的电位来控制端点Q(n)和具低电位VSS的电压之间的信号导通路径。

在第n级输出周期外的其它时间，端点Q(n)需维持在低电位以确保晶体管开关T10为关闭，如此栅极驱动信号GS(n)才能维持在低电位，此时由第一下拉电路11和第二下拉电路21来分别负责50％的下拉运作。当时钟信号CK具高电位时，晶体管开关T1为导通而晶体管开关T2为关闭，晶体管开关T4的栅极会被导通的晶体管开关T1拉至时钟信号CK的高电位VGH，进而开启晶体管开关T4以将端点Q(n)拉至低电位VSS，此时由第一下拉电路11来负责下拉运作；当时钟信号XCK具高电位时，晶体管开关T5为导通而晶体管开关T6为关闭，晶体管开关T8的栅极会被导通的晶体管开关T5拉至时钟信号XCK的高电位VGH，进而开启晶体管开关T8以将端点Q(n)拉至低电位VSS，此时由第二下拉电路21来负责下拉运作。另一方面，当第一下拉电路11不负责下拉运作时，在第n级输出周期外的其它时间内晶体管开关T4的栅极会维持在时钟信号XCK的低电位VGL；当第二下拉电路21不负责下拉运作时，在第n级输出周期外的其它时间内晶体管开关T8的栅极会维持在时钟信号CK的低电位VGL。

在第n级输出周期内，端点Q(n)需维持在高电位以开启晶体管开关T10，进而输出具高电位的栅极驱动信号GS(n)。为了让第一下拉电路11和第二下拉电路21停止下拉运作，晶体管开关T4和T8需被关闭，亦即通过晶体管开关T 3和T7在栅极驱动信号GS(n)具高电位时将晶体管开关T4和T8的栅极维持在时钟信号XCK的低电位VGL。由于时钟信号CK和XCK的低电位VGL低于电压VSS的电位，晶体管开关T4和T8的栅极电位(VGL)会低于其源极电位(VSS)，如此可避免晶体管开关T4和T8因漏电流而拉低端点Q(n)的电位，因此能确保晶体管开关T2的导通。

请参考图6，图6为本发明第二实施例中多级移位暂存单元SR(1)～SR(N)的一第n级移位暂存单元SR(n)的示意图(n为介于1和N之间的整数)。本发明第二实施例和第一实施例中结构类似，同样包含输入端IN(n)、输出端OUT(n)、第一下拉电路11、第二下拉电路21、提升电路41以及维持电路51，不同之处在于输入电路32的结构。输入电路32包含晶体管开关T9，其栅极耦接于时钟产生器420以接收时钟信号XCK，其漏极耦接于移位暂存单元SR(n)的输入端IN(n)，而其源极耦接于端点Q(n)，因此能依据时钟信号XCK来控制的输入端IN(n)和端点Q(n)之间的信号导通路径。在第n级输出周期内，本发明第二实施例的移位暂存单元SR(n)亦能通过晶体管开关T3和T7来维持晶体管开关T4和T8的栅极电位，让晶体管开关T4和T8的栅极电位(VGL)低于其源极电位(VSS)，如此可避免晶体管开关T4和T8因漏电流而拉低端点 Q(n)的电位，因此能确保晶体管开关T2的导通。

请参考图7，图7为本发明的液晶显示装置400运作时的时序图。图7显示了时钟信号CK、时钟信号XCK、电压VSS、端点Q(n)和Q(n+1)，以与门极驱动信号GS(n-1)、GS(n)和GS(n+1)的波形。电压VSS固定维持在低电位(例如-6V)。时钟信号CK和XCK为脉冲信号，周期性地在高电位VGH和低电位VGL之间切换，其中时钟信号CK和XCK的低电位VGL(例如-9.75V)低于电压VSS的电位。在本发明的移位暂存单元SR(n)中，当第一下拉电路11和第二下拉电路21停止下拉运作时，时钟信号CK和XCK的低电位VGL能更快地关闭晶体管开关T4和T8，并将其栅极-源极电压(Vgs)维持在负值以避免漏电。本发明使用原本时钟信号CK和XCK来维持电位，并不需要使用额外的电压源。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种移位寄存器，其包含多级串接的移位暂存单元，其中每一级移位暂存单元包含：

输入端，用来接收输入电压；

输出端，用来提供输出电压；

节点；

输入电路，用来将该输入电压传至该节点；

提升电路，用来依据第一时钟信号和该节点的电位提供该输出电压，其中该第一时钟信号是以预定周期在高电位和低电位之间切换极性；

第一下拉电路，用来依据该第一时钟信号和第二时钟信号来维持该节点的电位，其中该第二时钟信号是以该预定周期在该高电位和该低电位之间切换极性，且在同一周期内该第一和第二时钟信号的电位相反，该第一下拉电路包含：

第一下拉单元，用来依据第一控制信号来控制第一偏压和该节点之间的信号导通路径，其中该第一偏压的电位高于该第一和第二时钟信号的低电位；及

第一控制单元，用来依据该第一时钟信号、该第二时钟信号和该输出电压的电位输出该第一或第二时钟信号以作为该第一控制信号；及

第二下拉电路，用来依据该第二时钟信号和前级移位暂存单元传来的信号来维持该节点的电位，该第二下拉电路包含：

第二下拉单元，用来依据第二控制信号来控制第二偏压和该节点之间的信号导通路径，其中该第二偏压的电位高于该第一和第二时钟信号的低电位；及

第二控制单元，用来依据该第一时钟信号、该前级移位暂存单元传来的信号和该输出电压的电位来输出该第一或第二时钟信号以作为该第二控制信号，

其中该第一控制单元包含：

第一开关，包含：

第一端，用来接收该第一时钟信号；

第二端，用来输出该第一控制信号；及

控制端，耦接于该第一开关的第一端；

第二开关，包含：

第一端，耦接于该第一开关的第二端；

第二端，用来接收该第一时钟信号；

控制端，用来接收该第二时钟信号；及

第三开关，包含：

第一端，耦接于该第一开关的第二端；

第二端，用来接收该第二时钟信号；及

控制端，用来接收该输出信号。

2.根据权利要求1所述的移位寄存器，其中该第一下拉单元包含：

第四开关，包含：

第一端，耦接于该节点；

第二端，用来接收该第一偏压；及

控制端，用来接收该第一控制信号。

3.根据权利要求1所述的移位寄存器，其中该第二控制单元包含：

第五开关，包含：

第一端，用来接收该第二时钟信号；

第二端，用来输出该第二控制信号；及

控制端，耦接于该第五开关的第一端；

第六开关，包含：

第一端，耦接于该第五开关的第二端；

第二端，用来接收该第一时钟信号；

控制端，用来接收该前级移位暂存单元传来的信号；及

第七开关，包含：

第一端，耦接于该第五开关的第二端；

第二端，用来接收该第二时钟信号；及

控制端，用来接收该输出信号。

4.根据权利要求3所述的移位寄存器，其中该第二下拉单元包含：

第八开关，包含：

第一端，耦接于该节点；

第二端，用来接收该第二偏压；及

控制端，用来接收该第二控制信号。

5.根据权利要求1所述的移位寄存器，其中该输入电路包含：

第九开关，包含：

第一端，耦接于该移位暂存单元的输入端；

第二端，耦接于该节点；及

控制端，耦接于该第九开关的第一端。

6.根据权利要求1所述的移位寄存器，其中该输入电路包含：

第九开关，包含：

第一端，耦接于该移位暂存单元的输入端；

第二端，耦接于该节点；及

控制端，用来接收该第二时钟信号。

7.根据权利要求1所述的移位寄存器，其中该提升电路包含：

第十开关，包含：

第一端，用来接收该第一时钟信号；

第二端，耦接于该移位暂存单元的输出端；及

控制端，耦接于该节点。

8.根据权利要求1所述的移位寄存器，还包含：

第十一开关，包含：

第一端，耦接于该移位暂存单元的输出端；

第二端，用来接收该第二偏压；及

控制端，耦接于下级移位暂存单元。

9.根据权利要求1所述的移位寄存器，其中该移位寄存器的输入端耦接于前级移位寄存器的输出端以接收该输入信号。

10.根据权利要求1所述的移位寄存器，其中该第一和第二偏压具相同电位。

11.一种液晶显示器，包含：

像素阵列；

信号产生电路，用来提供第一时钟信号和第二时钟信号，其中该第一和第二时钟信号是以预定周期在高电位和低电位之间切换极性，且在同一周期内该第一和第二时钟信号的电位相反；

电压源，用来提供偏压，其中该偏压的电位高于该第一和第二时钟信号的低电位；及

移位寄存器电路，用来驱动该像素阵列，该移位寄存器电路包含多级串接的移位暂存单元，每一级移位暂存单元包含：

输入端，用来接收输入电压；

输出端，用来提供输出电压；

节点；

输入电路，用来将该输入电压传至该节点；

提升电路，用来依据该第一时钟信号和该节点的电位提供该输出电压；

第一下拉电路，用来依据该第一和该第二时钟信号来维持该节点的电位，该第一下拉电路包含：

第一下拉单元，用来依据第一控制信号来控制该偏压和该节点之间的信号导通路径；及

第一控制单元，用来依据该第一时钟信号、该第二时钟信号和该输出电压的电位输出该第一或该第二时钟信号以作为该第一控制信号；及

第二下拉单元，用来依据第二控制信号来控制该偏压和该节点之间的信号导通路径；及

第二控制单元，用来依据该第一时钟信号、该前级移位暂存单元传来的信号和该输出电压的电位来输出该第一或该第二时钟信号以作为该第二控制信号，

其中该第一控制单元包含：

第一开关，包含：

第一端，用来接收该第一时钟信号；

第二端，用来输出该第一控制信号；及

控制端，耦接于该第一开关的第一端；

第二开关，包含：

第一端，耦接于该第一开关的第二端；

第二端，用来接收该第一时钟信号；

控制端，用来接收该第二时钟信号；及

第三开关，包含：

第一端，耦接于该第一开关的第二端；

第二端，用来接收该第二时钟信号；及

控制端，用来接收该输出信号。

12.根据权利要求11所述的液晶显示器，其中该第一下拉单元包含：

第四开关，包含：

第一端，耦接于该节点；

第二端，用来接收该偏压；及

控制端，用来接收该第一控制信号。

13.根据权利要求11所述的液晶显示器，其中该第二控制单元包含：

第五开关，包含：

第一端，用来接收该第二时钟信号；

第二端，用来输出该第二控制信号；及

控制端，耦接于该第五开关的第一端；

第六开关，包含：

第一端，耦接于该第五开关的第二端；

第二端，用来接收该第一时钟信号；

控制端，用来接收该前级移位暂存单元传来的信号；及

第七开关，包含：

第一端，耦接于该第五开关的第二端；

第二端，用来接收该第二时钟信号；及

控制端，用来接收该输出信号。

14.根据权利要求13所述的液晶显示器，其中该第二下拉单元包含：

第八开关，包含：

第一端，耦接于该节点；

第二端，用来接收该偏压；及

控制端，用来接收该第二控制信号。

15.根据权利要求11所述的液晶显示器，其中该输入电路包含：

第九开关，包含：

第一端，耦接于该移位暂存单元的输入端；

第二端，耦接于该节点；及

控制端，耦接于该第九开关的第一端。

16.根据权利要求11所述的液晶显示器，其中该输入电路包含：

第九开关，包含：

第一端，耦接于该移位暂存单元的输入端；

第二端，耦接于该节点；及

控制端，用来接收该第二时钟信号。

17.根据权利要求11所述的液晶显示器，其中该提升电路包含：

第十开关，包含：

第一端，用来接收该第一时钟信号；

第二端，耦接于该移位暂存单元的输出端；及

控制端，耦接于该节点。

18.根据权利要求11所述的液晶显示器，还包含：

第十一开关，包含：

第一端，耦接于该移位暂存单元的输出端；

第二端，用来接收该偏压；及

控制端，耦接于下级移位暂存单元。

19.根据权利要求11所述的液晶显示器，其中该移位寄存器的输入端耦接于前级移位寄存器的输出端以接收该输入信号。