CN101976581B - 移位寄存器电路 - Google Patents

Abstract

一种具有波形削角功能的移位寄存器电路，其包含多级移位寄存器。每一级移位寄存器包含第一输入单元、上拉单元、下拉电路、第二输入单元、控制单元以及波形削角单元。第一输入单元用来根据第一栅极信号输出第一驱动控制电压。上拉单元用来根据第一驱动控制电压上拉第二栅极信号。下拉电路用来下拉第一驱动控制电压与第二栅极信号。第二输入单元用来根据第一栅极信号输出第二驱动控制电压。控制单元用来根据第二驱动控制电压与辅助信号以产生控制信号。波形削角单元用来根据控制信号对第二栅极信号执行波形削角操作。本发明可减轻画面闪烁现象以提高图像显示品质。

Description

移位寄存器电路

技术领域

本发明涉及一种移位寄存器电路，尤其涉及一种具有波形削角功能的移位寄存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示装置包含多个像素单元、源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，据以控制多个数据信号的写入操作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。

图1为公知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，其中只显示第(N-1)级移位寄存器111、第N级移位寄存器112以及第(N+1)级移位寄存器113。每一级移位寄存器用来根据第一时钟脉冲CK1与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位寄存器111用来产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器112用来产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器113用来产生栅极信号SGn+1馈入至栅极线GLn+1。第N级移位寄存器112包含上拉单元120、输入单元130、储能单元125、放电单元140、下拉单元150以及控制单元160。上拉单元120用来根据驱动控制电压VQn以上拉栅极信号SGn。放电单元140与下拉单元150用来根据控制单元160所产生的下拉控制信号以分别下拉驱动控制电压VQn与栅极信号SGn。

在移位寄存器电路100的操作中，多级移位寄存器提供具有周期性脉波的多个栅极信号至多个像素单元，用来将多个数据信号写入为多个像素电压。然而，多个栅极信号的每一脉波实质上为理想方波，所以每一脉波的降缘可经由像素单元的寄生电容的耦合操作而下拉所写入的像素电压，此即馈通效应(Feed-through effect)，其易导致图像闪烁(Image Flicker)的现象，因而降低显示品质。

发明内容

为了解决现有技术的问题，依据本发明的实施例，其揭示一种用来提供多个栅极信号至多个栅极线的具有波形削角功能的移位寄存器电路。这种移位寄存器电路包含多级移位寄存器，其中第N级移位寄存器包含第一输入单元、上拉单元、下拉电路、第二输入单元、控制单元、波形削角单元以及下拉单元。第一输入单元电连接于第(N-1)级移位寄存器以接收第(N-1)栅极信号，用来根据第(N-1)栅极信号输出第一驱动控制电压。上拉单元电连接于第一输入单元与第N栅极线，用来根据第一驱动控制电压与系统时钟脉冲以上拉第N栅极信号，其中第N栅极线用以传输第N栅极信号。下拉电路电连接于第一输入单元与上拉单元，用来下拉第一驱动控制电压与第N栅极信号。第二输入单元电连接于第(N-1)级移位寄存器以接收第(N-1)栅极信号，用来根据第(N-1)栅极信号输出第二驱动控制电压。控制单元电连接于第二输入单元，用来根据第二驱动控制电压与辅助信号以产生控制信号。波形削角单元电连接于控制单元与第N栅极线，用来根据控制信号对第N栅极信号执行波形削角操作。下拉单元电连接于第(N+1)级移位寄存器以接收第(N+1)栅极信号，用来根据第(N+1)栅极信号以下拉第二驱动控制电压。

依据本发明的实施例，其另揭示一种用来提供多个栅极信号至多个栅极线的具有波形削角功能的移位寄存器电路。这种移位寄存器电路包含多级移位寄存器，其中第N级移位寄存器包含输入单元、上拉单元、下拉电路、控制单元以及波形削角单元。输入单元电连接于第(N-1)级移位寄存器以接收第(N-1)栅极信号，用来根据第(N-1)栅极信号输出驱动控制电压。上拉单元电连接于输入单元与第N栅极线，用来根据驱动控制电压与系统时钟脉冲以上拉第N栅极信号，其中第N栅极线用以传输第N栅极信号。下拉电路电连接于输入单元与上拉单元，用来下拉驱动控制电压与第N栅极信号。控制单元电连接于输入单元，用来根据驱动控制电压与辅助信号以产生控制信号。波形削角单元电连接于控制单元与第N栅极线，用来根据控制信号对第N栅极信号执行波形削角操作。

依据本发明的实施例，其另揭示一种用来提供多个栅极信号至多个栅极线的具有波形削角功能的移位寄存器电路。这种移位寄存器电路包含多级移位寄存器，其中第N级移位寄存器包含输入单元、上拉单元、下拉电路、控制单元以及波形削角单元。输入单元电连接于第(N-1)级移位寄存器以接收第(N-1)栅极信号，用来根据第(N-1)栅极信号输出驱动控制电压。上拉单元电连接于输入单元与第N栅极线，用来根据驱动控制电压与系统时钟脉冲以上拉第N栅极信号，其中第N栅极线用以传输第N栅极信号。下拉电路电连接于输入单元与上拉单元，用来下拉驱动控制电压与第N栅极信号。波形削角单元电连接于该输入单元与该第N栅极线，用来根据一辅助信号与该驱动控制电压对该第N栅极信号执行波形削角操作。

本发明可减轻画面闪烁现象以提高图像显示品质。

附图说明

图1为公知移位寄存器电路的示意图。

图2为本发明第一实施例的移位寄存器电路的示意图。

图3为图2的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图4为本发明第二实施例的移位寄存器电路的示意图。

图5为本发明第三实施例的移位寄存器电路的示意图。

图6为图5的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图7为本发明第四实施例的移位寄存器电路的示意图。

图8为本发明第五实施例的移位寄存器电路的示意图。

图9为图8的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图10为本发明第六实施例的移位寄存器电路的示意图。

其中，附图标记说明如下：

100、200、400、500、700、移位寄存器电路800、1000

111、211、411、511、711、第(N-1)级移位寄存器811、1011

112、212、412、512、712、第N级移位寄存器812、1012

113、213、413、513、713、第(N+1)级移位寄存器813、1013

120、220、520、820         上拉单元

125、225、525、825         储能单元

130、530、830、230、280    输入单元

140                        放电单元

150、250、450、255、455、  下拉单元

290、460、550、555、750、

755、760、850、855、1050、

1055、1060

160、245、445、545、745、  控制单元

285、585、845、1045

221、521、231、531、246、  晶体管

446、748、247、447、749、

251、451、547、747、256、

456、546、746、448、281、

586、286、596、291、556、

756、296、551、751、449、

461、821、831、896、846、

847、851、856、1046、1047、

1048、1049、1051、1056、1061

226、526、826              电容

240、440、540、740、1040   下拉电路

295、595、895            波形削角单元

GLn-1、GLn、GLn+1        栅极线

CK1、CK2                 时钟脉冲

Saux                     辅助信号

Sc1、Sc2                 控制信号

SGn-2、SGn-1、SGn、      栅极信号

SGn+1、SGn+2

T1、T2、T3、T4           时段

Vh1～Vh5                 高电压

VQn、VQn1、VQn2          驱动控制电压

Vss                      低电源电压

具体实施方式

下文依本发明移位寄存器电路，特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-1)级移位寄存器211、第N级移位寄存器212以及第(N+1)级移位寄存器213，其中只有第N级移位寄存器212显示内部功能单元结构，其余级移位寄存器类同于第N级移位寄存器212，所以不另赘述。在移位寄存器电路200的操作中，第(N-1)级移位寄存器211用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器212用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器213用以提供栅极信号SGn+1馈入至栅极线GLn+1。

第N级移位寄存器212包含上拉单元220、第一输入单元230、储能单元225、下拉电路240、第二输入单元280、第一控制单元285、第一下拉单元290以及波形削角单元295。第一输入单元230电连接于第(N-1)级移位寄存器211，用来根据栅极信号SGn-1输出第一驱动控制电压VQn1，所以第N级移位寄存器212以栅极信号SGn-1作为使能所需的启始脉波信号。储能单元225电连接于第一输入单元230与上拉单元220，用来存储第一驱动控制电压VQn1。上拉单元220电连接于第一输入单元230与栅极线GLn，用来根据第一驱动控制电压VQn1与第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。下拉电路240包含第二控制单元245、第二下拉单元255与第三下拉单元250。第二控制单元245电连接于第一输入单元230，用来根据第一驱动控制电压VQn1与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生第二控制信号Sc2。第二下拉单元255电连接于第二控制单元245与栅极线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第三下拉单元250电连接于第二控制单元245与第一输入单元230，用来根据第二控制信号Sc2以下拉第一驱动控制电压VQn1。

第二输入单元280电连接于第(N-1)级移位寄存器211，用来根据栅极信号SGn-1输出第二驱动控制电压VQn2。第一控制单元285电连接于第二输入单元280，用来根据第二驱动控制电压VQn2与辅助信号Saux以产生第一控制信号Sc1。第一下拉单元290电连接于第(N+1)级移位寄存器213与第二输入单元280，用来根据栅极信号SGn+1以下拉第二驱动控制电压VQn2。波形削角单元295电连接于第一控制单元285与栅极线GLn，用来根据第一控制信号Sc1对栅极信号SGn执行波形削角操作。

在图2的实施例中，上拉单元220包含第一晶体管221，第一输入单元230包含第二晶体管231，储能单元225包含电容226，第二输入单元280包含第三晶体管281，第一控制单元285包含第四晶体管286，第一下拉单元290包含第五晶体管291，波形削角单元295包含第六晶体管296，第二下拉单元255包含第七晶体管256，第三下拉单元250包含第八晶体管251，第二控制单元245包含第九晶体管246与第十晶体管247。第一晶体管221至第十晶体管247为薄膜晶体管(Thin Film Transistor)或场效应晶体管(FieldEffect Transistor)。

第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，第二端电连接于栅极线GLn，栅极端电连接于第一输入单元230。电容226电连接于第一晶体管221的栅极端与第二端之间。第二晶体管231包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器211以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于第一晶体管221的栅极端。第三晶体管281包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器211以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于第一控制单元285。第四晶体管286包含第一端、第二端与栅极端，其中第一端用以接收辅助信号Saux，第二端电连接于波形削角单元295，栅极端电连接于第三晶体管281的第二端。第五晶体管291包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管281的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第(N+1)级移位寄存器213以接收栅极信号SGn+1。第六晶体管296包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管286的第二端。

第七晶体管256包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元245以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第八晶体管251包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端电连接于第二控制单元245以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第九晶体管246包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第七晶体管256的栅极端与第八晶体管251的栅极端。第十晶体管247包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管246的第二端，栅极端电连接于第二晶体管231的第二端，第二端用以接收低电源电压Vss。

图3为图2的移位寄存器电路200的工作相关信号波形示意图，其中横轴为时间轴。在图3中，由上往下的信号分别为辅助信号Saux、第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、第一驱动控制电压VQn1、第二驱动控制电压VQn2、第一控制信号Sc1、栅极信号SGn以及栅极信号SGn+1。如图3所示，于时段T1内，栅极信号SGn-1由低电平电压切换至高电平电压，据以导通第二晶体管231与第三晶体管281，而第一驱动控制电压VQn1与第二驱动控制电压VQn2也就跟着上升至第一高电压Vh1，进而导通第一晶体管221与第四晶体管286。此时，电容226用来存储第一驱动控制电压VQn1，而第一驱动控制电压VQn1另会导通第十晶体管247以下拉第二控制信号Sc2至低电源电压Vss，进而截止第七晶体管256与第八晶体管251。

于时段T2内，栅极信号SGn-1由高电平电压下降至低电平电压，据以截止第二晶体管231与第三晶体管281，进而使第一驱动控制电压VQn1与第二驱动控制电压VQn2均成为浮接电压。同时，第一时钟脉冲CK1由低电平电压切换至高电平电压，所以可借由第一晶体管221的元件电容耦合作用将第一驱动控制电压VQn1由第一高电压Vh1上拉至第二高电压Vh2，并据以持续导通第一晶体管221，进而将栅极信号SGn由低电平电压上拉至第三高电压Vh3。

于时段T3内，辅助信号Saux由低电平电压切换至高电平电压，所以可借由第四晶体管286的元件电容耦合作用将第二驱动控制电压VQn2由第一高电压Vh1上拉至第四高电压Vh4，并据以持续导通第四晶体管286，进而将第一控制信号Sc1由低电平电压上拉至高电平电压。此时，第一控制信号Sc1会导通第六晶体管296，而栅极信号SGn即于时段T3内从第三高电压Vh3下降至第五高电压Vh5。

于时段T4内，第一时钟脉冲CK1由高电平电压切换至低电平电压，所以栅极信号SGn也跟着从第五高电压Vh5切换至低电平电压，而借由电容226的耦合作用，第一驱动控制电压VQn1也被下拉至低电平电压，第十晶体管247因而截止。同时，由于第二时钟脉冲CK2由低电平电压切换至高电平电压，进而使第二控制信号Sc2切换为高电平电压，所以第七晶体管256与第八晶体管251切换为导通状态，据以将栅极信号SGn与第一驱动控制电压VQn1下拉至低电平电压。此外，第(N+1)级移位寄存器213则利用栅极信号SGn作为使能所需的启始脉波信号，而于时段T4内产生高电平的栅极信号SGn+1，使第五晶体管291于时段T4内导通，进而将第二驱动控制电压VQn2从第四高电压Vh4下拉至低电源电压Vss。请注意，栅极信号SGn的降缘从第五高电压Vh5下降至低电平电压，而非从第三高电压Vh3下降至低电平电压，所以可显著缩小其降缘的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。

图4为本发明第二实施例的移位寄存器电路的示意图。如图4所示，移位寄存器电路400包含多级移位寄存器，其中只显示第(N-1)级移位寄存器411、第N级移位寄存器412及第(N+1)级移位寄存器413。第N级移位寄存器412类似于图2所示的第N级移位寄存器212，主要差异在于将下拉电路240置换为下拉电路440。下拉电路440包含第二控制单元445、第二下拉单元455、第三下拉单元450以及第四下拉单元460。第二控制单元445电连接于第一输入单元230，用来根据第一驱动控制电压VQn1与第二时钟脉冲CK2以产生第二控制信号Sc2。第二下拉单元455电连接于第二控制单元445与栅极线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第三下拉单元450电连接于第二控制单元445与第一输入单元230，用来根据第二控制信号Sc2以下拉第一驱动控制电压VQn1。第四下拉单元460电连接于第(N+1)级移位寄存器413与栅极线GLn，用来根据栅极信号SGn+1以下拉栅极信号SGn。

在图4的实施例中，第二下拉单元455包含第七晶体管456，第三下拉单元450包含第八晶体管451，第二控制单元445包含第九晶体管446、第十晶体管447、第十一晶体管448与第十二晶体管449，第四下拉单元460包含第十三晶体管461。第七晶体管456至第十三晶体管461为薄膜晶体管或场效应晶体管。第七晶体管456包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元445以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第八晶体管451包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端电连接于第二控制单元445以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。

第九晶体管446包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，第二端电连接于第七晶体管456的栅极端与第八晶体管451的栅极端。第十晶体管447包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管446的第二端，栅极端电连接于第二晶体管231的第二端，第二端用以接收低电源电压Vss。第十一晶体管448包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第九晶体管446的栅极端。第十二晶体管449包含第一端、第二端与栅极端，其中第一端电连接于第十一晶体管448的第二端，栅极端电连接于第二晶体管231的第二端，第二端用以接收低电源电压Vss。第十三晶体管461包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位寄存器413以接收栅极信号SGn+1，第二端用以接收低电源电压Vss。

移位寄存器电路400的工作相关信号波形同于图3所示的信号波形。在移位寄存器电路400的操作中，于时段T4内，第十三晶体管461可根据栅极信号SGn+1以下拉栅极信号SGn，也即第七晶体管456与第十三晶体管461均用来下拉栅极信号SGn。第二控制单元445的内部结构为公知电路，所以不再赘述其工作原理。

图5为本发明第三实施例的移位寄存器电路的示意图。如图5所示，移位寄存器电路500包含多级移位寄存器，为方便说明，移位寄存器电路500只显示第(N-1)级移位寄存器511、第N级移位寄存器512以及第(N+1)级移位寄存器513，其中只有第N级移位寄存器512显示内部功能单元结构，其余级移位寄存器类同于第N级移位寄存器512，所以不另赘述。在移位寄存器电路500的操作中，第(N-1)级移位寄存器511用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器512用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器513用以提供栅极信号SGn+1馈入至栅极线GLn+1。

第N级移位寄存器512包含上拉单元520、输入单元530、储能单元525、下拉电路540、第一控制单元585以及波形削角单元595。输入单元530电连接于第(N-1)级移位寄存器511，用来根据栅极信号SGn-1输出驱动控制电压VQn，所以第N级移位寄存器512以栅极信号SGn-1作为使能所需的启始脉波信号。储能单元525电连接于输入单元530与上拉单元520，用来存储驱动控制电压VQn。上拉单元520电连接于输入单元530与栅极线GLn，用来根据驱动控制电压VQn与第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。

下拉电路540包含第二控制单元545、第一下拉单元555与第二下拉单元550。第二控制单元545电连接于输入单元530，用来根据驱动控制电压VQn与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生第二控制信号Sc2。第一下拉单元555电连接于第二控制单元545与栅极线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第二下拉单元550电连接于第二控制单元545与输入单元530，用来根据第二控制信号Sc2以下拉驱动控制电压VQn。第一控制单元585电连接于输入单元530，用来根据驱动控制电压VQn与辅助信号Saux以产生第一控制信号Sc1。波形削角单元595电连接于第一控制单元585与栅极线GLn，用来根据第一控制信号Sc1对栅极信号SGn执行波形削角操作。

在图5的实施例中，上拉单元520包含第一晶体管521，输入单元530包含第二晶体管531，储能单元525包含电容526，第一控制单元585包含第三晶体管586，波形削角单元595包含第四晶体管596，第一下拉单元555包含第五晶体管556，第二下拉单元550包含第六晶体管551，第二控制单元545包含第七晶体管546与第八晶体管547。第一晶体管521至第八晶体管547为薄膜晶体管或场效应晶体管。

第一晶体管521包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，第二端电连接于栅极线GLn，栅极端电连接于输入单元530。电容526电连接于第一晶体管521的栅极端与第二端之间。第二晶体管531包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器511以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于第一晶体管521的栅极端。第三晶体管586包含第一端、第二端与栅极端，其中第一端用以接收辅助信号Saux，第二端电连接于波形削角单元595，栅极端电连接于第二晶体管531的第二端。第四晶体管596包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于第三晶体管586的第二端。

第五晶体管556包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元545以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第六晶体管551包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管531的第二端，栅极端电连接于第二控制单元545以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第七晶体管546包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第五晶体管556的栅极端与第六晶体管551的栅极端。第八晶体管547包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管546的第二端，栅极端电连接于第二晶体管531的第二端，第二端用以接收低电源电压Vss。

图6为图5的移位寄存器电路500的工作相关信号波形示意图，其中横轴为时间轴。在图6中，由上往下的信号分别为辅助信号Saux、第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、驱动控制电压VQn、第一控制信号Sc1、栅极信号SGn以及栅极信号SGn+1。如图6所示，于时段T1内，栅极信号SGn-1由低电平电压切换至高电平电压，据以导通第二晶体管531，而驱动控制电压VQn也就跟着上升至第一高电压Vh1，进而导通第一晶体管521与第三晶体管586。此时，电容526用来存储驱动控制电压VQn，而驱动控制电压VQn另会导通第八晶体管547以下拉第二控制信号Sc2至低电源电压Vss，进而截止第五晶体管556与第六晶体管551。

于时段T2内，栅极信号SGn-1由高电平电压下降至低电平电压，据以截止第二晶体管531，进而使驱动控制电压VQn成为浮接电压。同时，第一时钟脉冲CK1由低电平电压切换至高电平电压，所以可借由第一晶体管521的元件电容耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以持续导通第一晶体管521与第三晶体管586，进而将栅极信号SGn由低电平电压上拉至第三高电压Vh3。

于时段T3内，辅助信号Saux由低电平电压切换至高电平电压，所以可借由第三晶体管586的元件电容耦合作用将驱动控制电压VQn由第二高电压Vh2上拉至第四高电压Vh4，并据以持续导通第一晶体管521与第三晶体管586，进而将第一控制信号Sc1由低电平电压上拉至高电平电压。请注意，第四高电压Vh4与第二高电压Vh2的电压差受第三晶体管586的元件电容大小所影响。此时，第一控制信号Sc1会导通第四晶体管596，而栅极信号SGn即于时段T3内从第三高电压Vh3下降至第五高电压Vh5。

于时段T4内，第一时钟脉冲CK1由高电平电压切换至低电平电压，所以栅极信号SGn也跟着从第五高电压Vh5切换至低电平电压，而借由电容526的耦合作用，驱动控制电压VQn也被下拉至低电平电压，第八晶体管547因而截止。同时，由于第二时钟脉冲CK2由低电平电压切换至高电平电压，进而使第二控制信号Sc2切换为高电平电压，所以第五晶体管556与第六晶体管551切换为导通状态，据以将栅极信号SGn与驱动控制电压VQn下拉至低电平电压。此外，第(N+1)级移位寄存器513则利用栅极信号SGn作为使能所需的启始脉波信号，而于时段T4内产生高电平的栅极信号SGn+1。同理，栅极信号SGn的降缘从第五高电压Vh5下降至低电平电压，而非从第三高电压Vh3下降至低电平电压，所以可显着缩小其降缘的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。

图7为本发明第四实施例的移位寄存器电路的示意图。如图7所示，移位寄存器电路700包含多级移位寄存器，其中只显示第(N-1)级移位寄存器711、第N级移位寄存器712及第(N+1)级移位寄存器713。第N级移位寄存器712类似于图5所示的第N级移位寄存器512，主要差异在于将下拉电路540置换为下拉电路740。下拉电路740包含第二控制单元745、第一下拉单元755、第二下拉单元750以及第三下拉单元760。第二控制单元745电连接于输入单元530，用来根据驱动控制电压VQn与第二时钟脉冲CK2以产生第二控制信号Sc2。第一下拉单元755电连接于第二控制单元745与栅极线GLn，用来根据第二控制信号Sc2以下拉栅极信号SGn。第二下拉单元750电连接于第二控制单元745与输入单元530，用来根据第二控制信号Sc2以下拉驱动控制电压VQn。第三下拉单元760电连接于第(N+1)级移位寄存器713与栅极线GLn，用来根据栅极信号SGn+1以下拉栅极信号SGn。

在图7的实施例中，第一下拉单元755包含第五晶体管756，第二下拉单元750包含第六晶体管751，第二控制单元745包含第七晶体管746、第八晶体管747、第九晶体管748与第十晶体管749，第三下拉单元760包含第十一晶体管761。第五晶体管756至第十一晶体管761为薄膜晶体管或场效应晶体管。第五晶体管756包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第二控制单元745以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。第六晶体管751包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管531的第二端，栅极端电连接于第二控制单元745以接收第二控制信号Sc2，第二端用以接收低电源电压Vss。

第七晶体管746包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，第二端电连接于第五晶体管756的栅极端与第六晶体管751的栅极端。第八晶体管747包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管746的第二端，栅极端电连接于第二晶体管531的第二端，第二端用以接收低电源电压Vss。第九晶体管748包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第七晶体管746的栅极端。第十晶体管749包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管748的第二端，栅极端电连接于第二晶体管531的第二端，第二端用以接收低电源电压Vss。第十一晶体管761包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位寄存器713以接收栅极信号SGn+1，第二端用以接收低电源电压Vss。

移位寄存器电路700的工作相关信号波形同于图6所示的信号波形。在移位寄存器电路700的操作中，于时段T4内，第十一晶体管761可根据栅极信号SGn+1以下拉栅极信号SGn，也即第五晶体管756与第十一晶体管761均用来下拉栅极信号SGn。第二控制单元745的内部结构为公知电路，所以不再赘述其工作原理。

图8为本发明第五实施例的移位寄存器电路的示意图。如图8所示，移位寄存器电路800包含多级移位寄存器，为方便说明，移位寄存器电路800只显示第(N-1)级移位寄存器811、第N级移位寄存器812以及第(N+1)级移位寄存器813，其中只有第N级移位寄存器812显示内部功能单元结构，其余级移位寄存器与第N级移位寄存器812雷同，所以不另赘述。在移位寄存器电路800的操作中，第(N-1)级移位寄存器811用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器812用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器813用以提供栅极信号SGn+1馈入至栅极线GLn+1。

第N级移位寄存器812包含上拉单元820、输入单元830、储能单元825、下拉电路840、以及波形削角单元895。输入单元830电连接于第(N-1)级移位寄存器811，用来根据栅极信号SGn-1输出驱动控制电压VQn，所以第N级移位寄存器812以栅极信号SGn-1作为使能所需的启始脉波信号。储能单元825电连接于输入单元830与上拉单元820，用来存储驱动控制电压VQn。上拉单元820电连接于输入单元830与栅极线GLn，用来根据驱动控制电压VQn与第一时钟脉冲CK1以上拉栅极线GLn的栅极信号SGn。

下拉电路840的结构以及工作原理与下拉电路540类似。下拉电路840包含第二控制单元845、第一下拉单元855与第二下拉单元850。第一控制单元845电连接于输入单元830，用来根据驱动控制电压VQn与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生第一控制信号Sc1。第一下拉单元855电连接于第二控制单元845与栅极线GLn，用来根据第一控制信号Sc1以下拉栅极信号SGn。第二下拉单元850电连接于第二控制单元845与输入单元830，用来根据第一控制信号Sc1以下拉驱动控制电压VQn。波形削角单元895电连接于上拉单元820与栅极线GLn，用来根据辅助信号Saux与驱动控制电压VQn对栅极信号SGn执行波形削角操作。

在图8的实施例中，上拉单元820包含第一晶体管821，输入单元830包含第二晶体管831，储能单元825包含电容826，波形削角单元895包含第三晶体管896，第一下拉单元855包含第四晶体管856，第二下拉单元850包含第五晶体管851，第一控制单元845包含第六晶体管846与第七晶体管847。第一晶体管821至第七晶体管847为薄膜晶体管或场效应晶体管。

第一晶体管821包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，第二端电连接于栅极线GLn，栅极端电连接于输入单元830。电容826电连接于第一晶体管821的栅极端与第二端之间。第二晶体管831包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器811以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于第一晶体管821的栅极端。第三晶体管896包含第一端、第二端与栅极端，其中第一端用以接收辅助信号Saux，第二端电连接于栅极线GLn，栅极端电连接于第二晶体管831的第二端。

第四晶体管856包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第一控制单元845以接收第一控制信号Sc1，第二端用以接收低电源电压Vss。第五晶体管851包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管831的第二端，栅极端电连接于第一控制单元845以接收第一控制信号Sc1，第二端用以接收低电源电压Vss。第六晶体管846包含第一端、第二端与栅极端，其中第一端用以接收第二时钟脉冲CK2，栅极端电连接于第一端，第二端电连接于第四晶体管856的栅极端与第五晶体管851的栅极端。第七晶体管847包含第一端、第二端与栅极端，其中第一端电连接于第六晶体管846的第二端，栅极端电连接于第二晶体管831的第二端，第二端用以接收低电源电压Vss。

图9为图8的移位寄存器电路800的工作相关信号波形示意图，其中横轴为时间轴。在图9中，由上往下的信号分别为辅助信号Saux、第一时钟脉冲CK1、第二时钟脉冲CK2、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn以及栅极信号SGn+1。如图9所示，于时段T1内，栅极信号SGn-1由低电平电压切换至高电平电压，据以导通第二晶体管831，而驱动控制电压VQn也就跟着上升至第一高电压Vh1，进而导通第一晶体管821与第三晶体管896。此时，电容826用来存储驱动控制电压VQn，而驱动控制电压VQn另会导通第七晶体管847以下拉第一控制信号Sc1至低电源电压Vss，进而截止第四晶体管856与第五晶体管851。

于时段T2内，栅极信号SGn-1由高电平电压下降至低电平电压，据以截止第二晶体管831，进而使驱动控制电压VQn成为浮接电压。同时，第一时钟脉冲CK1由低电平电压切换至高电平电压，且此时辅助信号Saux也由低电平电压切换至高电平电压，所以可借由第一晶体管821与第三晶体管896的元件电容耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以持续导通第一晶体管821与第三晶体管896，进而将栅极信号SGn由低电平电压上拉至第三高电压Vh3。

于时段T3内，辅助信号Saux由高电平电压切换至低电平电压，由于此时驱动控制电压VQn为高电平，因此第三晶体管896会导通。如此辅助信号Saux于时段T3内透过第四晶体管596将栅极信号SGn从第三高电压Vh3下拉至第四高电压Vh4。

于时段T4内，第一时钟脉冲CK1由高电平电压切换至低电平电压，所以栅极信号SGn也跟着从第四高电压Vh4切换至低电平电压，而借由电容826的耦合作用，驱动控制电压VQn也被下拉至低电平电压，第七晶体管847因而截止。同时，由于第二时钟脉冲CK2由低电平电压切换至高电平电压，进而使第一控制信号Sc1切换为高电平电压，所以第四晶体管856与第五晶体管851切换为导通状态，据以将栅极信号SGn与驱动控制电压VQn下拉至低电平电压。此外，第(N+1)级移位寄存器813则利用栅极信号SGn作为使能所需的启始脉波信号，而于时段T4内产生高电平的栅极信号SGn+1。同理，栅极信号SGn的降缘从第四高电压Vh4下降至低电平电压，而非从第三高电压Vh3下降至低电平电压，所以可显着缩小其降缘的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。

图10为本发明第六实施例的移位寄存器电路的示意图。如图10所示，移位寄存器电路1000包含多级移位寄存器，其中只显示第(N-1)级移位寄存器1011、第N级移位寄存器1012及第(N+1)级移位寄存器1013。第N级移位寄存器1012类似于图8所示的第N级移位寄存器812，主要差异在于将下拉电路840置换为下拉电路1040。下拉电路1040包含第一控制单元1045、第一下拉单元1055、第二下拉单元1050以及第三下拉单元1060，下拉电路1040的结构及工作原理与下拉电路740类似，故不再赘述。在图10的实施例中，第一下拉单元1055包含第四晶体管1056，第二下拉单元1050包含第五晶体管1051，第一控制单元1045包含第六晶体管1046、第七晶体管1047、第八晶体管1048与第九晶体管1049，第三下拉单元1060包含第十晶体管1061。第四晶体管1056至第十晶体管1061为薄膜晶体管或场效应晶体管，且其耦接方式如图10所示，故不再赘述。

移位寄存器电路1000的工作相关信号波形同于图9所示的信号波形。在移位寄存器电路1000的操作中，于时段T4内，第十晶体管1061可根据栅极信号SGn+1以下拉栅极信号SGn，也即第四晶体管1056与第十晶体管1061均用来下拉栅极信号SGn。第一控制单元1045的内部结构为公知电路，所以不再赘述其工作原理。综上所述，相较于公知移位寄存器电路，本发明移位寄存器电路可显着缩小其输出的栅极信号的脉波降缘的压差，据以减少馈通效应，也即可减轻画面闪烁现象以提高图像显示品质。此外，在本发明移位寄存器电路的结构中，下拉电路并不限于上述实施例，任何可用来下拉驱动控制电压与栅极信号的电路均可取代上述实施例的下拉电路，而本发明移位寄存器电路并不会因不同下拉电路而影响其波形削角功能。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (31)

1.一种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含：

一第一输入单元，电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收所述多个栅极信号的一第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一第一驱动控制电压；

一储能单元，电连接于该第一输入单元与所述多个栅极线的一第N栅极线之间，用来存储该第一驱动控制电压；

一上拉单元，电连接于该第一输入单元与所述多个栅极线的一第N栅极线，用来根据该第一驱动控制电压与一第一时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；

一下拉电路，电连接于该第一输入单元与该上拉单元，用来下拉该第一驱动控制电压与该第N栅极信号；

一第二输入单元，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一第二驱动控制电压；

一第一控制单元，电连接于该第二输入单元，用来根据该第二驱动控制电压与一辅助信号以产生一第一控制信号；

一波形削角单元，电连接于该第一控制单元与该第N栅极线，用来根据该第一控制信号对该第N栅极信号执行波形削角操作；以及

一第一下拉单元，电连接于所述多级移位寄存器的一第(N+1)级移位寄存器以接收所述多个栅极信号的一第(N+1)栅极信号，用来根据该第(N+1)栅极信号以下拉该第二驱动控制电压。

2.如权利要求1所述的移位寄存器电路，其中该储能单元包含一电容。

3.如权利要求1所述的移位寄存器电路，其中该第一输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；

一栅极端，电连接于该晶体管的第一端；以及

一第二端，电连接于该上拉单元与该下拉电路。

4.如权利要求1所述的移位寄存器电路，其中该上拉单元包含一晶体管，该晶体管包含：

一第一端，用以接收该第一时钟脉冲；

一栅极端，电连接于该第一输入单元以接收该第一驱动控制电压；以及

一第二端，电连接于该第N栅极线。

5.如权利要求1所述的移位寄存器电路，其中该第二输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；

一栅极端，电连接于该晶体管的第一端；以及

一第二端，电连接于该第一控制单元与该第一下拉单元。

6.如权利要求1所述的移位寄存器电路，其中该第一控制单元包含一晶体管，该晶体管包含：

一第一端，用以接收该辅助信号；

一栅极端，电连接于该第二输入单元以接收该第二驱动控制电压；以及

一第二端，电连接于该波形削角单元。

7.如权利要求1所述的移位寄存器电路，其中该第一下拉单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第二输入单元；

一栅极端，电连接于该第(N+1)级移位寄存器以接收该第(N+1)栅极信号；以及

一第二端，用以接收一低电源电压。

8.如权利要求1所述的移位寄存器电路，其中该波形削角单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N栅极线；

一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及

一第二端，用以接收一低电源电压。

9.如权利要求1所述的移位寄存器电路，其中该下拉电路包含：

一第二控制单元，电连接于该第一输入单元，用来根据该第一驱动控制电压与反相于该第一时钟脉冲的一第二时钟脉冲以产生一第二控制信号；

一第二下拉单元，电连接于该第二控制单元与该第N栅极线，用来根据该第二控制信号以下拉该第N栅极信号；以及

一第三下拉单元，电连接于该第二控制单元与该第一输入单元，用来根据该第二控制信号以下拉该第一驱动控制电压。

10.如权利要求9所述的移位寄存器电路，其中：

该第二控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第一晶体管的第一端，该第二端电连接于该第二下拉单元与该第三下拉单元；以及

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端用来接收一低电源电压；

该第二下拉单元包含：

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；以及

该第三下拉单元包含：

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压。

11.如权利要求9所述的移位寄存器电路，其中该下拉电路另包含：

一第四下拉单元，电连接于该第N栅极线与该第(N+1)级移位寄存器，用来根据该第(N+1)栅极信号以下拉该第N栅极信号。

12.如权利要求11所述的移位寄存器电路，其中：

该第二控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该第二端电连接于该第二下拉单元与该第三下拉单元；

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端用来接收一低电源电压；

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该第一输入单元以接收该第一驱动控制电压，该第二端用来接收该低电源电压；

该第二下拉单元包含：

一第五晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；

该第三下拉单元包含：

一第六晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；以及

该第四下拉单元包含：

一第七晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第(N+1)级移位寄存器以接收该第(N+1)栅极信号，该第二端用来接收该低电源电压。

13.一种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含：

一输入单元，电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收所述多个栅极信号的一第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一驱动控制电压；

一储能单元，电连接于该输入单元与所述多个栅极线的一第N栅极线之间，用来存储该驱动控制电压；

一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，用来根据该驱动控制电压与一第一时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；

一下拉电路，电连接于该输入单元与该上拉单元，用来下拉该驱动控制电压与该第N栅极信号；

一第一控制单元，电连接于该输入单元，用来根据该驱动控制电压与一辅助信号以产生一第一控制信号；以及

一波形削角单元，电连接于该第一控制单元与该第N栅极线，用来根据该第一控制信号对该第N栅极信号执行波形削角操作。

14.如权利要求13所述的移位寄存器电路，其中该储能单元包含一电容。

15.如权利要求13所述的移位寄存器电路，其中该输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；

一栅极端，电连接于该晶体管的第一端；以及

一第二端，电连接于该上拉单元、该下拉电路与该第一控制单元。

16.如权利要求13所述的移位寄存器电路，其中该上拉单元包含一晶体管，该晶体管包含：

一第一端，用以接收该第一时钟脉冲；

一栅极端，电连接于该输入单元以接收该驱动控制电压；以及

一第二端，电连接于该第N栅极线。

17.如权利要求13所述的移位寄存器电路，其中该第一控制单元包含一晶体管，该晶体管包含：

一第一端，用以接收该辅助信号；

一栅极端，电连接于该输入单元以接收该驱动控制电压；以及

一第二端，电连接于该波形削角单元。

18.如权利要求13所述的移位寄存器电路，其中该波形削角单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第N栅极线；

一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及

一第二端，用以接收一低电源电压。

19.如权利要求13所述的移位寄存器电路，其中该下拉电路包含：

一第二控制单元，电连接于该输入单元，用来根据该驱动控制电压与反相于该第一时钟脉冲的一第二时钟脉冲以产生一第二控制信号；

一第一下拉单元，电连接于该第二控制单元与该第N栅极线，用来根据该第二控制信号以下拉该第N栅极信号；以及

一第二下拉单元，电连接于该第二控制单元与该输入单元，用来根据该第二控制信号以下拉该驱动控制电压。

20.如权利要求19所述的移位寄存器电路，其中：

该第二控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第一晶体管的第一端，该第二端电连接于该第一下拉单元与该第二下拉单元；以及

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收一低电源电压；

该第一下拉单元包含：

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；以及

该第二下拉单元包含：

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压。

21.如权利要求19所述的移位寄存器电路，其中该下拉电路另包含：

一第三下拉单元，电连接于所述多级移位寄存器的一第(N+1)级移位寄存器以接收所述多个栅极信号的一第(N+1)栅极信号，用来根据该第(N+1)栅极信号以下拉该第N栅极线的该第N栅极信号。

22.如权利要求21所述的移位寄存器电路，其中：

该第二控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该第二端电连接于该第一下拉单元与该第二下拉单元；

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收一低电源电压；

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压；

该第一下拉单元包含：

一第五晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；

该第二下拉单元包含：

一第六晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第二控制信号，该第二端用来接收该低电源电压；以及

该第三下拉单元包含：

一第七晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第(N+1)级移位寄存器以接收该第(N+1)栅极信号，该第二端用来接收该低电源电压。

23.一种移位寄存器电路，用以提供多个栅极信号至多个栅极线，该移位寄存器电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含：

一输入单元，电连接于所述多级移位寄存器的一第(N-1)级移位寄存器以接收所述多个栅极信号的一第(N-1)栅极信号，用来根据该第(N-1)栅极信号输出一驱动控制电压；

一储能单元，电连接于该输入单元与所述多个栅极线的一第N栅极线之间，用来存储该驱动控制电压；

一上拉单元，电连接于该输入单元与所述多个栅极线的一第N栅极线，用来根据该驱动控制电压与一第一时钟脉冲以上拉所述多个栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；

一下拉电路，电连接于该输入单元与该上拉单元，用来下拉该驱动控制电压与该第N栅极信号；以及

一波形削角单元，电连接于该输入单元与该第N栅极线，用来根据一辅助信号与该驱动控制电压对该第N栅极信号执行波形削角操作。

24.如权利要求23所述的移位寄存器电路，其中该储能单元包含一电容。

25.如权利要求23所述的移位寄存器电路，其中该输入单元包含一晶体管，该晶体管包含：

一第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；

一栅极端，电连接于该晶体管的第一端；以及

一第二端，电连接于该上拉单元、该下拉电路与该波形削角单元。

26.如权利要求23所述的移位寄存器电路，其中该上拉单元包含一晶体管，该晶体管包含：

一第一端，用以接收该第一时钟脉冲；

一栅极端，电连接于该输入单元以接收该驱动控制电压；以及

一第二端，电连接于该第N栅极线。

27.如权利要求23所述的移位寄存器电路，其中该波形削角单元包含一晶体管，该晶体管包含：

一第一端，用以接收该辅助信号；

一栅极端，电连接于该输入单元以接收该驱动控制电压；以及

一第二端，电连接于该第N栅极线。

28.如权利要求23所述的移位寄存器电路，其中该下拉电路包含：

一第一控制单元，电连接于该输入单元，用来根据该驱动控制电压与反相于该第一时钟脉冲的一第二时钟脉冲以产生一第一控制信号；

一第一下拉单元，电连接于该第一控制单元与该第N栅极线，用来根据该第一控制信号以下拉该第N栅极信号；以及

一第二下拉单元，电连接于该第一控制单元与该输入单元，用来根据该第一控制信号以下拉该驱动控制电压。

29.如权利要求28所述的移位寄存器电路，其中：

该第一控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第一晶体管的第一端，该第二端电连接于该第一下拉单元与该第二下拉单元；以及

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收一低电源电压；

该第一下拉单元包含：

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第一控制信号，该第二端用来接收该低电源电压；以及

该第二下拉单元包含：

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第一控制信号，该第二端用来接收该低电源电压。

30.如权利要求28所述的移位寄存器电路，其中该下拉电路另包含：

一第三下拉单元，电连接于所述多级移位寄存器的一第(N+1)级移位寄存器以接收所述多个栅极信号的一第(N+1)栅极信号，用来根据该第(N+1)栅极信号以下拉该第N栅极线的该第N栅极信号。

31.如权利要求30所述的移位寄存器电路，其中：

该第一控制单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该第二端电连接于该第一下拉单元与该第二下拉单元；

一第二晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收一低电源电压；

一第三晶体管，包含一第一端、一第二端与一栅极端，其中该第一端用以接收该第二时钟脉冲，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及

一第四晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压；

该第一下拉单元包含：

一第五晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第一晶体管的第二端以接收该第一控制信号，该第二端用来接收该低电源电压；

该第二下拉单元包含：

一第六晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该输入单元，该栅极端电连接于该第一晶体管的第二端以接收该第一控制信号，该第二端用来接收该低电源电压；以及

该第三下拉单元包含：

一第七晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第(N+1)级移位寄存器以接收该第(N+1)栅极信号，该第二端用来接收该低电源电压。

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