CN101853705B - 移位缓存器电路 - Google Patents

Abstract

本发明实施例提供一种移位缓存器电路，该移位缓存器电路包含多级移位缓存器以提供多个栅极信号至多个栅极线。每一级移位缓存器包含上拉单元、输入单元、储能单元、放电单元以及下拉单元。上拉单元根据驱动控制电压与第一时钟以上拉第一栅极信号。输入单元用来将前级移位缓存器产生的第二栅极信号输入为驱动控制电压，驱动控制电压即储存于储能单元。放电单元用来根据第二时钟与第三时钟对驱动控制电压执行交互下拉运作。下拉单元用来根据第二时钟与第三时钟对第N栅极信号执行交互下拉运作。通过本发明实施例，可降低漏电流与减轻电压应力，提高移位缓存器电路的可靠度及使用寿命。

Description

移位缓存器电路

技术领域

本发明关于一种移位缓存器电路(SHIFT REGISTER CIRCUIT)，尤其是一种可降低漏电流与减轻电压应力的移位缓存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，据以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含有多个像素单元、移位缓存器电路以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。移位缓存器电路包含多级移位缓存器，用来产生多个栅极信号馈入多个像素单元以控制多个数据信号的写入运作。因此，移位缓存器电路即为控制数据信号写入操作的关键性元件。

图1为已有的移位缓存器电路的示意图。如图1所示，移位缓存器电路100包含多级移位缓存器，其中只显示第(N-1)级移位缓存器111、第N级移位缓存器112以及第(N+1)级移位缓存器113，据以方便说明。每一级移位缓存器用来根据第一时钟CK1或反相于第一时钟CK1的第二时钟CK2以产生对应栅极信号馈入至对应栅极线，例如第(N-1)级移位缓存器111用来根据第二时钟CK2以产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器112用来根据第一时钟CK1以产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器113用来根据第二时钟CK2以产生栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器112包含上拉单元120、输入单元130、储能单元125、放电单元140、下拉单元150、以及控制单元160。上拉单元120用来根据驱动控制电压VQn以上拉栅极信号SGn。放电单元140与下拉单元150用来根据控制单元160所产生的下拉控制电压Vdn以分别下拉驱动控制电压VQn与栅极信号SGn。

在第N级移位缓存器112的运作中，当驱动控制电压VQn没有被上拉至高准位电压时，由于驱动控制电压VQn与栅极信号SGn的低准位电压均为低电源电压Vss，因此第一时钟CK1的升缘/降缘经由上拉单元120的元件电容耦合作用所导致驱动控制电压VQn的涟波可使上拉单元120发生漏电流，从而使栅极信号SGn的电压准位随之显著漂移而降低影像显示质量。就另一方面而言，当驱动控制电压VQn没有被上拉至高准位电压时，下拉控制电压Vdn大约保持在高电源电压Vdd，用来持续导通放电单元140与下拉单元150的晶体管，据以持续下拉驱动控制电压VQn与栅极信号SGn，亦即放电单元140与下拉单元150的晶体管长时间承受高电压应力，所以容易导致临界电压漂移。此外，当下拉控制电压Vdn被下拉至低电源电压Vss时，控制单元160的二晶体管会同时导通而导致高消耗功率，操作温度也就随之升高，如此会降低移位缓存器电路100的可靠度及使用寿命。

发明内容

依据本发明的实施例揭示一种移位缓存器电路，用以提供多个栅极信号至多条栅极线。这种移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含上拉单元、输入单元、储能单元、放电单元、以及下拉单元。上拉单元电连接于第N栅极线，用来根据驱动控制电压与第一时钟(Clock)以上拉第N栅极信号。输入单元电连接于上拉单元与第(N-1)级移位缓存器，用来将第(N-1)级移位缓存器所产生的第(N-1)栅极信号输入为驱动控制电压。储能单元电连接于上拉单元与输入单元，用来储存驱动控制电压。放电单元电连接于储能单元，用来根据第二时钟与第三时钟对驱动控制电压执行交互下拉运作。下拉单元电连接于第N栅极线，用来根据第二时钟与第三时钟对第N栅极信号执行交互下拉运作。在移位缓存器电路的运作中，第一时钟的脉冲升缘、第二时钟的脉冲升缘与第三时钟的脉冲升缘依序错开。

依据本发明的实施例另揭示一种移位缓存器电路，用以提供多个栅极信号至多条栅极线。这种移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含下拉单元、输入单元、储能单元、充电单元、以及上拉单元。下拉单元电连接于第N栅极线，用来根据驱动控制电压与第一时钟以下拉第N栅极信号。输入单元电连接于下拉单元与第(N-1)级移位缓存器，用来将第(N-1)级移位缓存器所产生的第(N-1)栅极信号输入为驱动控制电压。储能单元电连接于下拉单元与输入单元，用来储存驱动控制电压。充电单元电连接于储能单元，用来根据第二时钟与第三时钟对驱动控制电压执行交互上拉运作。上拉单元电连接于第N栅极线，用来根据第二时钟与第三时钟对第N栅极信号执行交互上拉运作。在移位缓存器电路的运作中，第一时钟的脉冲降缘、第二时钟的脉冲降缘与第三时钟的脉冲降缘依序错开。

本发明实施例的有益效果在于，通过本发明实施例的移位缓存器电路，可降低漏电流与减轻电压应力，提高移位缓存器电路的可靠度及使用寿命。

附图说明

图1为已有的移位缓存器电路的示意图。

图2为本发明第一实施例的移位缓存器电路的示意图。

图3显示图2所示的第N级移位缓存器的电路图。

图4为图2与图3所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图5为本发明第二实施例的移位缓存器电路的示意图。

图6显示图5所示的第N级移位缓存器的电路图。

图7为本发明第三实施例的移位缓存器电路的示意图。

图8显示图7所示的第N级移位缓存器的电路图。

图9为图7与图8所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图10为本发明第四实施例的移位缓存器电路的示意图。

图11显示图10所示的第N级移位缓存器的电路图。

图12为本发明第五实施例的移位缓存器电路的示意图。

图13显示图12所示的第N级移位缓存器的电路图。

图14为图12与图13所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图15为本发明第六实施例的移位缓存器电路的示意图。

图16显示图15所示的第N级移位缓存器的电路图。

图17为本发明第七实施例的移位缓存器电路的示意图。

图18显示图17所示的第N级移位缓存器的电路图。

图19为图17与图18所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图20为本发明第八实施例的移位缓存器电路的示意图。

图21显示图20所示的第N级移位缓存器的电路图。

【主要元件符号说明】

100、200、300、400、500、600、700、800、900  移位缓存器电路

111、211、311、411、511、611、711、811、911  第(N-1)级移位缓存器

112、212、312、412、512、612、712、812、912  第N级移位缓存器

113、213、313、413、513、613、713、813、913  第(N+1)级移位缓存器

120、220、650、850                           上拉单元

125、225、625                                储能单元

130、230、330、530、630、730、930            输入单元

140、240、440                                放电单元

150、250、450、620                        下拉单元

160                                       控制单元

221、621                                  第一晶体管

226、626                                  第一电容

231、331、531、631、731、931              第二晶体管

232、632                                  第二电容

241、441、641、841                        第三晶体管

242、442、642、842                        第四晶体管

251、451、651、851                        第五晶体管

252、452、652、852                        第六晶体管

640、840                                  充电单元

CK1                                       第一时钟

CK2                                       第二时钟

CK3                                       第三时钟

CK4                                       第四时钟

GLn-1、GLn、GLn+1                         栅极线

SGn-2、SGn-1、SGn、SGn+1                  栅极信号

T11～T14、T21～T24、T31～T34、T41～T44    时段

Vdd                                       高电源电压

Vdd1                                      第一高电源电压

Vdd2                                      第二高电源电压

Vh1                                       第一高电压

Vh2                                       第二高电压

VQn                                       驱动控制电压

Vss                                       低电源电压

Vss1                                第一低电源电压

Vss2                                第二低电源电压

具体实施方式

下文依本发明移位缓存器电路，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图2为本发明第一实施例的移位缓存器电路的示意图。如图2所示，移位缓存器电路200包含多级移位缓存器，其中只显示第(N-1)级移位缓存器211、第N级移位缓存器212以及第(N+1)级移位缓存器213，据以方便说明。在移位缓存器电路200的运作中，每一级移位缓存器均根据第一时钟CK1、第二时钟CK2、第三时钟CK3与第四时钟CK4以提供对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位缓存器211用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器212用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器213用以提供栅极信号SGn+1馈入至栅极线GLn+1。下文说明第N级移位缓存器212的内部结构，其余级移位缓存器类同于第N级移位缓存器212，不另赘述。

第N级移位缓存器212包含上拉单元220、输入单元230、储能单元225、放电单元240、以及下拉单元250。上拉单元220电连接于栅极线GLn，用来根据驱动控制电压VQn及第一时钟CK1以上拉栅极线GLn的栅极信号SGn。输入单元230电连接于第(N-1)级移位缓存器211，用来根据第四时钟CK4将栅极信号SGn-1输入为驱动控制电压VQn，所以第N级移位缓存器212以栅极信号SGn-1作为致能所需的启始脉冲信号。储能单元225电连接于上拉单元220与输入单元230，用来储存驱动控制电压VQn。放电单元240电连接于储能单元225，用来根据第二时钟CK2与第三时钟CK3对驱动控制电压VQn执行交互下拉运作，据以下拉驱动控制电压VQn至第一低电源电压Vss1。下拉单元250电连接于栅极线GLn，用来根据第二时钟CK2与第三时钟CK3对栅极信号SGn执行交互下拉运作，据以下拉栅极信号SGn至第二低电源电压Vss2，其中第二低电源电压Vss2高于第一低电源电压Vss1。

图3显示图2所示的第N级移位缓存器的电路图。如图3所示，在第N级移位缓存器212的电路实施例中，上拉单元220包含第一晶体管221，储存单元225包含第一电容226，输入单元230包含第二晶体管231与第二电容232，放电单元240包含第三晶体管241与第四晶体管242，下拉单元250包含第五晶体管251与第六晶体管252。第一晶体管221至第六晶体管252为N型薄膜晶体管(ThinFilm Transistor)或N型场效晶体管(Field Effect Transistor)。

第二晶体管231包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器211以接收栅极信号SGn-1，栅极端用以接收第四时钟CK4，第二端电连接于储能单元225与上拉单元220。第二电容232电连接于第二晶体管231的栅极端与第二端之间。第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收第一时钟CK1，栅极端电连接于第二晶体管231的第二端，第二端电连接于栅极线GLn。第一电容226电连接于第一晶体管221的栅极端与第二端之间。第三晶体管241包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端用以接收第二时钟CK2，第二端用以接收第一低电源电压Vss1。第四晶体管242包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端用以接收第三时钟CK3，第二端用以接收第一低电源电压Vss1。第五晶体管251包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二时钟CK2，第二端用以接收第二低电源电压Vss2。第六晶体管252包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三时钟CK3，第二端用以接收第二低电源电压Vss2。

由上述可知，第N级移位缓存器212运用第二时钟CK2与第三时钟CK3以交互下拉驱动控制电压VQn与栅极信号SGn，所以可省略现有技术中的控制单元，如此可降低消耗功率，而操作温度也随之降低，从而提高移位缓存器电路200的可靠度及使用寿命。由于第三晶体管241与第四晶体管242分别根据第二时钟CK2与第三时钟CK3而交互导通，亦即第三晶体管241与第四晶体管242均不会长时间持续承受高电压应力，所以可避免临界电压漂移。同理，由于第五晶体管251与第六晶体管252亦分别根据第二时钟CK2与第三时钟CK3而交互导通，亦即第五晶体管251与第六晶体管252均不会长时间持续承受高电压应力，所以也可避免临界电压漂移。

图4为图2与图3所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图4中，由上往下的信号分别为栅极信号SGn-1、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、驱动控制电压VQn、栅极信号SGn、以及栅极信号SGn+1。请注意，第一时钟CK1的脉冲升缘、第二时钟CK2的脉冲升缘、第三时钟CK3的脉冲升缘与第四时钟CK4的脉冲升缘依序错开。在较佳实施例中，第一时钟CK1的高准位脉冲、第二时钟CK2的高准位脉冲、第三时钟CK3的高准位脉冲与第四时钟CK4的高准位脉冲不互相重叠。

如图4所示，于时段T11内，栅极信号SGn-1与第四时钟CK4均由低准位电压上升至高准位电压，所以第二晶体管231切换为导通状态，使驱动控制电压VQn也跟着从低准位电压上升至第一高电压Vh1。于时段T12内，因第四时钟CK4下降至低准位电压，第二晶体管231切换为截止状态，使驱动控制电压VQn成为浮接电压，又因第一时钟CK1由低准位电压切换至高准位电压，所以可通过第一晶体管221的元件电容耦合作用，将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以导通第一晶体管221，将栅极信号SGn由低准位电压上拉至高准位电压。

于时段T13内，因第二时钟CK2上升至高准位电压，所以第三晶体管241与第五晶体管251均切换为导通状态，据以将驱动控制电压VQn下拉至第一低电源电压Vss1，并将栅极信号SGn下拉至第二低电源电压Vss2。此外，第(N+1)级移位缓存器213可利用栅极信号SGn作为致能所需的启始脉冲信号而于时段T13内产生具高准位电压的栅极信号SGn+1。于时段T14内，因第三时钟CK3上升至高准位电压，所以第四晶体管242与第六晶体管252均切换为导通状态，据以将驱动控制电压VQn下拉至第一低电源电压Vss1，并将栅极信号SGn下拉至第二低电源电压Vss2。

其后，在栅极信号SGn持续低准位电压的状态下，第N级移位缓存器212周期性地执行上述于时段T13及T14内的电路运作，亦即运用第三晶体管241与第四晶体管242以周期性交互下拉驱动控制电压VQn至第一低电源电压Vss1，并运用第五晶体管251与第六晶体管252以周期性交互下拉栅极信号SGn至第二低电源电压Vss2，所以可避免任何用来下拉的晶体管长时间持续承受高电压应力，进而避免临界电压漂移。另由于第二低电源电压Vss2高于第一低电源电压Vss1，因此当栅极信号SGn持续低准位电压时，第一晶体管221可确实截止，据以避免发生漏电流而影响显示质量。此外，因第一晶体管221用来上拉栅极信号SGn，而第二晶体管231只用来输入栅极信号SGn-1，所以在电路设计中，第一晶体管221的元件尺寸会显著大于第二晶体管231的元件尺寸，也就是说，第一晶体管221的元件电容会显著大于第二晶体管231的元件电容，因而设置第二电容232以补偿第一晶体管221与第二晶体管231的元件电容差异，如此则第一时钟CK1的升缘/降缘经由第一晶体管221的元件电容耦合作用所导致驱动控制电压VQn的涟波，就可被第四时钟CK4的降缘/升缘经由第二晶体管231的元件电容与第二电容232的耦合作用所补偿。

图5为本发明第二实施例的移位缓存器电路的示意图。如图5所示，移位缓存器电路300包含多级移位缓存器，其中只显示第(N-1)级移位缓存器311、第N级移位缓存器312以及第(N+1)级移位缓存器313，据以方便说明。在移位缓存器电路300的运作中，第(N-1)级移位缓存器311根据第一时钟CK1、第二时钟CK2与第四时钟CK4以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器312根据第一时钟CK1、第二时钟CK2与第三时钟CK3以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器313根据第二时钟CK2、第三时钟CK3与第四时钟CK4以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器312的结构类似于第2图所示的第N级移位缓存器212的结构，主要差异在于将输入单元230置换为输入单元330。输入单元330电连接于第(N-1)级移位缓存器311，用来将栅极信号SGn-1输入为驱动控制电压VQn，请注意输入单元330并不受控于第四时钟CK4。

图6显示图5所示的第N级移位缓存器的电路图。如图6所示，在第N级移位缓存器312的电路实施例中，输入单元330仅包含第二晶体管331，其余单元同于图3所示的第N级移位缓存器212的对应单元。第二晶体管331包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器311以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于储能单元225与上拉单元220。由于第四时钟CK4没有馈入至第二晶体管331的栅极端，所以在第N级移位缓存器312的运作中，第一时钟CK1的升缘/降缘经由第一晶体管221的元件电容耦合作用所导致驱动控制电压VQn的涟波并没有被补偿，而在第二晶体管331的栅极端与第二端之间也就没有必要设置第二电容，据以节省成本。图5与图6所示的移位缓存器电路300的工作相关信号波形实质上同于图4所示的信号波形，不再赘述。

图7为本发明第三实施例的移位缓存器电路的示意图。如图7所示，移位缓存器电路400包含多级移位缓存器，其中只显示第(N-1)级移位缓存器411、第N级移位缓存器412以及第(N+1)级移位缓存器413，据以方便说明。在移位缓存器电路400的运作中，每一级移位缓存器均根据第一时钟CK1、第二时钟CK2、第三时钟CK3与第四时钟CK4以提供对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位缓存器411用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器412用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器413用以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器412的结构类似于图2所示的第N级移位缓存器212的结构，主要差异在于将放电单元240置换为放电单元440，以及将下拉单元250置换为下拉单元450。放电单元440电连接于储能单元225，用来根据第二时钟CK2与第三时钟CK3对驱动控制电压VQn执行交互下拉运作，据以下拉驱动控制电压VQn至低电源电压Vss。下拉单元450电连接于栅极线GLn，用来根据第二时钟CK2与第三时钟CK3对栅极信号SGn执行交互下拉运作，据以下拉栅极信号SGn至低电源电压Vss。

图8显示图7所示的第N级移位缓存器的电路图。如图8所示，在第N级移位缓存器412的电路实施例中，放电单元440包含第三晶体管441与第四晶体管442，下拉单元450包含第五晶体管451与第六晶体管452。第三晶体管441包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端用以接收第二时钟CK2，第二端用以接收低电源电压Vss。第四晶体管442包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的第二端，栅极端用以接收第三时钟CK3，第二端用以接收低电源电压Vss。第五晶体管451包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二时钟CK2，第二端用以接收低电源电压Vss。第六晶体管452包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三时钟CK3，第二端用以接收低电源电压Vss。

图9为图7与图8所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图9中，由上往下的信号分别为栅极信号SGn-1、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、驱动控制电压VQn、栅极信号SGn、以及栅极信号SGn+1。如图9所示，于时段T21、T22、T23与T24内的各信号波形类同于图4所示于时段T11、T12、T13与T14内的各信号波形，主要差异在于将第一低电源电压Vss1与第二低电源电压Vss2均置换为低电源电压Vss。也就是说，驱动控制电压VQn于时段T23与T24内被下拉至低电源电压Vss，而栅极信号SGn于时段T23与T24内亦被下拉至低电源电压Vss。除上述外，移位缓存器电路400的其余电路运作同于移位缓存器电路200的电路运作，不再赘述。

图10为本发明第四实施例的移位缓存器电路的示意图。如图10所示，移位缓存器电路500包含多级移位缓存器，其中只显示第(N-1)级移位缓存器511、第N级移位缓存器512以及第(N+1)级移位缓存器513，据以方便说明。在移位缓存器电路500的运作中，第(N-1)级移位缓存器511根据第一时钟CK1、第二时钟CK2与第四时钟CK4以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器512根据第一时钟CK1、第二时钟CK2与第三时钟CK3以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器513根据第二时钟CK2、第三时钟CK3与第四时钟CK4以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器512的结构类似于第7图所示的第N级移位缓存器412的结构，主要差异在于将输入单元230置换为输入单元530。输入单元530电连接于第(N-1)级移位缓存器511，用来将栅极信号SGn-1输入为驱动控制电压VQn，请注意输入单元530并不受控于第四时钟CK4。

图11显示图10所示的第N级移位缓存器的电路图。如图11所示，在第N级移位缓存器512的电路实施例中，输入单元530仅包含第二晶体管531，其余单元同于图8所示的第N级移位缓存器412的对应单元。第二晶体管531包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器511以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于储能单元225与上拉单元220。由于第四时钟CK4没有馈入至第二晶体管531的栅极端，所以在第N级移位缓存器512的运作中，第一时钟CK1的升缘/降缘经由第一晶体管221的元件电容耦合作用所导致驱动控制电压VQn的涟波并没有被补偿，而在第二晶体管531的栅极端与第二端之间也就没有必要设置第二电容，据以节省成本。图10与图11所示的移位缓存器电路500的工作相关信号波形实质上同于图9所示的信号波形，不再赘述。

图12为本发明第五实施例的移位缓存器电路的示意图。如图12所示，移位缓存器电路600包含多级移位缓存器，其中只显示第(N-1)级移位缓存器611、第N级移位缓存器612以及第(N+1)级移位缓存器613，据以方便说明。在移位缓存器电路600的运作中，每一级移位缓存器均根据第一时钟CK1、第二时钟CK2、第三时钟CK3与第四时钟CK4以提供对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位缓存器611用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器612用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器613用以提供栅极信号SGn+1馈入至栅极线GLn+1。下文说明第N级移位缓存器612的内部结构，其余级移位缓存器类同于第N级移位缓存器612，不另赘述。

第N级移位缓存器612包含下拉单元620、输入单元630、储能单元625、充电单元640、以及上拉单元650。下拉单元620电连接于栅极线GLn，用来根据驱动控制电压VQn及第一时钟CK1以下拉栅极线GLn的栅极信号SGn。输入单元630电连接于第(N-1)级移位缓存器611，用来根据第四时钟CK4将栅极信号SGn-1输入为驱动控制电压VQn，所以第N级移位缓存器612以栅极信号SGn-1作为致能所需的启始脉冲信号。储能单元625电连接于下拉单元620与输入单元630，用来储存驱动控制电压VQn。充电单元640电连接于储能单元625，用来根据第二时钟CK2与第三时钟CK3对驱动控制电压VQn执行交互上拉运作，据以上拉驱动控制电压VQn至第一高电源电压Vdd1。上拉单元650电连接于栅极线GLn，用来根据第二时钟CK2与第三时钟CK3对栅极信号SGn执行交互上拉运作，据以上拉栅极信号SGn至第二高电源电压Vdd2，其中第二高电源电压Vdd2低于第一高电源电压Vdd1。

图13显示图12所示的第N级移位缓存器的电路图。如图13所示，在第N级移位缓存器612的电路实施例中，下拉单元620包含第一晶体管621，储存单元625包含第一电容626，输入单元630包含第二晶体管631与第二电容632，充电单元640包含第三晶体管641与第四晶体管642，上拉单元650包含第五晶体管651与第六晶体管652。第一晶体管621至第六晶体管652为P型薄膜晶体管(Thin Film Transistor)或P型场效晶体管(Field Effect Transistor)。

第二晶体管631包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器611以接收栅极信号SGn-1，栅极端用以接收第四时钟CK4，第二端电连接于储能单元625与下拉单元620。第二电容632电连接于第二晶体管631的栅极端与第二端之间。第一晶体管621包含第一端、第二端与栅极端，其中第一端用以接收第一时钟CK1，栅极端电连接于第二晶体管631的第二端，第二端电连接于栅极线GLn。第一电容626电连接于第一晶体管621的栅极端与第二端之间。第三晶体管641包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管631的第二端，栅极端用以接收第二时钟CK2，第二端用以接收第一高电源电压Vdd1。第四晶体管642包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管631的第二端，栅极端用以接收第三时钟CK3，第二端用以接收第一高电源电压Vdd1。第五晶体管651包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二时钟CK2，第二端用以接收第二高电源电压Vdd2。第六晶体管652包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三时钟CK3，第二端用以接收第二高电源电压Vdd2。

由上述可知，第N级移位缓存器612运用第二时钟CK2与第三时钟CK3以交互上拉驱动控制电压VQn与栅极信号SGn，所以可省略现有技术中的控制单元，如此可降低消耗功率，而操作温度也随之降低，从而提高移位缓存器电路600的可靠度及使用寿命。由于第三晶体管641与第四晶体管642分别根据第二时钟CK2与第三时钟CK3而交互导通，亦即第三晶体管641与第四晶体管642均不会长时间持续承受高电压应力，所以可避免临界电压漂移。同理，由于第五晶体管651与第六晶体管652亦分别根据第二时钟CK2与第三时钟CK3而交互导通，亦即第五晶体管651与第六晶体管652均不会长时间持续承受高电压应力，所以也可避免临界电压漂移。

图14为图12与图13所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图14中，由上往下的信号分别为栅极信号SGn-1、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、驱动控制电压VQn、栅极信号SGn、以及栅极信号SGn+1。请注意，第一时钟CK1的脉冲降缘、第二时钟CK2的脉冲降缘、第三时钟CK3的脉冲降缘与第四时钟CK4的脉冲降缘依序错开。在较佳实施例中，第一时钟CK1的低准位脉冲、第二时钟CK2的低准位脉冲、第三时钟CK3的低准位脉冲与第四时钟CK4的低准位脉冲不互相重叠。

如图14所示，于时段T31内，栅极信号SGn-1与第四时钟CK4均由高准位电压下降至低准位电压，所以第二晶体管631切换为导通状态，使驱动控制电压VQn也跟着从高准位电压下降至第一低电压Vb1。于时段T32内，因第四时钟CK4上升至高准位电压，第二晶体管631切换为截止状态，使驱动控制电压VQn成为浮接电压，又因第一时钟CK1由高准位电压切换至低准位电压，所以可通过第一晶体管621的元件电容耦合作用，将驱动控制电压VQn由第一低电压Vb1下拉至第二低电压Vb2，并据以导通第一晶体管621，将栅极信号SGn由高准位电压下拉至低准位电压。

于时段T33内，因第二时钟CK2下降至低准位电压，所以第三晶体管641与第五晶体管651均切换为导通状态，据以将驱动控制电压VQn上拉至第一高电源电压Vdd1，并将栅极信号SGn上拉至第二高电源电压Vdd2。此外，第(N+1)级移位缓存器613可利用栅极信号SGn作为致能所需的启始脉冲信号而于时段T33内产生具低准位电压的栅极信号SGn+1。于时段T34内，因第三时钟CK3下降至低准位电压，所以第四晶体管642与第六晶体管652均切换为导通状态，据以将驱动控制电压VQn上拉至第一高电源电压Vdd1，并将栅极信号SGn上拉至第二高电源电压Vdd2。

其后，在栅极信号SGn持续高准位电压的状态下，第N级移位缓存器612周期性地执行上述于时段T33及T34内的电路运作，亦即运用第三晶体管641与第四晶体管642以周期性交互上拉驱动控制电压VQn至第一高电源电压Vdd1，并运用第五晶体管651与第六晶体管652以周期性交互上拉栅极信号SGn至第二高电源电压Vdd2，所以可避免任何用来上拉的晶体管长时间持续承受高电压应力，进而避免临界电压漂移。另由于第二高电源电压Vdd2低于第一高电源电压Vdd1，因此当栅极信号SGn持续高准位电压时，第一晶体管621可确实截止，据以避免发生漏电流而影响显示质量。此外，因第一晶体管621用来下拉栅极信号SGn，而第二晶体管631只用来输入栅极信号SGn-1，所以在电路设计中，第一晶体管621的元件尺寸会显著大于第二晶体管631的元件尺寸，也就是说，第一晶体管621的元件电容会显著大于第二晶体管631的元件电容，因而设置第二电容632以补偿第一晶体管621与第二晶体管631的元件电容差异，如此则第一时钟CK1的升缘/降缘经由第一晶体管621的元件电容耦合作用所导致驱动控制电压VQn的涟波，就可被第四时钟CK4的降缘/升缘经由第二晶体管631的元件电容与第二电容632的耦合作用所补偿。

图15为本发明第六实施例的移位缓存器电路的示意图。如图15所示，移位缓存器电路700包含多级移位缓存器，其中只显示第(N-1)级移位缓存器711、第N级移位缓存器712以及第(N+1)级移位缓存器713，据以方便说明。在移位缓存器电路700的运作中，第(N-1)级移位缓存器711根据第一时钟CK1、第二时钟CK2与第四时钟CK4以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器712根据第一时钟CK1、第二时钟CK2与第三时钟CK3以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器713根据第二时钟CK2、第三时钟CK3与第四时钟CK4以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器712的结构类似于第12图所示的第N级移位缓存器612的结构，主要差异在于将输入单元630置换为输入单元730。输入单元730电连接于第(N-1)级移位缓存器711，用来将栅极信号SGn-1输入为驱动控制电压VQn，请注意输入单元730并不受控于第四时钟CK4。

图16显示图15所示的第N级移位缓存器的电路图。如图16所示，在第N级移位缓存器712的电路实施例中，输入单元730仅包含第二晶体管731，其余单元同于图13所示的第N级移位缓存器612的对应单元。第二晶体管731包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器711以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于储能单元625与下拉单元620。由于第四时钟CK4没有馈入至第二晶体管731的栅极端，所以在第N级移位缓存器712的运作中，第一时钟CK1的升缘/降缘经由第一晶体管621的元件电容耦合作用所导致驱动控制电压VQn的涟波并没有被补偿，而在第二晶体管731的栅极端与第二端之间也就没有必要设置第二电容，据以节省成本。图15与图16所示的移位缓存器电路700的工作相关信号波形实质上同于图14所示的信号波形，不再赘述。

图17为本发明第七实施例的移位缓存器电路的示意图。如图17所示，移位缓存器电路800包含多级移位缓存器，其中只显示第(N-1)级移位缓存器811、第N级移位缓存器812以及第(N+1)级移位缓存器813，据以方便说明。在移位缓存器电路800的运作中，每一级移位缓存器均根据第一时钟CK1、第二时钟CK2、第三时钟CK3与第四时钟CK4以提供对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位缓存器811用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器812用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器813用以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器812的结构类似于图12所示的第N级移位缓存器612的结构，主要差异在于将充电单元640置换为充电单元840，以及将上拉单元650置换为上拉单元850。充电单元840电连接于储能单元625，用来根据第二时钟CK2与第三时钟CK3对驱动控制电压VQn执行交互上拉运作，据以上拉驱动控制电压VQn至高电源电压Vdd。上拉单元850电连接于栅极线GLn，用来根据第二时钟CK2与第三时钟CK3对栅极信号SGn执行交互上拉运作，据以上拉栅极信号SGn至高电源电压Vdd。

图18显示图17所示的第N级移位缓存器的电路图。如图18所示，在第N级移位缓存器812的电路实施例中，充电单元840包含第三晶体管841与第四晶体管842，上拉单元850包含第五晶体管851与第六晶体管852。第三晶体管841包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管631的第二端，栅极端用以接收第二时钟CK2，第二端用以接收高电源电压Vdd。第四晶体管842包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管631的第二端，栅极端用以接收第三时钟CK3，第二端用以接收高电源电压Vdd。第五晶体管851包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二时钟CK2，第二端用以接收高电源电压Vdd。第六晶体管852包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三时钟CK3，第二端用以接收高电源电压Vdd。

图19为图17与图18所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图19中，由上往下的信号分别为栅极信号SGn-1、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、驱动控制电压VQn、栅极信号SGn、以及栅极信号SGn+1。如图19所示，于时段T41、T42、T43与T44内之各信号波形类同于图14所示于时段T31、T32、T33与T34内的各信号波形，主要差异在于将第一高电源电压Vdd1与第二高电源电压Vdd2均置换为高电源电压Vdd。也就是说，驱动控制电压VQn于时段T43与T44内被上拉至高电源电压Vdd，而栅极信号SGn于时段T43与T44内亦被上拉至高电源电压Vdd。除上述外，移位缓存器电路800的其余电路运作同于移位缓存器电路600的电路运作，不再赘述。

图20为本发明第八实施例的移位缓存器电路的示意图。如图20所示，移位缓存器电路900包含多级移位缓存器，其中只显示第(N-1)级移位缓存器911、第N级移位缓存器912以及第(N+1)级移位缓存器913，据以方便说明。在移位缓存器电路900的运作中，第(N-1)级移位缓存器911根据第一时钟CK1、第二时钟CK2与第四时钟CK4以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓存器912根据第一时钟CK1、第二时钟CK2与第三时钟CK3以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓存器913根据第二时钟CK2、第三时钟CK3与第四时钟CK4以提供栅极信号SGn+1馈入至栅极线GLn+1。第N级移位缓存器912的结构类似于图17所示的第N级移位缓存器812的结构，主要差异在于将输入单元630置换为输入单元930。输入单元930电连接于第(N-1)级移位缓存器911，用来将栅极信号SGn-1输入为驱动控制电压VQn，请注意输入单元930并不受控于第四时钟CK4。

图21显示图20所示的第N级移位缓存器的电路图。如图21所示，在第N级移位缓存器912的电路实施例中，输入单元930仅包含第二晶体管931，其余单元同于图18所示的第N级移位缓存器812的对应单元。第二晶体管931包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器911以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于储能单元625与下拉单元620。由于第四时钟CK4没有馈入至第二晶体管931的栅极端，所以在第N级移位缓存器912的运作中，第一时钟CK1的升缘/降缘经由第一晶体管621的元件电容耦合作用所导致驱动控制电压VQn的涟波并没有被补偿，而在第二晶体管931的栅极端与第二端之间也就没有必要设置第二电容，据以节省成本。图20与图21所示的移位缓存器电路900的工作相关信号波形实质上同于图19所示的信号波形，不再赘述。

在上述八种实施例中，虽然移位缓存器电路根据四个时钟以提供多个栅极信号，但可显而易知地延伸移位缓存器电路的电路设计，使其根据更多时钟以提供多个栅极信号，譬如放电/充电单元与下拉/上拉单元可根据三个时钟或更多时钟以执行相对应的交互下拉/上拉运作。综上所述，本发明移位缓存器电路利用至少四个时钟以提供多个栅极信号，一方面可省略控制单元以降低消耗功率，另一方面可避免晶体管长时间持续承受高电压应力，据以避免临界电压漂移，从而提高移位缓存器电路的可靠度及使用寿命。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (18)

1.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，所述移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：

一上拉单元，电连接于所述多个栅极线的一第N栅极线，用来根据一驱动控制电压与一第一时钟以上拉所述多个栅极信号的一第N栅极信号；

一输入单元，电连接于所述上拉单元与所述多级移位缓存器的一第(N-1)级移位缓存器，用来将所述第(N-1)级移位缓存器所产生的一第(N-1)栅极信号输入为所述驱动控制电压；

一储能单元，电连接于所述上拉单元与所述输入单元，用来储存所述驱动控制电压；

一放电单元，电连接于所述储能单元，用来根据一第二时钟与一第三时钟对所述驱动控制电压执行交互下拉运作；以及

一下拉单元，电连接于所述第N栅极线，用来根据所述第二时钟与所述第三时钟对所述第N栅极信号执行交互下拉运作；

其中，所述第一时钟的脉冲升缘、所述第二时钟的脉冲升缘与所述第三时钟的脉冲升缘依序错开。

2.根据权利要求1所述的移位缓存器电路，其特征在于，所述第一时钟的高准位脉冲、所述第二时钟的高准位脉冲与所述第三时钟的高准位脉冲不互相重叠。

3.根据权利要求1所述的移位缓存器电路，其特征在于，所述储能单元包含：

一电容，电连接于所述输入单元与所述第N栅极线之间。

4.根据权利要求1所述的移位缓存器电路，其特征在于，所述上拉单元包含一晶体管，所述晶体管包含：

一第一端，用来接收所述第一时钟；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，电连接于所述第N栅极线；

其中，所述晶体管为N型薄膜晶体管或N型场效晶体管。

5.根据权利要求1所述的移位缓存器电路，其特征在于，所述输入单元包含一晶体管，所述晶体管包含：

一第一端，电连接于所述第(N-1)级移位缓存器以接收所述第(N-1)栅极信号；

一栅极端，电连接于所述第一端；以及

一第二端，电连接于所述储能单元、所述上拉单元与所述放电单元；

其中，所述晶体管为N型薄膜晶体管或N型场效晶体管。

6.根据权利要求1所述的移位缓存器电路，其特征在于，所述输入单元包含一晶体管，所述晶体管包含：

一第一端，电连接于所述第(N-1)级移位缓存器以接收所述第(N-1)栅极信号；

一栅极端，用来接收一第四时钟；以及

一第二端，电连接于所述储能单元、所述上拉单元与所述放电单元；

其中，所述晶体管为N型薄膜晶体管或N型场效晶体管，所述第一时钟的高准位脉冲、所述第二时钟的高准位脉冲、所述第三时钟的高准位脉冲与所述第四时钟的高准位脉冲不互相重叠。

7.根据权利要求6所述的移位缓存器电路，其特征在于，所述输入单元还包含：

一电容，电连接于所述晶体管的栅极端与所述晶体管的第二端之间。

8.根据权利要求1所述的移位缓存器电路，其特征在于：

所述放电单元包含：

一第一晶体管，包含：

一第一端，电连接于所述储能单元；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收一第一低电源电压；以及

一第二晶体管，包含：

一第一端，电连接于所述第一晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述第一低电源电压；以及所述下拉单元包含：

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收高于所述第一低电源电压的一第二低电源电压；以及

一第四晶体管，包含：

一第一端，电连接于所述第三晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述第二低电源电压；

其中，所述第一晶体管、所述第二晶体管、所述第三晶体管与所述第四晶体管为N型薄膜晶体管或N型场效晶体管。

9.根据权利要求1所述的移位缓存器电路，其特征在于：

所述放电单元包含：

一第一晶体管，包含：

一第一端，电连接于所述储能单元；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收一低电源电压；以及

一第二晶体管，包含：

一第一端，电连接于所述第一晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述低电源电压；以及

所述下拉单元包含：

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收所述低电源电压；以及

一第四晶体管，包含：

一第一端，电连接于所述第三晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述低电源电压；

其中，所述第一晶体管、所述第二晶体管、所述第三晶体管与所述第四晶体管为N型薄膜晶体管或N型场效晶体管。

10.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，所述移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：

一下拉单元，电连接于所述多个栅极线的一第N栅极线，用来根据一驱动控制电压与一第一时钟以下拉所述多个栅极信号的一第N栅极信号；

一输入单元，电连接于所述下拉单元与所述多级移位缓存器的一第(N-1)级移位缓存器，用来将所述第(N-1)级移位缓存器所产生的一第(N-1)栅极信号输入为所述驱动控制电压；

一储能单元，电连接于所述下拉单元与所述输入单元，用来储存所述驱动控制电压；

一充电单元，电连接于所述储能单元，用来根据一第二时钟与一第三时钟对所述驱动控制电压执行交互上拉运作；以及

一上拉单元，电连接于所述第N栅极线，用来根据所述第二时钟与所述第三时钟对所述第N栅极信号执行交互上拉运作；

其中，所述第一时钟的脉冲降缘、所述第二时钟的脉冲降缘与所述第三时钟的脉冲降缘依序错开。

11.根据权利要求10所述的移位缓存器电路，其特征在于，所述第一时钟的低准位脉冲、所述第二时钟的低准位脉冲与所述第三时钟的低准位脉冲不互相重叠。

12.根据权利要求10所述的移位缓存器电路，其特征在于，所述储能单元包含：

一电容，电连接于所述输入单元与所述第N栅极线之间。

13.根据权利要求10所述的移位缓存器电路，其特征在于，所述下拉单元包含一晶体管，所述晶体管包含：

一第一端，用来接收所述第一时钟；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，电连接于所述第N栅极线；

其中，所述晶体管为P型薄膜晶体管或P型场效晶体管。

14.根据权利要求10所述的移位缓存器电路，其特征在于，所述输入单元包含一晶体管，所述晶体管包含：

一第一端，电连接于所述第(N-1)级移位缓存器以接收所述第(N-1)栅极信号；

一栅极端，电连接于所述第一端；以及

一第二端，电连接于所述储能单元、所述下拉单元与所述充电单元；

其中，所述晶体管为P型薄膜晶体管或P型场效晶体管。

15.根据权利要求10所述的移位缓存器电路，其特征在于，所述输入单元包含一晶体管，所述晶体管包含：

一第一端，电连接于所述第(N-1)级移位缓存器以接收所述第(N-1)栅极信号；

一栅极端，用来接收一第四时钟；以及

一第二端，电连接于所述储能单元、所述下拉单元与所述充电单元；

其中，所述晶体管为P型薄膜晶体管或P型场效晶体管，所述第一时钟的低准位脉冲、所述第二时钟的低准位脉冲、所述第三时钟的低准位脉冲与所述第四时钟的低准位脉冲不互相重叠。

16.根据权利要求15所述的移位缓存器电路，其特征在于，所述输入单元还包含：

一电容，电连接于所述晶体管的栅极端与所述晶体管的第二端之间。

17.根据权利要求10所述的移位缓存器电路，其特征在于：

所述充电单元包含：

一第一晶体管，包含：

一第一端，电连接于所述储能单元；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收一第一高电源电压；以及

一第二晶体管，包含：

一第一端，电连接于所述第一晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述第一高电源电压；以及

所述上拉单元包含：

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收低于所述第一高电源电压的一第二高电源电压；以及

一第四晶体管，包含：

一第一端，电连接于所述第三晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述第二高电源电压；

其中，所述第一晶体管、所述第二晶体管、所述第三晶体管与所述第四晶体管为P型薄膜晶体管或P型场效晶体管。

18.根据权利要求10所述的移位缓存器电路，其特征在于：

所述充电单元包含：

一第一晶体管，包含：

一第一端，电连接于所述储能单元；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收一高电源电压；以及

一第二晶体管，包含：

一第一端，电连接于所述第一晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述高电源电压；以及

所述上拉单元包含：

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用来接收所述第二时钟；以及

一第二端，用来接收所述高电源电压；以及

一第四晶体管，包含：

一第一端，电连接于所述第三晶体管的第一端；

一栅极端，用来接收所述第三时钟；以及

一第二端，用来接收所述高电源电压；

其中，所述第一晶体管、所述第二晶体管、所述第三晶体管与所述第四晶体管为P型薄膜晶体管或P型场效晶体管。

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