CN103500551A - 移位寄存器单元、goa电路、阵列基板以及显示装置 - Google Patents

移位寄存器单元、goa电路、阵列基板以及显示装置 Download PDF

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Abstract

本发明实施例公开了一种移位寄存器单元、GOA电路、阵列基板以及显示装置，属于显示技术领域，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。该移位寄存器单元，包括输入模块、充电模块和复位模块；输入模块的输出端通过T1连接Gi，通过T2连接Gi+3，T1的栅极连接第一时钟信号线和T2的栅极连接第二时钟信号线，且两条时钟信号线的相位差为半个周期；Gi-1和Gi+2通过充电模块连接至输入模块的输入端；Gi+1和Gi+4通过复位模块连接至输入模块的输入端和输出端。本发明可应用于液晶电视、手机、平板电脑等显示装置。

Description

移位寄存器单元、GOA电路、阵列基板以及显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器单元、GOA电路阵列基板以及显示装置。
背景技术
随着显示技术的不断发展，通过薄膜晶体管进行驱动的显示器在平板显示领域中占据了主导地位，比如液晶显示器（Liquid Crystal Display，简称TFT-LCD）、有机发光二极管（Organic Light-Emitting Diode，简称OLED）显示器等。目前，越来越多的显示器采用在阵列基板制作栅极驱动电路走线（Gatedriver On Array，简称GOA）的技术，以减小显示器的阵列基板的边框宽度。
现有的GOA电路主要由若干个移位寄存器单元组成，每个移位寄存器单元对应一条栅线，其功能主要包括：利用上一行栅线输出的高电平信号对移位寄存器单元中的电容充电，以使本行栅线输出高电平信号，再利用下一行栅线输出的高电平信号实现复位。本发明人在实现本发明的过程中发现，现有的GOA电路仍然会在阵列基板上占用较大的面积，难以满足阵列基板窄边框的需求。
发明内容
本发明实施例提供了一种移位寄存器单元、GOA电路阵列基板以及显示装置，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明提供一种移位寄存器单元，包括输入模块、充电模块、复位模块、第一开关模块和第二开关模块；
所述输入模块的输出端通过所述第一开关模块连接第i条栅线，通过所述第二开关模块连接第i+3条栅线，所述第一开关模块的控制端连接第一时钟信号线，所述第二开关模块的控制端连接第二时钟信号线，且所述第一时钟信号线和所述第二时钟信号线的相位差为半个周期；
第i-1条栅线和第i+2条栅线通过所述充电模块连接至所述输入模块的输入端；
第i+1条栅线和第i+4条栅线通过所述复位模块连接至所述输入模块的输入端和输出端；
其中，i为自然数，i≥2。
优选的，所述第一开关模块为第一开关管，所述第一开关模块的控制端为所述第一开关管的栅极；
所述第二开关模块为第二开关管，所述第二开关模块的控制端为所述第二开关管的栅极。
优选的，所述输入模块包括电容和输出开关管，所述电容的两端分别连接所述输出开关管的栅极和漏极，所述输出开关管的源极连接高电平信号线；
所述输出开关管的栅极作为所述输入模块的输入端，所述输出开关管的漏极作为所述输入模块的输出端。
优选的，所述充电模块包括第三开关管，所述第i-1条栅线和所述第i+2条栅线连接所述第三开关管的栅极和源极，所述第三开关管的漏极连接所述输入模块的输入端。
进一步，所述第i-1条栅线通过第一抗扰开关管连接所述第三开关管的栅极和源极，所述第i-1条栅线连接所述第一抗扰开关管的源极和栅极，所述第三开关管的栅极和源极连接所述第一抗扰开关管的漏极；
所述第i+2条栅线通过第二抗扰开关管连接所述第三开关管的栅极和源极，所述第i+2条栅线连接所述第二抗扰开关管的源极和栅极，所述第三开关管的栅极和源极连接所述第二抗扰开关管的漏极。
优选的，所述复位模块包括第四开关管和第五开关管，所述第i+1条栅线和所述第i+4条栅线连接所述第四开关管的栅极和所述第五开关管的栅极，所述第四开关管的源极连接所述输入模块的输入端，所述第五开关管的源极连接所述输入模块的输出端，所述第四开关管的漏极和所述第五开关管的漏极连接低电平信号线。
进一步，所述复位模块还包括第六开关管和第七开关管，所述第i+1条栅线和所述第i+4条栅线连接所述第六开关管的栅极和所述第七开关管的栅极，所述第六开关管的源极连接所述第i条栅线，所述第七开关管的源极连接所述第i+3条栅线，所述第六开关管的漏极和所述第七开关管的漏极连接所述低电平信号线。
进一步，所述第i+1条栅线通过第三抗扰开关管连接所述第四开关管的栅极和所述第五开关管的栅极，所述第i+1条栅线连接所述第三抗扰开关管的源极和栅极，所述第四开关管的栅极和所述第五开关管的栅极连接所述第三抗扰开关管的漏极；
所述第i+4条栅线通过第四抗扰开关管连接所述第四开关管的栅极和所述第五开关管的栅极，所述第i+4条栅线连接所述第四抗扰开关管的源极和栅极，所述第四开关管的栅极和所述第五开关管的栅极连接所述第四抗扰开关管的漏极。
本发明还提供一种GOA电路，包括n条栅线、六条循环输出高电平脉冲信号的时钟信号线，以及若干上述的移位寄存器单元；
第j级移位寄存器单元中的第一开关模块的控制端连接第一条时钟信号线；
第j+1级移位寄存器单元中的第一开关模块的控制端连接第二条时钟信号线；
第j+2级移位寄存器单元中的第一开关模块的控制端连接第三条时钟信号线；
第j级移位寄存器单元中的第二开关模块的控制端连接第四条时钟信号线；
第j+1级移位寄存器单元中的第二开关模块的控制端连接第五条时钟信号线；
第j+2级移位寄存器单元中的第二开关模块的控制端连接第六条时钟信号线；
第i条栅线连接第j级移位寄存器单元中的第一开关模块的输出端和第j+1级移位寄存器单元中的充电模块；
第i+1条栅线连接第j+1级移位寄存器单元中的第一开关模块的输出端、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块；
第i+2条栅线连接第j+2级移位寄存器单元中的第一开关模块的输出端、第j级移位寄存器单元中的充电模块和第j+1级移位寄存器单元中的复位模块；
第i+3条栅线连接第j级移位寄存器单元中的第二开关模块的输出端、第j+1级移位寄存器单元中的充电模块和第j+2级移位寄存器单元中的复位模块；
第i+4条栅线连接第j+1级移位寄存器单元中的第二开关模块的输出端、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块；
第i+5条栅线连接第j+2级移位寄存器单元中的第二开关模块的输出端和第j+1级移位寄存器单元中的复位模块；
其中，n、i、j均为自然数，n≥6，1≤i≤n-5，1≤j≤(n-4)/2。
进一步，当i＞1，j＞1时，第i条栅线还连接第j-1级移位寄存器单元中的复位模块；
当i＜n，j＜(n-4)/2时，第i+5条栅线还连接第j+3级移位寄存器单元中的充电模块。
本发明还提供一种阵列基板，所述阵列基板包括GOA区域和显示区域，所述GOA区域中设置有上述的GOA电路。
本发明还提供一种显示装置，包括上述的阵列基板。
与现有技术相比，本发明所提供的上述技术方案具有如下优点：当第i-1条栅线输出高电平信号时，移位寄存器单元中的充电模块可以对输入模块进行充电。在下一时间段，输入模块的输出端会输出高电平信号。在设置时钟信号线时，可以令连接第一开关模块的控制端的时钟信号线在该时间段内输出高电平脉冲信号，则第一开关模块会在这一时间段内打开，所以第i条栅线就能够通过第一开关模块输出高电平信号。在下一时间段，移位寄存器单元中的复位模块利用第i+1条栅线输出的高电平信号对输入模块进行复位。
在下一时间段，第i+2条栅线输出高电平信号，移位寄存器单元中的充电模块可以对输入模块进行充电。在下一时间段，输入模块的输出端会输出高电平信号。此时，恰好是连接第二开关模块的控制端的时钟信号线输出高电平脉冲信号，所以第二开关模块会在这一时间段内打开，第i+3条栅线就能够通过第二开关模块输出高电平信号。在下一时间段，移位寄存器单元中的复位模块利用第i+4条栅线输出高电平信号对输入模块进行复位。
因此，本发明提供的技术方案中，能够实现第i条栅线和第i+3条栅线共用一个移位寄存器单元，从而能够使移位寄存器单元的数量减少一半，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。
图1为本发明的实施例1所提供的移位寄存器单元的示意图；
图2为本发明的实施例所提供的移位寄存器单元的信号时序图；
图3为本发明的实施例2所提供的移位寄存器单元的示意图；
图4为本发明的实施例2所提供的移位寄存器单元的另一示意图；
图5为本发明的实施例3所提供的GOA电路的部分示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。
实施例1：
如图1所示，移位寄存器单元包括输入模块、充电模块、复位模块第一开关模块和第二开关模块。
输入模块的输出端通过第一开关模块连接第i条栅线Gi，通过第二开关模块连接第i+3条栅线Gi+3。第一开关模块的控制端连接第一时钟信号线，第二开关模块的控制端连接第二时钟信号线，且第一时钟信号线和第二时钟信号线的相位差为半个周期，结合图2所示，本实施例中，CLK连接第一开关模块的控制端，CLKD连接第二开关模块的控制端。
第i-1条栅线Gi-1和第i+2条栅线Gi+2通过充电模块连接至输入模块的输入端，第i+1条栅线Gi+1和第i+4条栅线Gi+4通过复位模块连接至输入模块的输入端和输出端。其中，i为自然数，i≥2。
作为一个优选方案，第一开关模块为第一开关管T1，第一开关模块的控制端为T1的栅极，第一开关模块的输入端为T1的源极，连接输入模块的输出端，第一开关模块的输出端为T1的漏极，连接Gi。第二开关模块为第二开关管T2，第二开关模块的控制端为T2的栅极，第二开关模块的输入端为T2的源极，连接输入模块的输出端，第二开关模块的输出端为T2的漏极，连接Gi+3。
如图1和图2所示，本发明实施例提供的移位寄存器单元中，在t1时间段，Gi-1输出高电平信号，充电模块可以对输入模块进行充电。在t2时间段，输入模块的输出端会输出高电平信号。在设置CLK和CLKD时，可以令连接T1的栅极的CLK在该时间段内输出高电平脉冲信号，则T1会在这一时间段内打开，所以Gi就能够通过T1输出高电平信号。在t3时间段，移位寄存器单元中的复位模块利用Gi+1输出的高电平信号对输入模块进行复位。
在t4时间段，Gi+2输出高电平信号，移位寄存器单元中的充电模块可以对输入模块进行充电。在t5时间段，输入模块的输出端会输出高电平信号。此时，恰好是连接T2的栅极的CLKD输出高电平脉冲信号，所以T2会在这一时间段内打开，Gi+3就能够通过T2输出高电平信号。在t6时间段，移位寄存器单元中的复位模块利用Gi+4输出高电平信号对输入模块进行复位。
因此，本发明实施例能够实现Gi和Gi+3行栅线共用一个移位寄存器单元，从而能够使移位寄存器单元的数量减少一半，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。
实施例2：
本实施例是在实施例1的基础上更为具体的实施方式，如图3所示，本实施例中，输入模块包括电容Cd和输出开关管Td，Cd的两端分别连接Td的栅极和漏极，Td的源极连接高电平信号线Vgh。Td的栅极（Cd的第一端）作为输入模块的输入端，Td的漏极（Cd的第二端）作为输入模块的输出端。本实施例中，所有的开关管均优选为薄膜晶体管（Thin Film Transistor，简称TFT）。
如图3所示，作为一个优选方案，充电模块包括第三开关管T3。Gi-1和Gi+2连接T3的栅极和源极，T3的漏极连接输入模块的输入端，即Td的栅极（Cd的第一端）。
当Gi-1或Gi+2输出高电平信号时，T3就会导通，并且Gi-1或Gi+2上的高电平信号能够通过T3对Cd进行充电。此外，T3还可以起到防止干扰的作用，当Gi-1和Gi+2无信号输出时，T3就会关断，防止Cd上的电压对Gi-1和Gi+2造成影响。
如图3所示，作为一个优选方案，复位模块包括第四开关管T4和第五开关管T5，Gi+1和Gi+4连接T4的栅极和T5的栅极，T4的源极连接输入模块的输入端，即Td的栅极（Cd的第一端），T5的源极连接输入模块的输出端，即Cd的第一端和第二端），T4的漏极和T5的漏极连接低电平信号线Vss。
当Gi+1或Gi+4输出高电平信号时，T4和T5就会导通，使Cd的第一端和第二端分别通过T4和T5与Vss导通，从而将Cd的第一端和第二端的电压清零，对Cd进行复位。
进一步，如图4所示，复位模块还可以包括第六开关管T6和第七开关管T7，Gi+1和Gi+4连接T6的栅极和T7的栅极，T6的源极连接Gi，T7的源极连接Gi+3，T6的漏极和T7的漏极连接Vss。这样，当Gi+1或Gi+4输出高电平信号时，T6和T7也会导通，使Gi和Gi+3分别通过T6和T7与Vss导通，从而将Gi和Gi+3上的电信号清零，以进一步将Gi和Gi+3复位。
进一步，Gi-1通过第一抗扰开关管T01连接T3的栅极和源极，具体为，Gi-1连接T01的源极和栅极，T3的栅极和源极连接T01的漏极。Gi+2通过第二抗扰开关管T02连接T3的栅极和源极，具体为，Gi+2连接T02的源极和栅极，T3的栅极和源极连接T02的漏极。T01和T02的作用与T3相似，当Gi-1（或Gi+2）无信号输出时，与Gi-1（或Gi+2）相连的T01（T02）就会关断，以防止Gi-1与Gi+2中的一条输出高电平信号时，对其中的另一条造成影响。
同样的，Gi+1通过T03连接T4的栅极和T5的栅极，具体为，Gi+1连接T03的源极和栅极，T4的栅极和T5的栅极连接T03的漏极；Gi+4通过T04连接T4的栅极和T5的栅极，具体为，Gi+4连接T04的源极和栅极，T4的栅极和T5的栅极连接T04的漏极，以防止Gi+1与Gi+4互相干扰。
如图2和图3所示，本发明实施例提供的移位寄存器单元中，在t1时间段，Gi-1输出高电平信号，Gi-1输出的高电平信号通过T01输入充电模块，充电模块中的T3导通，并且Gi-1上的高电平信号通过T3对Cd进行充电。在t2时间段，已充电的Cd使Td的栅极为高电平，以打开Td，Vgh上的高电平信号就会从Td的源极传输至Td的漏极。并且，连接T1的栅极的CLK在t2时间段内输出高电平脉冲信号，则T1会在t2时间段内打开，所以Gi就能够通过T1与Td的漏极导通，输出高电平信号。同时，Gi输出的高电平信号对下一级移位寄存器单元中的电容进行充电。在t3时间段，Gi+1通过下一级移位寄存器单元的驱动，输出高电平信号。同时，Gi+1输出的高电平信号通过T03输入本级移位寄存器单元中的复位模块，在本级移位寄存器单元中，T4、T5、T6和T7导通，Cd的第一端和第二端分别通过T4和T5与Vss导通，从而将Cd的第一端和第二端的电压清零，对Cd进行复位；同时Gi通过T6与Vss导通，从而将Gi上的电信号清零，以将Gi复位。
在t4时间段，Gi+2通过下面第二级移位寄存器单元的驱动，输出高电平信号。同时，Gi+2输出的高电平信号通过T02输入本级移位寄存器单元中的充电模块，在本级移位寄存器单元中，T3导通，并且Gi+2上的高电平信号T3对Cd进行充电。在t5时间段，已充电的Cd使Td的栅极为高电平，以打开Td，Vgh上的高电平信号就会传输至Td的漏极。并且在t5时间段，恰好是连接T2的栅极的CLKD输出高电平脉冲信号，所以T2会在t5时间段内打开，Gi+3就能够通过T2与Td的漏极导通，输出高电平信号。同时，Gi+3输出的高电平信号对下一级移位寄存器单元中的电容进行充电。在t6时间段，Gi+4通过下一级移位寄存器单元的驱动，输出高电平信号。同时，Gi+4输出的高电平信号通过T04输入本级移位寄存器单元中的复位模块，在本级移位寄存器单元中，T4、T5、T6和T7导通，Cd的第一端和第二端分别通过T4和T5与Vss导通，从而将Cd的第一端和第二端的电压清零，对Cd进行复位；同时Gi+3通过T7与Vss导通，从而将Gi+3上的电信号清零，以将Gi+3复位。
因此，本发明实施例能够实现Gi和Gi+3共用一个移位寄存器单元，从而能够使移位寄存器单元的数量减少一半，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。
实施例3：
如图5所示，本发明实施例提供一种GOA电路，包括n条栅线、六条循环输出高电平脉冲信号的时钟信号线，以及若干实施例1和实施例2中提供的移位寄存器单元。
如图5所示，第j级移位寄存器单元中的T1的栅极连接CLK，第j+1级移位寄存器单元中的T1的栅极连接CLKB，第j+2级移位寄存器单元中的T1的栅极连接CLKC，第j级移位寄存器单元中的T2的栅极连接CLKD，第j+1级移位寄存器单元中的T2的栅极连接CLKE，第j+2级移位寄存器单元中的T2的栅极连接CLKF。
Gi连接第j级移位寄存器单元中的T1的漏极、下一级移位寄存器单元，即第j+1级移位寄存器单元中的充电模块。此外，如果Gi不是第一条栅线，第j级移位寄存器单元也不是第一级，即i＞1，j＞1，则Gi还要连接上一级移位寄存器单元，即第j-1级移位寄存器单元的复位模块，还要将Gi-1连接第j级移位寄存器单元的充电模块。
Gi+1连接第j+1级移位寄存器单元中的T1的漏极、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块。
Gi+2连接第j+2级移位寄存器单元中的T1的漏极、下一级移位寄存器单元，即第j级移位寄存器单元中的充电模块和第j+1级移位寄存器单元中的复位模块。
Gi+3连接第j级移位寄存器单元中的T2的漏极、第j+1级移位寄存器单元中的充电模块和第j+2级移位寄存器单元中的复位模块。
Gi+4连接第j+1级移位寄存器单元中的T2的漏极、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块。
Gi+5连接第j+2级移位寄存器单元中的T2的漏极和第j+1级移位寄存器单元中的复位模块。此外，如果Gi+5不是最后一条栅线，第j+2级移位寄存器单元也不是最后一级，即i＜n，j＜(n-4)/2，则Gi+5还要连接第j+3级移位寄存器单元的充电模块，还要将Gi+6连接第j+2级移位寄存器单元的复位模块。
以上，n、i、j均为自然数，n≥6，1≤i≤n-5，1≤j≤(n-4)/2。
结合图2可知，本发明实施例提供的GOA电路，在t1时间段，Gi-1输出的高电平信号对本组的第一个移位寄存器单元充电。
在t2时间段，Gi通过第一个移位寄存器单元输出高电平信号，同时对本组的第二个移位寄存器单元充电。
在t3时间段，Gi+1通过第二个移位寄存器单元输出高电平信号，同时对第三个移位寄存器单元充电，并对第一个移位寄存器单元复位。
在t4时间段，Gi+2通过第三个移位寄存器单元输出高电平信号，同时对第一个移位寄存器单元充电，并对第二个移位寄存器单元复位。
在t5时间段，Gi+3通过第一个移位寄存器单元输出高电平信号，同时对第二个移位寄存器单元充电，并对第三个移位寄存器单元复位。
在t6时间段，Gi+4通过第二个移位寄存器单元输出高电平信号，同时对第三个移位寄存器单元充电，并对第一个移位寄存器单元复位。
在下一时间段，Gi+5通过第三个移位寄存器单元输出高电平信号，同时对下一组的第一个移位寄存器单元充电，并对本组的第二个移位寄存器单元复位。
因此，本发明实施例能够实现Gi和Gi+3共用第一个移位寄存器单元，Gi+1和Gi+4共用第二个移位寄存器单元，Gi+2和Gi+5共用第三个移位寄存器单元，从而能够使移位寄存器单元的数量减少一半，减小了GOA电路在阵列基板上所占的面积，满足了阵列基板窄边框的需求。
应当说明的是，本实施例是以3级移位寄存器单元及6条栅线作为一组进行级联。如果所要驱动的栅线的总数不是6的整数倍，则最后剩余的1至5条栅线也可以按照上述方法作为一组进行级联，而该组中剩余的部分空置即可，相当于将1至3级移位寄存器单元，以及1至5条栅线作为不完整的一组进行级联。
实施例4：
本发明实施例提供一种阵列基板，该阵列基板包括GOA区域和显示区域，GOA区域中设置有实施例3中所提供的GOA电路。
由于本发明实施例提供的阵列基板与上述本发明实施例所提供的GOA电路具有相同的技术特征，所以也能产生相同的技术效果，解决相同的技术问题。
实施例5：
本发明实施例提供一种显示装置，包括实施例4所提供的阵列基板。该显示装置可以是液晶面板、电子纸、OLED面板、电视机、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
由于本发明实施例提供的显示装置与上述本发明实施例所提供的GOA电路即阵列基板具有相同的技术特征，所以也能产生相同的技术效果，解决相同的技术问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器单元，其特征在于：包括输入模块、充电模块、复位模块、第一开关模块和第二开关模块；
所述输入模块的输出端通过所述第一开关模块连接第i条栅线，通过所述第二开关模块连接第i+3条栅线，所述第一开关模块的控制端连接第一时钟信号线，所述第二开关模块的控制端连接第二时钟信号线，且所述第一时钟信号线和所述第二时钟信号线的相位差为半个周期；
第i-1条栅线和第i+2条栅线通过所述充电模块连接至所述输入模块的输入端；
第i+1条栅线和第i+4条栅线通过所述复位模块连接至所述输入模块的输入端和输出端；
其中，i为自然数，i≥2。
2.根据权利要求1所述的移位寄存器单元，其特征在于：所述第一开关模块为第一开关管，所述第一开关模块的控制端为所述第一开关管的栅极；
所述第二开关模块为第二开关管，所述第二开关模块的控制端为所述第二开关管的栅极。
3.根据权利要求1所述的移位寄存器单元，其特征在于：所述输入模块包括电容和输出开关管，所述电容的两端分别连接所述输出开关管的栅极和漏极，所述输出开关管的源极连接高电平信号线；
所述输出开关管的栅极作为所述输入模块的输入端，所述输出开关管的漏极作为所述输入模块的输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于：所述充电模块包括第三开关管，所述第i-1条栅线和所述第i+2条栅线连接所述第三开关管的栅极和源极，所述第三开关管的漏极连接所述输入模块的输入端。
5.根据权利要求4所述的移位寄存器单元，其特征在于：所述第i-1条栅线通过第一抗扰开关管连接所述第三开关管的栅极和源极，所述第i-1条栅线连接所述第一抗扰开关管的源极和栅极，所述第三开关管的栅极和源极连接所述第一抗扰开关管的漏极；
所述第i+2条栅线通过第二抗扰开关管连接所述第三开关管的栅极和源极，所述第i+2条栅线连接所述第二抗扰开关管的源极和栅极，所述第三开关管的栅极和源极连接所述第二抗扰开关管的漏极。
6.根据权利要求1所述的移位寄存器单元，其特征在于：所述复位模块包括第四开关管和第五开关管，所述第i+1条栅线和所述第i+4条栅线连接所述第四开关管的栅极和所述第五开关管的栅极，所述第四开关管的源极连接所述输入模块的输入端，所述第五开关管的源极连接所述输入模块的输出端，所述第四开关管的漏极和所述第五开关管的漏极连接低电平信号线。
7.根据权利要求6所述的移位寄存器单元，其特征在于：所述复位模块还包括第六开关管和第七开关管，所述第i+1条栅线和所述第i+4条栅线连接所述第六开关管的栅极和所述第七开关管的栅极，所述第六开关管的源极连接所述第i条栅线，所述第七开关管的源极连接所述第i+3条栅线，所述第六开关管的漏极和所述第七开关管的漏极连接所述低电平信号线。
8.根据权利要求6所述的移位寄存器单元，其特征在于：所述第i+1条栅线通过第三抗扰开关管连接所述第四开关管的栅极和所述第五开关管的栅极，所述第i+1条栅线连接所述第三抗扰开关管的源极和栅极，所述第四开关管的栅极和所述第五开关管的栅极连接所述第三抗扰开关管的漏极；
所述第i+4条栅线通过第四抗扰开关管连接所述第四开关管的栅极和所述第五开关管的栅极，所述第i+4条栅线连接所述第四抗扰开关管的源极和栅极，所述第四开关管的栅极和所述第五开关管的栅极连接所述第四抗扰开关管的漏极。
9.一种GOA电路，其特征在于：包括n条栅线、六条循环输出高电平脉冲信号的时钟信号线，以及若干权利要求1至8任一项所述的移位寄存器单元；
第j级移位寄存器单元中的第一开关模块的控制端连接第一条时钟信号线；
第j+1级移位寄存器单元中的第一开关模块的控制端连接第二条时钟信号线；
第j+2级移位寄存器单元中的第一开关模块的控制端连接第三条时钟信号线；
第j级移位寄存器单元中的第二开关模块的控制端连接第四条时钟信号线；
第j+1级移位寄存器单元中的第二开关模块的控制端连接第五条时钟信号线；
第j+2级移位寄存器单元中的第二开关模块的控制端连接第六条时钟信号线；
第i条栅线连接第j级移位寄存器单元中的第一开关模块的输出端和第j+1级移位寄存器单元中的充电模块；
第i+1条栅线连接第j+1级移位寄存器单元中的第一开关模块的输出端、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块；
第i+2条栅线连接第j+2级移位寄存器单元中的第一开关模块的输出端、第j级移位寄存器单元中的充电模块和第j+1级移位寄存器单元中的复位模块；
第i+3条栅线连接第j级移位寄存器单元中的第二开关模块的输出端、第j+1级移位寄存器单元中的充电模块和第j+2级移位寄存器单元中的复位模块；
第i+4条栅线连接第j+1级移位寄存器单元中的第二开关模块的输出端、第j+2级移位寄存器单元中的充电模块和第j级移位寄存器单元中的复位模块；
第i+5条栅线连接第j+2级移位寄存器单元中的第二开关模块的输出端和第j+1级移位寄存器单元中的复位模块；
其中，n、i、j均为自然数，n≥6，1≤i≤n-5，1≤j≤(n-4)/2。
10.根据权利要求9所述的GOA电路，其特征在于：当i＞1，j＞1时，第i条栅线还连接第j-1级移位寄存器单元中的复位模块；
当i＜n，j＜(n-4)/2时，第i+5条栅线还连接第j+3级移位寄存器单元中的充电模块。
11.一种阵列基板，其特征在于：所述阵列基板包括GOA区域和显示区域，所述GOA区域中设置有权利要求9或10所述的GOA电路。
12.一种显示装置，其特征在于：包括权利要求11所述的阵列基板。
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