CN1707589A - 栅极驱动部分和具有该栅极驱动部分的显示设备 - Google Patents

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Abstract

一种栅极驱动部分，包括多个级，每个级包括：第一驱动部分和第二驱动部分。所述第一驱动部分按照第一输入信号来产生第一和第二输出信号；所述第二驱动部分连接到第一驱动部分，并且按照第二输入信号来产生第三和第四输出信号。所述第一和第二输入信号是当前级的第一进位输出信号或第一栅极输出信号，第三和第四输出信号是随后级的第二进位输出信号或第二栅极输出信号。按照这种结构，每个级产生两个或多个栅极输出信号，并且所述栅极驱动部分向对应的栅极线输出所述第一和第二栅极输出信号。因此，本发明可以减少栅极驱动部分的面积，并且提供LCD器件的高分辨率。

Description

栅极驱动部分和具有该栅极驱动部分的显示设备
技术领域
本发明涉及一种栅极驱动部分和具有栅极驱动部分的显示器，具体涉及具有在基底上形成的栅极驱动器件和产生两个或多个栅极输出信号的显示设备。
背景技术
近来，诸如有机发光显示器(OLED)、等离子体显示板(PDP)、液晶显示器(LCD)之类的平板显示器正在比阴极射线管(CRT)设备更快地发展。在所述平板显示器中，LCD和OLED器件包括基底，其中形成像素。所述像素包括开关元件、显示信号线和用于产生用以将所述开关元件导通或断开的栅极控制信号的栅极驱动部分。栅极驱动部分包括移位寄存器，用于向栅极线输出栅极控制信号。
移位寄存器包括多个级，它们一个接一个地相互连接。每个级包括多个与其相关联的晶体管。每个级包括输入部分、输出部分和放电部分。每个级按照时钟信号或前一个或下一个级的输出信号来向栅极线输出栅极信号。换句话说，每个级经由输出部分向两个不同的级(例如前一个和下一个级)输出信号。
每个级的输出部分包括连接到栅极线和前一个与下一个级的输入部分的晶体管。在每个级的输出部分中的晶体管占用每个级的总面积的大约40％，因为所述晶体管比与向栅极线和前一个级输出输出信号相关联的其他晶体管大得多。因此，与每个级的输出部分相关联的晶体管的主要尺寸决定所述级的尺寸，因此决定移位寄存器的尺寸，于是降低了每个级的设计容限的灵活性。
发明内容
本发明提供了一种具有多个级的栅极驱动部分。
在一个实施例中，一种栅极驱动部分包括多个级，每个级包括：第一驱动部分，用于按照第一输入信号来产生第一和第二输出信号；第二驱动部分，通过第一时钟信号终端而连接到第一驱动部分，用于按照第二输入信号来产生第三和第四输出信号，其中，所述第一和第二输入信号包括相邻级的两个或多个输出信号，第二时钟信号或至少一个低电平信号，并且第一、第二、第三和第四输出信号包括两个或多个栅极输出信号或两个或多个进位输出信号。
所述第一和第二时钟信号具有大约180°的相差。所述至少一个低电平信号是Voff电压或复位电压。所述第一驱动部分产生奇数栅极线的栅极输出信号，第二驱动部分产生偶数栅极线的栅极输出信号。在所述多级级的第一级中的第一输入信号还包括垂直同步启动信号(STV)。
第一和第二驱动部分每个包括：输入部分，用于接收第一和第二时钟信号、所述低电平电压和随后级的进位输出信号，用于产生第一控制信号；下拉驱动部分，连接到所述输入部分，用于按照来自所述输入部分的第一控制信号、低电平电压、复位信号和随后级的栅极输出信号而产生第二控制信号；上拉驱动部分，连接到所述输入部分和所述下拉驱动部分，用于按照第一和第二控制信号、随后级的进位输出信号和第一时钟信号来产生第三控制信号；输出部分，它连接到所述输入部分以及所述下拉和上拉驱动部分，用于按照所述第一时钟信号和所述第一、第二和第三控制信号而产生第一和第二输出信号。所述第一和第二驱动部分相对于第一时钟终端而具有镜像对称结构。
所述输入部分包括第一、第二和第三开关元件，第二和第三开关元件的栅极连接到第二时钟信号，第二开关元件的栅极连接到第一时钟信号，第一和第二开关元件分别连接到前一个级的进位输出信号和低电平电压。
所述上拉驱动部分包括：第五开关元件，具有连接到前一个级的进位输出信号的栅极和源极、连接到第一接触点的漏极；第六开关元件，具有连接到随后级的进位输出信号的栅极、连接到第一接触点的漏极、连接到所述下拉驱动部分和所述输出部分的源极；第八开关元件，具有连接到第一时钟信号的栅极和源极、连接到第三接触点和所述下拉驱动部分的漏极；第九开关元件，具有通过第二电容器而连接到第六接触点的栅极和源极，所述栅极和漏极通过第三电容器连接到第四接触点，其中，所述第八开关元件的漏极连接到第九开关元件的栅极。
所述下拉驱动部分包括：第四开关元件，具有连接到复位信号的栅极、连接到前一个级的进位输出信号的源极、连接到所述低电平电压的漏极；第七开关元件，具有连接到随后级的栅极输出信号的栅极、连接到所述低电平电压的漏极、连接到第五接触点的源极；第十开关元件，具有连接到第二接触点的栅极、连接到低电平电压的漏极、连接到第三接触点的源极；第十一开关元件，具有连接到第二接触点的栅极、连接到低电平电压的漏极、连接到第四接触点的源极；第十二开关元件，具有连接到所述第四接触点的栅极、连接到低电平电压的漏极、连接到所述第二接触点的源极；第十三开关元件，具有连接到随后级的栅极输出信号的栅极、连接到低电平电压漏极、连接到第二接触点的源极；第十六开关元件，具有连接到随后级的栅极输出信号的栅极、连接到低电平电压的漏极、连接到输出部分的源极。
所述输出部分包括：第十四开关元件，具有连接到第五接触点的栅极、连接到第二接触点的漏极、连接到第一输出端的源极；第十五开关元件，具有连接到第十四开关元件的栅极和第五接触点的栅极、连接到第二输出端的漏极、连接到第一时钟信号的源极。
第二驱动部分还包括输出协助部分，所述输出协助部分按照第三控制信号和第一时钟信号而产生第四控制信号，并且控制第一和第二驱动部分的输出部分。所述下拉驱动部分包括第十七开关元件，具有连接到随后级的栅极输出信号的栅极、连接到第五接触点的漏极、连接到低电平电压的源极。第十八开关元件，具有连接到随后级的栅极输出信号的栅极、连接到第二接触点的漏极、连接到低电平电压的源极。
所述输出协助部分包括：第十九开关元件，具有连接到第一接触点的栅极、连接到第二接触点和第二驱动部分的输出部分的漏极。第十九开关元件的栅极和漏极通过第一电容器彼此连接，其源极连接到第一时钟信号。第一接触点在4H期间保持高电压。第五接触点在2H期间保持高电压。第二驱动部分的第五接触点当随后级的栅极输出信号被产生时将一个低电压改变为高电压，并且在2H期间保持所述高电压。所述复位信号在大约半数级后的虚拟级(dummy stage)被产生，并且被输入到所有级。第一电容器具有大于一个高电压的电压。第一到第十九开关元件由非晶硅形成。第一到第十九开关元件通过与像素区域的开关元件基本上相同的制造处理而被形成。
在另一个实施例中，一种栅极驱动部分包括多个级，每个级包括第一栅极线，它具有：第一连接件；第一绝缘层，它形成在第一连接件上；第一导电层，它形成在第一绝缘层上；第二绝缘层，它形成在第一绝缘层和第一导电层上；第一连接协助件，它连接到第一导电层和第一连接件。每个级还包括第二栅极线，它具有：置于第一连接件和第一导电层之间的第二连接件，所述第一绝缘层形成在第二连接件上；第二导电层，它形成在第一绝缘层上，所述第二绝缘层形成在第一绝缘层和第二导电层上；第二连接协助件，它连接到第二导电层和第二连接件。
在另一个实施例中，一种显示设备包括：信号控制器，用于接收图像数据信号和控制信号以产生栅极和数据控制信号；数据驱动部分，用于接收所述图像数据信号和数据控制信号，并且按照数据控制信号来将所述图像数据信号转换为图像数据电压；栅极驱动部分，用于产生栅极输出信号以按照所述栅极控制信号来导通或截止开关元件；薄膜晶体管(TFT)阵列板，它具有数据线、栅极线、开关元件和在绝缘基底上的像素电路，其中，所述栅极驱动部分形成在所述绝缘基底上，并且包括对应于栅极线的多个级，每个级产生两个或多个栅极输出信号。
通过下面参照附图而读取的本发明的实施例的详细说明，本发明这些和其他目的、特点和优点将会变得清楚。
本申请基于2004年6月10日提交的韩国专利申请第2004-0042573号的优先权，其内容通过引用整体被并入在此。
附图说明
通过参照附图来详细说明本发明的实施例，本发明的上述和其他特点和优点将变得更清楚，其中：
图1是按照一个例证实施例的显示设备的方框图；
图2是按照一个例证实施例的显示设备中的像素的等效电路图；
图3是按照一个例证实施例的栅极驱动部分的方框图；
图4是用于图3中的栅极驱动部分的移位寄存器中的第j级的电路图；
图5是在图3中的栅极驱动部分的信号波形的图示；
图6a是示出在图4中的第j级的一部分的电路图；
图6b是示出按照另一个例证实施例的第j级的一部分的电路图；
图7是按照一个例证实施例的显示设备的TFT阵列板的图；
图8是沿着在图7中的线7-7的TFT阵列板的横截面图；
图9是在图3中的栅极线的布局视图；
图10是沿着图9中的线9-9的横截面视图。
具体实施方式
以下，参照附图来详细说明本发明的实施例。
图1是按照一个例证实施例的显示设备的方框图，图2是描述按照一个例证实施例的在显示设备中的像素的等效电路。
如图1所示，显示设备包括薄膜晶体管(TFT)阵列板300。栅极和数据驱动部分400和500分别连接到TFT阵列板300。伽马电压产生部分800连接到数据驱动部分500和信号控制器600。
TFT阵列板300包括延伸到栅极驱动部分400的信号线(G1-Gn)和延伸到数据驱动部分500的信号线(D1-Dm)。TFT阵列板300也包括像素Px，每个像素连接到信号线并且以矩阵排列。信号线(G1-Gn，D1-Dm)包括用于传送栅极信号的栅极线G1-Gn和用于传送数据信号的数据线D1-Dm。所述栅极线G1-Gn在水平方向上彼此平行地形成，并且数据线D1-Dm彼此平行地形成，并且与栅极线G1-Gn相交，如图所示。每个像素Px包括连接到栅极和数据线(G1-Gn，D1-Dm)的开关元件Q和连接到开关元件Q的像素电路(未示出)。开关元件Q可以是薄膜晶体管。另外，开关元件Q可以以非晶硅来制造。
在液晶显示器(以下称为“LCD”)中，如图2所示，TFT阵列板300包括下基底100、上基底200和一般在下和上基底100和200之间放置的、以3来指示的液晶层。下基底100包括被指示为Gi-1和Gi的图1的栅极和数据线(G1-Gn，D1-Dm)以及开关元件Q(仅仅示出了一个)。所述像素电路包括液晶电容器CLC和存储电容器CST。但是，可能按照需要而省略存储电容器CST。
液晶电容器CLC具有在下基底100上形成的像素电极190的导电层。在上基底200和液晶层3的介电层(未示出)上形成公共电极270。像素电极190连接到开关元件Q。公共电极270形成在限定上基底200的整个表面上，并且接收公共电压Vcom(未示出)。但是，可以在下基底100上形成公共电极270。当在下基底100上形成公共电极270时，所述像素和公共电极190和270可以具有杆状或直线形状。
通过在下基底100和像素电极190上叠加另一条信号线(未示出)来形成存储电容器CST。所叠加的信号线接收预定电压，诸如相对于在上基底200上的公共电极270的上述的公共电压Vcom。而且，可以通过重叠前一个栅极线和像素电极190来形成存储电容器CST。
上基底200具有例如用于显示图像的包括红色、绿色和蓝色滤色器的滤色器230。如图2所示，滤色器230形成在上基底200上，但是也可以在下基底100上形成的像素电极190之上或之下形成滤色器230。至少一个偏振器(未示出)被放置在下基底100和上基底200的外部，用于偏振光。
返回参见图1，伽马电压产生部分800具有相对于公共电压的正电压和负电压组。栅极驱动部分400连接到栅极线G1-Gn，并且向栅极线G1-Gn施加栅极控制信号，诸如栅极导通电压Von和栅极截止电压Voff。所述栅极导通电压Von将开关元件Q导通，所述栅极截止电压Voff将开关元件Q截止。数据驱动部分500连接到数据线D1-Dm，并且通过从伽马电压产生部分800选择对应于数字图像数据的伽马电压来向像素(PX)施加所述数据电压。信号控制器600分别控制栅极驱动部分400和数据驱动部分500的操作。
现在，参照图1来详细说明显示器的操作。
参照图1可以最佳地看到，信号控制器600从外部器件(未示出)接收图像数据信号R、G、B和输入控制信号，所述输入控制信号包括例如水平同步信号Hsync、垂直同步信号Vsync、主时钟MCLK和数据使能信号DE。信号控制器600按照所述图像数据信号R、G、B和输入控制信号来产生栅极控制信号CONT1和数据控制信号CONT2。信号控制器600向栅极驱动部分400发送栅极控制信号CONT1，并且向数据驱动部分500发送数据控制信号CONT2。
栅极控制信号CONT1包括例如垂直同步起始信号、栅极时钟信号和输出使能信号。所述垂直同步起始信号指示栅极驱动部分400开始输出栅极导通电压Von、用于控制栅极导通电压Von的输出的栅极时钟信号和用于控制栅极导通电压Von的周期的输出使能信号。数据控制信号CONT2包括例如水平同步起始信号、载荷信号和数据时钟信号。水平同步起始信号向数据驱动部分500通知图像数据电压的输出周期。所述载荷信号指示数据驱动部分500向数据线D1-Dm施加所述图像数据电压。在这个实施例中，数据控制信号CONT2可以包括极性反转信号，用于将图像数据电压相对于公共电压而反转。
数据驱动部分500按照来自信号控制器600的数据控制信号CONT2依序接收对应于像素的图像数据信号，并且通过选择对应于所述图像数据信号的伽马电压来将所述图像数据信号转换为图像数据电压。然后，数据驱动部分500向数据线D1-Dm施加所述图像数据电压。
栅极驱动部分400按照来自信号控制器600的栅极控制信号CONT1向栅极线G1-Gn施加栅极导通电压Von，并且导通与栅极线G1-Gn连接的开关元件Q。施加到数据线D1-Dm的图像数据电压然后当导通开关元件Q时被施加到对应的像素。如图2所示，在图像数据电压和公共电压Vcom之间的电压差表示在液晶电容器CLC中的充电电压，例如像素电压。
现在，参照图3-10而更详细地说明按照一个例证实施例的栅极驱动部分400。
图3是栅极驱动部分400的方框图。图4是图3中的栅极驱动部分的移位寄存器的第j级的电路图，图5是在图3中的栅极驱动部分的信号波形的图示。
如图3所示，栅极驱动部分400包括具有多个级410(仅示出四个级)的移位寄存器。每个级410连接到两条栅极线(例如Gn、Gn+1)。栅极驱动部分400接收帧复位信号(RESET)、垂直同步起始信号(STV)、时钟信号(CLK1)和(CLK2)、栅极截止电压(Voff)。为了简单，时钟信号CLK1和CLK2的高电平和低电平分别被称为高电压和低电压。低电压与Voff大致相同。
如上所述，每个级410连接到两条栅极线，其中，每个级410的所述两条栅极线之一和相邻级的栅极线相交。换句话说，如图3所示，连接到第一和第二级ST1和ST2的四条栅极线G1-G4中的、分别连接到第一和第二级ST1和ST2的栅极线G2和G3相交。另外，连接到第j级STj和第j+1级STj+1(j是奇数)的栅极线G2j-1-G2j+2中的两条栅极线G2j和G2j+1相交。
每个级410包括置入端S1和S2、栅极电压端GV1和GV2、时钟端CK1和CK2、复位端R1和R2、帧复位端FR1和FR2、栅极输出端OUT11和OUT21、进位输出端OUT12和OUT22。
例如第j级STj的每个级的置入端S1接收诸如前一个进位输出信号Cout(2j-2)的前一个级STj-1(未示出)的进位输出信号，并且复位端R1接收下一个级STj+1的栅极输出，诸如下一个栅极输出Gout(2j)。而且，置入端S2接收下一个进位输出信号Cout2j，复位端R2接收下一个栅极输出Gout 2j+2。在此，两个相邻级的第一级的置入端S1和S2分别从前一个和下一个级接收进位输出信号，但是，所述两个相邻级的第二级的置入端S1和S2都从前一个级接收进位输出信号。同时，所述两个相邻级的第一级的复位端R1和R2都从下一个级接收栅极输出，所述两个相邻级的第二级的复位端R1和R2分别从前一个和下一个级接收栅极输出。
第j级STj的时钟端CK1和CK2分别接收时钟信号CLK1和CLK2，第j级STj的栅极电压端GV1和GV2都接收栅极截止电压Voff。栅极输出端OUT11和OUT21分别输出栅极输出Gout 2j-1和Gout 2j+1，进位输出端OUT12和OUT22分别输出进位输出信号Cout 2j-1和Cout 2j+1。在第一级ST1中，置入端S1接收垂直同步起始信号STV而不是前一个进位输出。当第j级STj的时钟端CK1和CK2分别接收时钟信号CLK1和CLK2时，相邻的第(j-1)和第(j+1)级STj-1和STj+1的时钟端CK1接收时钟信号CLK2，并且相邻的第(j-1)和第(j+1)级STj-1和STj+1的时钟端CK2接收时钟信号CLK1。
当时钟信号CLK1和CLK2处于高电压时，所述高电压与栅极导通电压Von大致相等。而且，当时钟信号CLK1和CLK2处于低电压时，所述低电压与栅极截止电压Voff大致相等。如图5所示，时钟信号CLK1和CLK2具有50％的占空比(例如，时钟导通与其截止相同的工作周期)，并且时钟信号CLK1和CLK2的相位差是180度。
参见图4，其中图解了图3的STj级或第j级410。栅极驱动部分400的、包括图4的第j级的每个级410相对于连接到时钟端CK1的时钟线具有镜像对称结构。每个级410包括输入部分420a和420b、上拉驱动部分430a和430b、下拉驱动部分440a和440b、输出协助部分450以及输出部分460a和460b。输入部分420a和420b、上拉驱动部分430a和430b、下拉驱动部分440a和440b、输出协助部分450、输出部分460a和460b包括NMOS(N沟道金属氧化物半导体器件)晶体管MA1-MA15、MB1-MB15和T1-T3。所述上拉驱动部分430a和430b还包括电容器C2、C3、C2’和C3’。输出协助部分450还包括电容器C1。或者，可以使用PMOS(P沟道金属氧化物半导体)来取代NMOS晶体管，并且所述电容器C1-C3、C2’和C3’可以是在栅极和漏极以及栅极和源极之间的寄生电容。
输入部分420a包括连接到置入端S1和栅极电压端GV1的三个晶体管MA1、MA2和MA3。输入部分420b包括连接到置入端S2和栅极电压端GV2的三个晶体管MB1、MB2和MB3。晶体管MA1-MA2和MB1-MB2的栅极连接到时钟端CK2。晶体管MA3和MB3的栅极连接到时钟端CK1。晶体管MA1和MA3与晶体管MB1和MB3的接触点共同连接到接触点J1。晶体管MA3和MA2的接触点连接到接触点J2，并且晶体管MB3和MB2的接触点连接到接触点J2’。
上拉驱动部分430a包括在置入端S1和接触点J5之间放置的两个晶体管MA5和MA6、在时钟端CK1和接触点J3之间放置的晶体管MA8、在时钟端CK1和接触点J4之间放置的晶体管MA9。晶体管MA5和MA6的栅极连接到置入端S1，并且晶体管MA5的漏极连接到晶体管MA5的栅极。晶体管MA5和MA6的接触点连接到接触点J1；晶体管MA8的栅极和漏极连接到时钟端CK1；晶体管MA8的源极连接到接触点J3。晶体管MA9的栅极连接到接触点J3以及通过电容器C2连接到时钟端CK1。晶体管MA9的漏极连接到时钟端CK1；晶体管MA9的源极连接到接触点J4，并且电容器C3置于接触点J3和J4之间。
上拉驱动部分430b包括在置入端S2和接触点J5’之间放置的两个晶体管MB5和MB6、在时钟端CK1和接触点J3’之间放置的晶体管MB8、在时钟端CK1和接触点J4’之间放置的晶体管MB9。晶体管MB5和MB6的栅极连接到置入端S2，并且晶体管MB5的漏极连接到栅极。晶体管MB5和MB6的接触点连接到接触点J1；晶体管MB8的栅极和漏极连接到时钟端CK1；晶体管MB8的源极连接到接触点J3’。晶体管MB9的栅极通过电容器C2’而连接到时钟端CK1。晶体管MB9的漏极连接到时钟端CK1；晶体管MB9的源极连接到接触点J4’，并且电容器C3’置于接触点J3’和J4’之间。
下拉驱动部分440a包括晶体管MA4、MA7、MA10、MA11、MA12、MA13、MA16。下拉驱动部分440b包括晶体管MB4、MB7、MB10、MB11、MB12、MB13、MB16。下拉驱动部分440a和440b还包括两个晶体管T2和T3。晶体管MA4和MB4的栅极分别连接到帧复位端FR1和FR2，而晶体管MA4和MB4的漏极分别连接到置入端S1和S2。晶体管MA7和MB7的栅极分别连接到复位端R1和R2，并且晶体管MA7和MB7的漏极分别连接到接触点J5和J5’。晶体管MA10、MA11和晶体管MB10、MB11的栅极分别连接到接触点J2和J2’。晶体管MA10和MA11的漏极分别连接到接触点J3和J4，而晶体管MB10和MB11的漏极分别连接到接触点J3’和J4’。晶体管MA12和MB12的栅极分别连接到接触点J4和J4’，而晶体管MA13和MB13’的栅极分别连接到复位端R1和R2。晶体管MA12和MA13的漏极与晶体管MB12和MB13的漏极分别连接到接触点J2和J2’。晶体管MA16和MB16的栅极分别连接到复位端R1和R2，晶体管MA16的漏极连接到输出端OUT11和OUT12，晶体管MB16的漏极连接到输出端OUT21和OUT22。晶体管T2和T3的栅极连接到复位端R2，晶体管T2和T3的漏极分别连接到接触点J1和J2’。在此，应当注意，接触点J2和J2’彼此连接。
输出协助部分450包括晶体管T1和电容器C1。晶体管T1的漏极和源极分别连接到接触点J2和J2’，并且电容器C1置于晶体管T1的栅极和源极之间。
输出部分460a包括晶体管MA14和MA15，并且输出部分460b包括晶体管MB14和MB15。晶体管MA14和MA15的栅极与晶体管MB14和MB15的栅极分别连接到接触点J5和J5’，并且晶体管MA14和MB14的漏极分别连接到接触点J2和J2’。
现在，参照图5并且结合图6来详细说明在移位寄存器中的级的操作。
图5是在图3中的栅极驱动部分的信号波形的图示。
当时钟信号CLK2和前一个进位输出Cout(2j-2)处于高电压并且时钟信号CLK1处于低电压时，晶体管MA1、MA2、MA5和MA6被导通。晶体管MA5和MA6向接触点J1和J5传送高电压，晶体管MA2向接触点J2传送低电压。晶体管T1、MA14和MA15被导通，然后在接触点J2上的低电压和时钟信号CLK1分别被输出到输出端OUT11和OUT12。换句话说，输出电压Gout(2j-1)和Cout(2j-1)变为低电压。而且，在高电压和低电压之间的电压差对电容器C1充电。此时，由于时钟信号CLK1、随后的栅极输出Gout 2j、Gout(2j+1)和Gout(2j+2)以及接触点J2处于低电压，所以晶体管MA3、MA4、MA7-MA13、MB3-MB13、T2和T3被截止。
接着，当时钟信号CLK2处于低电压并且时钟信号CLK1处于高电压时，晶体管MA1、MA2、MB1和MB2被截止，并且晶体管T1的输出电压和接触点J2变为高电压。此时，虽然晶体管MA3和MB3的栅极接收高电压，但是晶体管MA3和MB3被截止，因为晶体管MA3和MB3的源极也具有与接触点J2和J2’相同的电压，并且在所述源极和栅极之间的电压差变为零。于是，接触点J1变为浮动状态，因此具有例如高电压两倍的电压，它大于电容器C1的高电压。
同时，因为时钟信号CLK1和接触点J2和J2’处于高电压，因此晶体管MA8、MA10、MA11、MB8、MB10和MB11被导通。当晶体管MA8和MA10被导通时，接触点J3具有由置于晶体管MA8和MA10之间的电阻器(未示出)产生的分压，并且接触点J3’具有由在晶体管MB8和MB10之间的电阻器(未示出)产生的分压。但是，当在晶体管MA10和MB10的导通时间中的电阻值是在晶体管MA8和MB8导通时间中的电阻值的大约10,000倍时，所述分压具有与接触点J3和J3’大致相同的电压。此时，晶体管MA9和MB9被导通，因此与晶体管MA11和MB11串联。而且，接触点J4具有由在晶体管MA9和MA11导通时间中的电阻器(未示出)产生的分压，接触点J4’具有由在晶体管MB9和MB11导通时间中的电阻器(未示出)产生的分压。例如，如果晶体管MA9和MA11的电阻值与晶体管MB9和MB11的电阻值相同，则接触点J4和J4’具有高电压和低电压间的大约一半电压。因此，晶体管MA12和MB12保持在截止状态。因为随后的栅极输出Gout 2j保持低电压，因此晶体管MA7保持截止状态，并且接触点J5保持高电压。因此，输出端OUT11和OUT12连接到接触点J2并且输出高电压。
同时，对应1于在通过电容器C2和C3的电压差的电压分别将电容器C2和C3充电，并且接触点J3具有低于接触点J6的电压。
接着，当随后的栅极输出Gout 2j和时钟信号CLK2处于高电压并且时钟信号CLK1处于低电压时，晶体管MA5和MA13被导通，并且低电压分别被发送到接触点J5和J2。此时，因为晶体管MA14和MA15被截止并且晶体管MA16被导通，因此输出端OUT11和OUT12连接到栅极截止电压端Voff并且输出低电压。
同时，因为晶体管MA8和MA10被截止，因此接触点J3具有浮动状态。而且，因为即使当接触点J6具有低于接触点J4的电压时接触点J3也通过电容器C2具有低于接触点J5的电压，因此晶体管MA9被截止。此时，因为晶体管MA11被截止并且接触点J4具有低电压，因此晶体管MA12保持截止状态。而且，晶体管MA3保持截止状态，因为晶体管MA3的栅极具有低电压并且接触点J2具有低电压。因为接触点j1具有高电压，因此晶体管T1保持截止状态。
接着，当时钟信号CLK1处于高电压时，晶体管MA8和MA10被导通，并且接触点J4具有提高的电压，因此晶体管MA12被导通，并且接触点J2具有低电压。换句话说，虽然随后的栅极输出Gout 2j处于低电压，接触点J2也可以具有低电压。
同时，输入部分420b、上拉驱1动部分430b和下拉驱动部分440b与上述的输入部分420b、上拉驱动部分430a和下拉驱动部分440a大致相同地工作。因此，省略对这些工作的详细说明。
但是，接触点J1具有用于将在电容器C1中充电的电压加到一个高电压上的电压。换句话说，当栅极输出Gout 2j处于高电压时，接触点J1具有高电压，然后当时钟信号CLK1处于高电压时，接触点J1具有将在电容器C1中充电的电压加到一个高电压上的电压。参见图5，接触点J1具有恒定电压，但是当产生进位输出信号Cout(2j-1)和Cout(2j+1)时可以提高一个电压。同时，接触点J5’当进位输出Cout 2j处于高电压时具有高电压，接触点J5’当进位输出Cout 2j处于低电压时具有浮动状态。于是，接触点J5’保持所述高电压。换句话说，接触点J5’在2H或全工作周期期间保持所述高电压。
当栅极输出Gout(2j+2)处于高电压时，接触点J1和J5’分别通过晶体管MB7而具有低电压。于是，接触点J1在4H或两个工作周期期间保持高电压，并且接触点J5’在2H或单个工作周期期间保持高电压。
同时，当晶体管MA3和MB3的栅极连接到时钟信号CLK1的高电压并且接触点J2和J2’具有低电压时，晶体管MA3和MB3被导通，并且接触点J2和J2’的低电压被发送到接触点J1。但是，晶体管T1的漏极连接到时钟端CK1，因此连续地接收时钟信号CK1。具体而言，因为晶体管T1比其他晶体管大得多，因此在晶体管T1的栅极和漏极之1间的寄生电容较大。因此，当时钟信号CK1处于高电压时，晶体管M10可以被寄生电容导通。通过向接触点J1传送低电压来将晶体管T1的栅极保持在低电压防止了晶体管T1被导通。
接着，在所述n级的n/2级的操作后，在随后的虚拟级产生的复位信号RESET被输入到所有级的帧复位端FR1和FR2，并且将置入端S1和S2设置到低电压。
然后，直到前一个进位输出Cout(2j-2)变为高电压，接触点J1才保持低电压。当时钟信号CLK1处于高电压并且时钟信号CLK2处于低电压时，接触点J2和J2’通过晶体管MA12和MB12而具有低电压，当时钟信号CLK1处于低电压并且时钟信号CLK2处于高电压时，接触点J2和J2’通过晶体管MA2和MB2而保持低电压。
以这种方式，级410按照进位输出信号Cout(2j-2)和Cout 2j以及栅极输出信号Gout 2j和Gout(2j+2)并且通过与时钟信号CLK1和CLK2同步而产生进位输出信号Cout(2j-1)和Cout(2j+1)。
如图4所示，已经说明了在一个级中输出两个栅极输出信号，但是考虑可以在一个级中产生两个或多个栅极输出信号。现在，参照图6a和6b来详细说明。
图6a是示出图4的第j级的一部分的电路图。
如上所述，当输入到置入端S1的进位输出信号处于高电压时，接触点J1和J5具有高电压，因此晶体管T1和MA14被导通。所述高电压当时钟信号CLK1变为输出到外部的高电压时被输出。而且，当输入到置入端S2的进位输出信号处于高电压时，接触点J1和J5’具有高电压，因此晶体管T1和MB14被导通。当时钟信号CLK1变为高电压时所述高电压被输出。于是，接触点J4在4H或两个工作周期期间保持高电压，并且接触点J5和J5’在2H或单个工作周期期间保持高电压。
如图6b所示，当使用在图6a所示的“A”区域中的结构时，可以向图6a中的结构增加一个输出端。于是，当接触点J1在6H或三个工作周期期间保持高电压并且接触点J5、J5’和J5”在2H或单个工作周期期间保持高电压的时候，输出输出信号。换句话说，当重复地应用图6b的结构时，应当注意两条或多条栅极线可以连接到一个级。按照这种结构，可以减小占用级的最大面积的晶体管T1对应的晶体管的数量，因此可以减小级的整个面积。而且，晶体管T1可以被制造得大于传统的结构，并且也可以改善输出性能。
现在，参照图7-10来详细说明按照一个实施例的用于显示设备的TFT阵列板的结构。
图7是显示设备的TFT阵列板的图，图8是沿着图7的线7-7的TFT阵列板的横截面视图，图8是图3中的栅极线的布局视图，图10是沿着图9的线9-9的横截面视图。
如图7和8所示，在绝缘基底110上形成栅极线121a和121b。栅极线121a和121b传送栅极信号，并且在水平方向上朝向栅极驱动部分400(图1)而被形成。栅极线121a和121b的一些部分变为栅极电极124，栅极线121a和121b的其他部分变为在栅极线121a和121b垂直的向下方向上突出的突出部分127。而且，栅极线121a和121b的另一部分形成在斜方向并且彼此相交，栅极线121a和121b的再一部分平行地形成并且不彼此相交。
栅极线121a和121b具有导电层，它包括基于银的金属、基于铝的金属和基于铜的金属，基于银的金属诸如低电阻的银(Ag)、银合金，基于铝的金属诸如铝(Al)或铝合金，基于铜的金属诸如铜或铜合金。而且，栅极线121a和121b可以具有多层的结构，它还包括其他具有Cr、Ti、Ta、Mo——包括其合金——的导电层。例如，具有与ITO或IZO良好的物理、化学和电接触的MoW合金被考虑，但是不限于此。上下层的两层结构可以是例如Cr/Al-Nd合金。限定栅极线121a和121b的侧边相对于限定绝缘基底110的表面倾斜。倾斜角是在相对于限定绝缘基底110的表面的大约30度和大约80度之间。
由例如SiNx制造而成但是不限于此的栅极绝缘层140被形成在栅极线121a和121b上。包括氢化非晶硅(以下称为“a-Si”)的条状半导体151被形成在栅极绝缘层140上。所述条状半导体151被形成在如图8所示的垂直方向上，并且具有第一延伸部分154，它被形成来向栅极电极124延伸。第一延伸部分154具在对应于与栅极线121相交的位置有增加的表面面积。在条状半导体151上形成条状和岛状的欧姆接触元件161和165，它们包括例如具有硅化物或n型杂质高度掺杂的n+a-Si，但是不限于此。所述条状电阻性接触件161具有第二延伸部分163。第二延伸部分163和岛状欧姆接触元件165被形成在第一延伸部分154上。而且，限定条状半导体151和条状以及岛状欧姆接触元件161和165的侧面倾斜，如图8所示。倾斜角在相对于限定绝缘基底110的表面的大约30度和大约80度之间。
参见图7，数据线171和输出电极175分别被形成在条状和岛状的欧姆接触元件161和165上，存储电容器177和输出信号线79a和79b被形成在栅极绝缘层140上。数据线171被形成在与栅极线121垂直的方向上并且传送数据电压。输入电极173被形成以从数据线171向输出电极175延伸。输入和输出电极173和174分别彼此分离并且与栅极电极124相对。
如图9所示，输出信号线79a和79b从在栅极驱动部分400中的晶体管MA14和MB14延伸。输出信号线79a具有限定其终端部分的倾斜结构。
再次参见图8，栅极电极124以及输入和输出电极173和175沿着第一延伸部分154而变成TFT，并且TFT的沟道区域被形成在在输入和输出电极173和175之间的第一延伸部分154中。存储电容器177与突出部分127重叠。
数据线171、输出电极175、输出信号线79a和79b、存储电容器177包括导电层，它具有例如基于银的金属(诸如低电阻的银(Ag)、银合金)、基于铝的金属(诸如铝(Al)或铝合金)和基于铜的金属(诸如铜或铜合金)，但是不限于此。而且，栅极线171、输出电极175、输出信号线79a和79b以及存储电容器177可选地包括多层的结构，它还包括其他具有Cr、Ti、Ta、Mo及其合金的导电层，其中包括例如具有与ITO或IZO良好的物理、化学和电接触的MoW合金被考虑，但是不限于此。数据线171、输出电极175、输出信号线79a和79b、存储电容器177的侧边也相对于限定绝缘基底110的表面倾斜，倾斜角是在大约30度和大约80度之间。
条状和岛状的欧姆接触元件161和165置于条状半导体151和数据线171和输出电极175之间。条状和岛状的欧姆接触元件161和165分别减小了接触电阻。
在数据线171、输出电极175、输出信号线79a和79b、存储电容器177和条状半导体151的暴露部分上形成钝化层180，它包括具有良好特性和感光性的有机材料、例如通过PECVD方法形成的具有小于4.0的低介电常数的绝缘材料(例如a-Si:C:O或a-Si:O:F)或具有例如SiN的无机材料。但是，钝化层180可选地以有机材料和SiN的两层结构形成。在钝化层180上形成分别暴露数据线171、输出电极175和存储电容器177的终端部分的接触孔182、185、187、188和183。而且，在钝化层180上形成接触孔189和184，它们分别沿着栅极绝缘层140而暴露栅极线121a和121b的终端部分。
像素电极190、接触协助件82以及连接协助件83和87被形成在钝化层180上。像素电极190经由接触孔185和187而分别物理地和电子地连接到输出电极175和存储电容器177。像素电极190从输出电极175接收图像数据电压，并且向存储电容器177传送图像数据电压。
返回参见图2，在接收图像数据电压的像素电极190和接收公共电压的、在上基底200上形成的公共电极270之间产生电场。因此，通过所述电场来重新布置在像素以及公共电极190和270之间放置的液晶层3的液体分子结构。
如上所述，像素电极190和公共电极270变为电容器，因此，即使在TFT被截止后，LC电容器也保持所述图像数据电压。而且，存储电极Cst与用于增强充电性能的LC电容器平行地被形成。参见图8，存储电极Cst被以像素电极190与相邻栅极线121重叠的方式形成。另外，在垂直于栅极线121的向下方向上突出的突出部分127通过增加在栅极线121和存储电极Cst之间的重叠面积而增加电容。连接到像素电极190并且与突出部分127重叠的存储电容器177被形成在钝化层180下，使得在存储电容器177和钝化层180之间的间隙变窄。
像素电极190与相邻的栅极线121和数据线171重叠，因此可以提高TFT阵列板的孔径比。但是，应当注意，像素电极190可能不与相邻的栅极线121和数据线171重叠。
参见图7-10，接触协助件82经由接触孔182而连接到数据线的终端。接触协助件82可以改善将数据线171的终端附接到外部器件并且保护这些元件的特性。连接协助件83和87分别经由接触孔188和189与接触孔183和184物理地和电子地连接到输出信号线79a和栅极线121a、输出信号线79b和栅极线121b。连接协助件83和87分别从输出信号线79a和79b接收栅极电压，并且向栅极线121a和121b传送所述栅极电压。以这种方式，可以交叉两条栅极线。但是，应当注意可以交叉两条或多条栅极线。如图9所示，输出信号线79a通过分别在输出信号线79a和栅极线121a的终端形成接触孔188和189、并且使用连接协助件87而连接到栅极线121a。但是，输出信号线79a可以与栅极线121a重叠，并且使用在重叠部分上形成的接触孔188和189来连接到栅极线121a。
按照在此公开的例证实施例，像素电极190由例如透明的导电聚合物形成，并且在反射型LCD中，像素电极190可以由不透明的反射型金属形成。接触协助件82可选地由包括例如ITO或IZO的不同材料形成。
如上所述，每个级可以通过共享占用最大面积的输出部分450(图4)的晶体管T1来减小总的表面面积。于是，在此公开的例证实施例提高了设计的容限，并且提供了显示设备的高分辨率。而且，在此公开的例证实施例使得可以提高输出性能和改善栅极驱动部分的性能。
虽然已经说明了本发明的实施例及其优点，应当注意，可以在不脱离由所附的权利要求限定的本发明的精神和范围的情况下在此进行各种改变、替换和修改。

Claims (22)

1.一种栅极驱动部分，具有多个级，每个级包括：
第一驱动部分，所述第一驱动部分按照第一输入信号来产生第一和第二输出信号；和
第二驱动部分，通过第一时钟信号终端而连接到第一驱动部分，所述第二驱动部分按照第二输入信号来产生第三和第四输出信号，
其中，所述第一和第二输入信号包括相邻级的多个输出信号的至少一个、第二时钟信号和至少一个低电平信号，并且
第一、第二、第三和第四输出信号包括多个栅极输出信号的至少一个和多个进位输出信号。
2.按照权利要求1的栅极驱动部分，其中，所述第一和第二时钟信号具有大约180度的相位差。
3.按照权利要求1的栅极驱动部分，其中，所述至少一个低电平信号是Voff电压和复位电压。
4.按照权利要求1的栅极驱动部分，其中，所述第一驱动部分产生奇数栅极线的栅极输出信号，所述第二驱动部分产生偶数栅极线的栅极输出信号。
5.按照权利要求1的栅极驱动部分，其中，在多级级的第一级中的第一输入信号还包括垂直同步起始信号。
6.按照权利要求4的栅极驱动部分，其中，第一和第二驱动部分每个包括：
输入部分，所述输入部分接收第一和第二时钟信号、所述低电平电压和随后级的进位输出信号，所述随后级的进位输出信号产生第一控制信号；
下拉驱动部分，连接到所述输入部分，所述下拉驱动部分按照来自所述输入部分的第一控制信号、低电平电压、复位信号和随后级的栅极输出信号来产生第二控制信号；
上拉驱动部分，连接到所述输入部分和所述下拉驱动部分，所述上拉驱动部分按照第一和第二控制信号、随后级的进位输出信号和第一时钟信号来产生第三控制信号；和
输出部分，连接到所述输入部分以及所述下拉和上拉驱动部分，所述输出部分按照所述第一时钟信号和所述第一、第二和第三控制信号来产生第一和第二输出信号。
7.按照权利要求6的栅极驱动部分，其中，所述第一和第二驱动部分相对于第一时钟终端而具有镜像对称结构。
8.按照权利要求7的栅极驱动部分，其中，所述输入部分包括：
第一开关元件；
第二开关元件，它具有第二栅极；以及
第三开关元件，它具有第三栅极；
其中，第二和第三开关元件的第二和第三栅极分别连接到第二时钟信号，
第二开关元件的第二栅极连接到第一时钟信号，并且
第一和第二开关元件分别连接到前一个级的进位输出信号和低电平电压。
9.按照权利要求8的栅极驱动部分，其中，所述上拉驱动部分包括：
第五开关元件，具有连接到前一个级的进位输出信号的第五栅极和第五源极以及连接到第一接触点的第五漏极；
第六开关元件，具有连接到随后级的进位输出信号的第六栅极、连接第一接触点的第六漏极、以及连接到所述下拉驱动部分和所述输出部分的第六源极；
第八开关元件，具有连接到第一时钟信号的第八栅极和第八源极以及连接到第三接触点和所述下拉驱动部分的第八漏极；和
第九开关元件，具有通过第二电容器而连接到第六接触点的第九栅极和第九源极，并且所述第九栅极和所述第九漏极通过第三电容器连接到第四接触点，
其中，所述第八开关元件的漏极连接到第九开关元件的第九栅极。
10.按照权利要求9的栅极驱动部分，其中，所述下拉驱动部分包括：
第四开关元件，具有连接到复位信号的第四栅极、连接到前一个级的进位输出信号的第四源极、连接到所述低电平电压的第四漏极；
第七开关元件，具有连接到随后级的栅极输出信号的第七栅极、连接到所述低电平电压的第七漏极、连接到第五接触点的第七源极；
第十开关元件，具有连接到第二接触点的第十栅极、连接到低电平电压的第十漏极、连接到第三接触点的第十源极；
第十一开关元件，具有连接到第二接触点的第十一栅极、连接到低电平电压的第十一漏极、连接到第四接触点的第十一源极；
第十二开关元件，具有连接到所述第四接触点的第十二栅极、连接到低电平电压的第十二漏极、连接到所述第二接触点的第十二源极；
第十三开关元件，具有连接到随后级的栅极输出信号的第十三栅极、连接到低电平电压的第十三漏极、连接到第二接触点的第十三源极；以及
第十六开关元件，具有连接到随后级的栅极输出信号的第十六栅极、连接到低电平电压的第十六漏极、连接到输出部分的第十六源极。
11.按照权利要求10的栅极驱动部分，其中，所述输出部分包括：
第十四开关元件，具有连接到第五接触点的第十四栅极、连接到第二接触点的第十四漏极、连接到第一输出端的第十四源极；以及
第十五开关元件，具有连接到第十四开关元件的第十四栅极和第五接触点的第十五栅极、连接到第二输出端的第十五漏极、连接到第一时钟信号的第十五源极。
12.按照权利要求11的栅极驱动部分，其中，第二驱动部分还包括：
输出协助部分，所述输出协助部分按照第三控制信号和第一时钟信号而产生第四控制信号，并且控制第一和第二驱动部分的输出部分；以及
所述下拉驱动部分包括：第十七开关元件，具有连接到随后级的栅极输出信号的第十七栅极、连接到第五接触点的第十七漏极、连接到低电平电压的第十七源极；和第十八开关元件，具有连接到随后级的栅极输出信号的第十八栅极、连接到第二接触点的第十八漏极、连接到低电平电压的第十八源极。
13.按照权利要求12的栅极驱动部分，其中，所述输出协助部分包括：
第十九开关元件，具有连接到第一接触点的第十九栅极、连接到第二接触点和第二驱动部分的输出部分的第十九漏极，所述第十九栅极和第十九漏极通过第一电容器彼此连接，第十九源极连接到第一时钟信号。
14.按照权利要求13的栅极驱动部分，其中，第一接触点在4H期间保持高电压。
15.按照权利要求14的栅极驱动部分，其中，第五接触点在2H期间保持高电压。
16.按照权利要求14的栅极驱动部分，其中，当随后级的栅极输出信号被产生时第二驱动部分的第五接触点将低电压改变为高电压，并且在2H期间保持所述高电压。
17.按照权利要求16的栅极驱动部分，其中，所述复位信号在大约半数级后的虚拟级被产生，并且被输入到所述多个级的所有级。
18.按照权利要求16的栅极驱动部分，其中，第一电容器具有大于一个高电压的电压。
19.按照权利要求13的栅极驱动部分，其中，第一到第十九开关元件由非晶硅形成。
20.按照权利要求19的栅极驱动部分，其中，第一到第十九开关元件通过与像素区域的开关元件基本上相同的制造工艺而被形成。
21.一种栅极驱动部分，具有多个级，每个级包括：
第一栅极线，它具有：
第一连接件；
第一绝缘层，它形成在第一连接件上；
第一导电层，它形成在第一绝缘层上；
第二绝缘层，它形成在第一绝缘层和第一导电层上；和
第一连接协助件，它连接到第一导电层和第一连接件，以及
第二栅极线，它具有：
位于第一连接件和第一导电层之间的第二连接件；
所述第一绝缘层被形成在第二连接件上；
第二导电层，它形成在第一绝缘层上；
所述第二绝缘层形成在第一绝缘层和第二导电层上；和
第二连接协助件，它连接到第二导电层和第二连接件。
22.一种显示设备，包括：
信号控制器，用于接收图像数据信号和控制信号，所述信号控制器产生栅极和数据控制信号；
数据驱动部分，所述数据驱动部分接收所述图像数据信号和数据控制信号，并且按照数据控制信号来将所述图像数据信号转换为图像数据电压；
栅极驱动部分，所述栅极驱动部分产生栅极输出信号，用于按照所述栅极控制信号来导通或截止多个开关元件；
薄膜晶体管阵列板，它具有数据线、栅极线、开关元件和在绝缘基底上的像素电路，
其中，所述栅极驱动部分形成在所述绝缘基底上，并且包括对应于栅极线的多个级，每个级产生两个或多个栅极输出信号。
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