CN109426041A - 一种阵列基板及显示装置 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及显示装置，显示技术领域，能够解决为了增大自举电容的容量，导致GOA电路占用较多布线空间的问题。该阵列基板包括有效显示区以及位于有效显示区周边的非显示区。阵列基板还包括位于非显示区的栅极驱动电路和多列虚设亚像素，虚设亚像素靠近有效显示区设置。至少部分虚设亚像素内设置有辅助电容。栅极驱动电路中的移位寄存器单元与辅助电容相连接，且该辅助电容至少构成移位寄存器单元中自举电容的一部分。上述阵列基板用于构成显示装置。

Description

一种阵列基板及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
显示器，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)的显示面板包括有效显示区以及位于该有效显示区周边的非显示区。该非显示区内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计，将主要由TFT(Thin Film Transistor，薄膜场效应晶体管)构成的栅极开关电路集成在显示器的显示面板上，以构成GOA电路，从而可以无需绑定栅极驱动IC((Integrated Circuit)，以实现窄边框设计。
其中，上述GOA电路包括多个级联的移位寄存器单元，每个移位寄存器单元与一行栅线相连接，从而可以通过GOA电路实现对栅线的逐行扫描。具体的，上述移位寄存器单元如图1所示，包括驱动晶体管M3、与该驱动晶体管M3相连接的自举电容Cst，以及其他多个开关晶体管。通过自举电容Cst可以在该移位寄存器输出栅极扫描信号时，使得上述驱动晶体管M3保持导通状态。
然而，时钟信号端CLK通过驱动晶体管M3输出至移位寄存器单元的信号输出端OUTPUT时，上述时钟信号端CLK产生的噪声会通过驱动晶体管M3耦合到该移位寄存器单元的信号输出端OUTPUT。上述噪声可以等效表示为：
其中，△Vclk为时钟信号端CLK输出信号的压差；C为自举电容Cst的电容值；Cgs1为晶体管M1中栅极和源极之间的耦合电容；Cgd2为晶体管M2中栅极和漏极之间的耦合电容；Cgs3为驱动晶体管M3中栅极和源极之间的耦合电容；Cgd3为驱动晶体管M3中栅极和漏极之间的耦合电容。由公式(1)可知，自举电容Cst的容量越大，上述噪声越小。然而，自举电容的容量增大后，其面积也会增大，这样一来，将导致GOA电路占用上述非显示区较多的布线空间，不利于窄边框设计。
发明内容
本发明的实施例提供一种阵列基板及显示装置，能够解决为了增大自举电容的容量，导致GOA电路占用较多布线空间的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种阵列基板，包括有效显示区以及位于所述有效显示区周边的非显示区，其特征在于，所述阵列基板还包括位于所述非显示区的栅极驱动电路和多列虚设亚像素，所述虚设亚像素靠近所述有效显示区设置；至少部分所述虚设亚像素内设置有辅助电容；所述栅极驱动电路中的移位寄存器单元与所述辅助电容相连接，且该辅助电容至少构成所述移位寄存器单元中自举电容的一部分。
优选的，所述阵列基板还包括公共电极线，以及位于所述虚设亚像素内和所述有效显示区中的亚像素内的公共电极和像素电极；其中，所述公共电极和所述像素电极异层设置；当所述虚设亚像素内设置有所述辅助电容时，所述虚设亚像素内的公共电极与所述公共电极线非电连接，且所述公共电极共用为所述辅助电容的第一电极；所述虚设亚像素内的像素电极共用为所述辅助电容的第二电极。
优选的，所述移位寄存器单元包括驱动晶体管；所述驱动晶体管的第一极或第二极作为所述移位寄存器单元的信号输出端；所述辅助电容的第一电极通过第一连接线与所述驱动晶体管的栅极电连接；该辅助电容的第二电极通过第二连接线与所述移位寄存器单元的信号输出端电连接。
进一步优选的，所述阵列基板还包括多条栅线；每一级所述移位寄存器单元的信号输出端连接一条所述栅线；所述第二连接线的一端与所述第二电极相连接，另一端与所述栅线相连接。
优选的，所述第一连接线、所述第二连接线与所述栅线同层同材料。
优选的，所述阵列基板还包括多条数据线；所述虚设亚像素内的TFT的第一极与所述数据线相连接，所述虚设亚像素内的TFT的第二极浮空设置。
优选的，所述阵列基板还包括钝化层；所述第一电极与所述第二电极之间仅具有所述钝化层。
优选的，与同一级移位寄存器单元相连接的多个所述辅助电容，分别位于同一行的多个所述虚设亚像素中。
优选的，所述阵列基板还包括多条栅线、多条数据线以及多条公共电极线；在所述非显示区的所述栅线和所述数据线交叉界定所述虚设亚像素，且用于界定所述虚设亚像素的所述数据线与所述公共电极线相连接。
本发明实施例的另一方面，提供一种显示装置，包括如上所述的任意一种阵列基板。
优选的，当所述显示装置的有效显示区的两侧均设置有虚设亚像素时，栅极驱动电路中奇数级移位寄存器单元和偶数级移位寄存器单元，分别设置于所述显示装置的有效显示区两侧；所述奇数级移位寄存器单元的信号输出端与奇数行栅线依次相连接；靠近所述奇数级移位寄存器单元的虚设亚像素中，设置有与该奇数级移位寄存器单元相连接的辅助电容；所述偶数级移位寄存器单元的信号输出端与偶数行栅线依次相连接；靠近所述偶数级移位寄存器单元的虚设亚像素中，设置有与该偶数级移位寄存器单元相连接的辅助电容。
或者，优选的，所述显示装置具有两个栅极驱动电路，分别为第一栅极驱动电路和第二栅极驱动电路；当所述显示装置的有效显示区的两侧均设置有所述虚设亚像素时，所述第一栅极驱动电路和所述第二栅极驱动电路分别设置于有效显示区的两侧；所述第一栅极驱动电路和所述第二栅极驱动电路中，位于同一级的两个移位寄存器单元分别连接同一条栅线的两端；靠近所述第一栅极驱动电路的虚设亚像素中，设置有与该第一栅极驱动电路的移位寄存器单元相连接的辅助电容；靠近所述第二栅极驱动电路的虚设亚像素中，设置有与该第二栅极驱动电路的移位寄存器单元相连接的辅助电容。
本发明实施例提供一种阵列基板及显示装置，由上述可知，一方面，由于该阵列基板中的辅助电容能够至少构成移位寄存器单元中自举电容的一部分。因此，该自举电容的一部分可以设置于移位寄存器单元内部，而另一部分作为辅助电容设置于虚设亚像素内；或者该自举电容的全部可以作为上述辅助电容设置于上述虚设亚像素内。这样一来，可以通过增加设置有辅助电容的虚设亚像素的数量，以提高自举电容自身的电容值，达到降低与移位寄存器单元相连接的时钟信号端输入的信号对该移位寄存器单元的信号输出端产生的耦合噪声。此外，由于自举电容的一部分或全部作为辅助电容的虚设亚像素内，因此可以减小移位寄存器单元内部的自举电容的那部分面积，进而可以减小该自举电容占据非显示区中布线区域的面积。有利于实现窄边框。另一方面，上述虚设亚像素并不用于显示，因此在虚设亚像素内设置上述辅助电容时，不会对显示效果造成影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种栅极驱动电路中移位寄存器单元的结构示意图；
图2为本发明实施例提供的一种阵列基板的结构示意图；
图3为图2中虚设亚像素和亚像素的具体结构示意图；
图4为图2中栅极驱动电路的具体结构示意图；
图5为图3中像素电极和公共电极的一种设置方式示意图；
图6为图3中像素电极和公共电极的另一种设置方式示意图；
图7为图2中虚设亚像素内的辅助电容的设置方式示意图；
图8为本发明实施例提供的一种显示装置的结构示意图；
图9为本发明实施例提供的另一种显示装置的结构示意图。
附图标记：
01-衬底基板；10-有效显示区；11-非显示区；20-栅极驱动电路；201-第一栅极驱动电路；202-第二栅极驱动电路；21-虚设亚像素；22-亚像素；30-像素电极；31-公共电极；40-辅助电容；50-栅极绝缘层；51-钝化层；60-第一连接线；61-第二连接线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板，如图2所示，包括有效显示区10以及位于该有效显示区10(Active Area，AA)周边的非显示区11。
需要说明的是，上述有效显示区10内设置有横纵交叉的栅线GL(Gate Line)和数据线DL(Data Line)。上述栅线和数据线DL横纵交叉界定多个呈矩阵形式排列的亚像素22。在此情况下，由于有效显示区10的中间部分的亚像素22的四周具有其他的亚像素22，而位于有效显示区10边缘位置的亚像素22的一侧靠近非显示区11，因此该位置处的亚像素22在靠近非显示区11的一侧没有上述亚像素22。在此情况下，在制作阵列基板的过程中，会使得上述中间位置和边缘位置受到制作工艺，例如刻蚀工艺中，刻蚀液的浓度不均而导致上述有效显示区10内中间位置和边缘位置的亚像素22的图案(Pattern)不一致。
为了解决上述问题，可以将上述有效显示区10内的栅线GL和数据线DL延长至非显示区11，以在非显示区11靠近有效显示区10的位置形成有上述栅线GL和数据线DL交叉界定的多行或多列虚设(Dummy)亚像素21。这样一来，有效显示区10边缘位置的亚像素22在靠近非显示区11的一侧也具有虚设亚像素21，从而在进行上述刻蚀工艺时，可以在有效显示区10内提高刻蚀液浓度的均匀性，使得有效显示区10内的亚像素22的图案一致。此外，上述虚设亚像素21与亚像素22内均设置有像素电极30。
基于此，上述虚设亚像素21设置于有效显示区10的周边，且由于虚设亚像素21位于非显示区11，因此该虚设亚像素21可以不用于显示。
在此情况下，如图3所示，上述虚设亚像素21内的TFT的第一极与数据线DL相连接，该虚设亚像素21内的TFT的第二极浮空(Floating)设置，即该TFT的第二极与该虚设亚像素21内的像素电极30非电连接。这样一来，可以使得数据线DL上的信号不会通过上述TFT传输至该虚设亚像素21内的像素电极30上，从而可以避免该虚设亚像素21显示图像。
在此基础上，当阵列基板还包括用于提供公共电压Vcom的公共电极线CL时，用于界定该虚设亚像素21的数据线DL可以与该公共电极线CL相连接。这样一来，当受到制作工艺或者工艺精度的影响，导致虚设亚像素21内的TFT的第二极与该虚设亚像素21内的像素电极30电连接时，由于用于界定该虚设亚像素21的数据线DL连接公共电极线CL，从而可以将数据线DL上的信号下拉至公共电压Vcom。这样一来，虚设亚像素21内的像素电极30和公共电极31充入的电压相同，因此二者之间不会产生电场，从而使得位于该虚设亚像素21内的液晶分子不会发生偏转，从而可以保证该虚设亚像素21会显示图像。
此外，上述阵列基板还包括位于非显示区11的栅极驱动电路20。其中，该栅极驱动电路20相对于虚设亚像素21而言，更远离上述有效显示区10。
需要说明的是，上述栅极驱动电路20如图4所示，可以包括多个级联的移位寄存器单元(RS1、RS2……RSn，n≥2，n为正整数)。除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元的信号输出端OUTPUT与下一级移位寄存器单元的信号输入端INPUT相连接。而第一级移位寄存器单元RS1的信号输入端INPUT与起始信号端STV相连接。此外，每一级移位寄存器单元的时钟信号端CLK和CLKB与系统时钟CLK1和CLK2交替连接。
在此基础上，至少部分虚设亚像素21内设置有如图2所示的辅助电容40。该栅极驱动电路20中的移位寄存器单元RS与辅助电容40相连接，且该辅助电容40至少构成移位寄存器单元RS中自举电容Cst的一部分。
需要说明的是，本发明对上述栅极驱动电路20和有效显示区10之间的虚设亚像素21的列数不做限定。通常可以设置2～3列虚设亚像素21。在此情况下，每个虚设亚像素21内可以设置上述辅助电容40，或者只在部分虚设亚像素21中设置。
综上所述，一方面，由于上述辅助电容40能够至少构成移位寄存器单元RS中自举电容Cst的一部分。因此，该自举电容Cst的一部分可以设置于移位寄存器单元内部，而另一部分作为辅助电容40设置于虚设亚像素21内；或者该自举电容Cst的全部可以作为上述辅助电容40设置于上述虚设亚像素21内。这样一来，可以通过增加设置有辅助电容40的虚设亚像素21的数量，以提高自举电容Cst自身的电容值，达到降低与移位寄存器单元RS相连接的时钟信号端输入的信号对该移位寄存器单元RS的信号输出端OUTPUT产生的耦合噪声。此外，由于自举电容Cst的一部分或全部作为辅助电容40的虚设亚像素21内，因此可以减小移位寄存器单元RS内部的自举电容Cst的那部分面积，进而可以减小该自举电容Cst占据非显示区11中布线区域的面积。有利于实现窄边框。另一方面，上述虚设亚像素21并不用于显示，因此在虚设亚像素21内设置上述辅助电容40时，不会对显示效果造成影响。
以下对辅助电容40的设置方式进行详细的说明。
具体的，上述阵列基板如图3所示，还包括公共电极线CL，以及位于虚设亚像素21内和有效显示区10中的亚像素22内的公共电极31和像素电极30。
其中，公共电极31和像素电极30异层设置。在此情况下，本发明实施例对上述像素电极30和公共电极31的上、下位置不做限定。例如，如图5所示，像素电极30位于下方，靠近衬底基板01设置；公共电极31位于上方，远离衬底基板01设置。此时，位于上方的公共电极31为条状电极，而位于下方的像素电极30为面状电极。或者，又例如，如图6所示，像素电极30位于上方，远离衬底基板01设置；公共电极31位于下方，靠近衬底基板01设置。此时，位于上方的像素电极30为条状电极，而位于下方的公共电极31为面状电极。其中，图6中像素电极30和公共电极31的俯视图如图3所示。
基于此，具有上述异层设置的公共电极31和像素电极30的阵列基板可以适用于AD-SDS(Advanced-Super Dimensional Switching，简称为ADS，高级超维场开关)型液晶显示装置的生产。其中以图6所示的结构为例，AD-SDS型液晶显示装置在显示的过程中，通过像素电极30中位于同一平面内的条状电极边缘所产生的平行电场，以及像素电极30与公共电极31之间产生的纵向电场形成多维电场，使液晶盒内位于条状电极之间、像素电极30与公共电极31之间所有取向液晶分子都能够产生旋转转换，从而能够提高平面取向系液晶工作效率，并增大了透光效率。
其中，构成上述像素电极30和公共电极31的材料为透明导电材料。例如，ITO(Indium Tin Oxide，氧化银锡)。
在此基础上，当上述虚设亚像素21内设置有辅助电容40时，如图3所示，将该虚设亚像素21内的公共电极31与公共电极线CL非电连接。在此情况下，该虚设亚像素21内的公共电极31可以共用为上述辅助电容40的第一电极。该虚设亚像素21内的像素电极30共用为辅助电容40的第二电极。此时，将上述第一电极和第二电极与栅极驱动电路20中的移位寄存器单元RS相连接，从而可以使得由虚设亚像素21中的公共电极31和像素电极30构成的辅助电容40作为该移位寄存器单元RS的自举电容Cst的一部分，或者全部。
此外，如图5所示，像素电极30与公共电极31之间仅具有钝化层51(PVX)；或者如图6所示，像素电极30与公共电极31之间具有栅极绝缘层50(GI)以及上述钝化层51。在此情况下，当虚设亚像素21中的公共电极31和像素电极30构成的辅助电容40时，优选的，可以采用如5所示的结构，此时，公共电极31(第一电极)和像素电极30(第二电极)之间仅具有钝化层51。这样一来，可以尽可能减小该辅助电容40中第一电极与第二电极之间的间距，从而有利于增大辅助电容40的容量，提高降低栅极驱动电路20中由时钟信号端CLK引起的耦合噪声。
综上所述，通过将虚设亚像素21中的公共电极31和像素电极30构成上述辅助电容40，从而无需在虚设亚像素21中单独制作辅助电容40。此外，由于虚设亚像素21中的公共电极31、像素电极30与有效显示区10中的亚像素22内的公共电极31和像素电极30的图案分别相同，因此不会对阵列基板的制作工艺造成影响。
以下对上述虚设亚像素21中的公共电极31和像素电极30与移位寄存器单元RS的连接方式进行详细的说明。
具体的，如图7所示，在移位寄存器单元RS包括驱动晶体管M3，且该驱动晶体管M3的第一极或第二极作为移位寄存器单元RS的信号输出端OUTPUT的情况下，上述辅助电容40的第一电极(即上述公共电极31)通过第一连接线60与驱动晶体管M3的栅极(即栅极驱动电路20中的上拉节点PU)电连接。此外，上述辅助电容40的第二电极(即像素电极30)通过第二连接线61与移位寄存器单元RS的信号输出端OUTPUT电连接。
需要说明的是，本发明实施例对上述晶体管的类型不做限定，可以为N型晶体管，也可以为P型晶体管。上述的晶体管的第一极可以为源极，第二极可以为漏极。以上述驱动晶体管M3为N型晶体管例，且该驱动晶体管M3的第一极与信号输出端OUTPUT相连接时，该驱动晶体管M3的第一极为源极，第二极为漏极，该漏极与时钟信号端CLK相连接。
此外，本发明实施例对上述第一连接线60和第二连接线61的材料不做限定。为了提高导通效率，可以采用导电率较高的金属材料构成。此外，为了简化制作工艺，上述第一连接线60还可以与栅线GL或数据线DL同层同材料；或者，第二连接线61也可以与栅线GL或数据线DL同层同材料。
在此基础上，为了在通过第一连接线60将公共电极31与上拉节点PU相连接，且通过第二连接线61将像素电极30与栅极驱动电路20的信号输出端OUTPUT相连接的过程中，减小连接过孔的设置。优选的，在该阵列基板还包括多条栅线GL，且每一级移位寄存器单元RS的信号输出端连接一条栅线GL，例如，如图4所示，移位寄存器单元RS1、RS2……RSn，分别连接栅线GL1、GL2……GLn时，如图7所示，上述第二连接线61的一端与第二电极(及像素电极30)相连接，另一端与栅线GL相连接。
基于此，优选的，第一连接线60、第二连接线61与栅线GL同层同材料。这样一来，第二连接线61与栅线GL可以为一体结构，从而无需制作用于将第二连接线61与栅线GL电连接的过孔。此外，在通过依次构图工艺制作栅线GL的同时，即可以完成第一连接线60和第二连接线61的制备。
需要说明的是，在本发明实施例中，构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
其中，本发明实施例中的一次构图工艺，是以通过一次掩膜曝光工艺形成不同的曝光区域，然后对不同的曝光区域进行多次刻蚀、灰化等去除工艺最终得到预期图案为例进行的说明。
在此基础上，与同一级移位寄存器单元RS相连接的多个辅助电容40，分别位于同一行的多个虚设亚像素21中。这样一来，与同一级移位寄存器单元RS相连接的多个辅助电容40的第二电极(像素电极30)可以通过不同的第二连接线61与同一条栅线GL相连接。从而可以简化电路走线。
本发明实施例一种显示装置，包括如上所述的任意一种阵列基板。具有与前述实施例提供的阵列基板相同的结构和有益效果，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
此外，本发明对该显示装置的栅极驱动电路20中各级移位寄存器单元RS的具体结构不做限定，只要能够保证该移位寄存器单元RS内设置有驱动晶体管M3即可。例如，该移位寄存器单元RS的结构可以为如图1所示的结构。或者，上述移位寄存器单元RS还可以包括用于对上拉节点PU和信号输出端OUTPUT进行下拉的下拉单元。该下拉单元可以受到下拉节点PD的控制。基于此，当采用直流电压端VDD控制下拉节点PD时，具有上述下拉模块的移位寄存器单元RS为直流模型，而当采用交流电压端，例如时钟信号端CLK控制下拉节点PD时，具有上述下拉模块为移位寄存器单元RS为交流模型。其中，对于上述交流模型的移位寄存器单元RS，上述时钟信号端CLK引起的耦合噪声更大。而采用本发明实施例提供的辅助电容40，可以有效增大移位寄存器单元RS中自举电容Cst的容量，从而可以有效减小上述耦合噪声。
以下针对不同尺寸的显示装置，对上述移位寄存器单元RS的设置方式进行举例说明。
例如，对于小型显示装置而言，栅极驱动电路20可以采用单侧驱动的方式。在此情况下，上述栅极驱动电路20设置于多列虚设亚像素21背离有效显示区10的一侧。该栅极驱动电路20的每一级移位寄存器单元RS与一行栅线GL相连接。此外每一级移位寄存器单元RS还与位于同一行的设置于不同虚设亚像素21内的辅助电容40相连接。
或者，又例如，对于小型显示装置而言，栅极驱动电路20可以采用双侧驱动的方式。在此情况下，当显示装置的有效显示区10的两侧均设置有如图8所示的虚设亚像素21时，上述栅极驱动电路20中奇数级移位寄存器单元(RS1、RS3、RS5……)和偶数级移位寄存器单元(RS2、RS4、RS6……)，分别设置于显示装置的有效显示区10两侧。
在此情况下，奇数级移位寄存器单元(RS1、RS3、RS5……)的信号输出端OUTPUT与奇数行栅线(GL1、GL3、GL5……)依次相连接。靠近奇数级移位寄存器单元(RS1、RS3、RS5……)的虚设亚像素21中，设置有与该奇数级移位寄存器单元(RS1、RS3、RS5……)相连接的辅助电容40。
此外，偶数级移位寄存器单元(RS2、RS4、RS6……)的信号输出端OUTPUT与偶数行栅线(GL2、GL4、GL6……)依次相连接。靠近偶数级移位寄存器单元(RS2、RS4、RS6……)的虚设亚像素21中，设置有与该偶数级移位寄存器单元(RS2、RS4、RS6……)相连接的辅助电容40。
或者，又例如，对于大型显示装置而言，栅极驱动电路20也可以采用双侧驱动的方式。在此情况下，显示装置如图9所示具有两个栅极驱动电路，分别为第一栅极驱动电路201和第二栅极驱动电路202。
其中，当显示装置的有效显示区10的两侧均设置有虚设亚像素21时，第一栅极驱动电路201和第二栅极驱动电路202分别设置于有效显示区10的两侧。
在此情况下，第一栅极驱动电路201和第二栅极驱动电路202中，位于同一级的两个移位寄存器单元(例如RS1和RS1’)分别连接同一条栅线(例如GL1)的两端。这样一来，上述第一栅极驱动电路201和第二栅极驱动电路202分别从栅线GL的左端和右端输入栅极驱动信号，从而可以减小由于显示装置尺寸较大，导致信号出现延时的现象发生。
此外，靠近第一栅极驱动电路201的虚设亚像素21中，设置有与该第一栅极驱动电路201的移位寄存器单元(RS1、RS2、RS3……)相连接的辅助电容40。
靠近第二栅极驱动电路202的虚设亚像素21中，设置有与该第二栅极驱动电路202的移位寄存器单元(RS1’、RS2’、RS3’……)相连接的辅助电容40。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种阵列基板，包括有效显示区以及位于所述有效显示区周边的非显示区，其特征在于，所述阵列基板还包括位于所述非显示区的栅极驱动电路和多列虚设亚像素，所述虚设亚像素靠近所述有效显示区设置；
至少部分所述虚设亚像素内设置有辅助电容；所述栅极驱动电路中的移位寄存器单元与所述辅助电容相连接，且该辅助电容至少构成所述移位寄存器单元中自举电容的一部分。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括公共电极线，以及位于所述虚设亚像素内和所述有效显示区中的亚像素内的公共电极和像素电极；其中，所述公共电极和所述像素电极异层设置；
当所述虚设亚像素内设置有所述辅助电容时，所述虚设亚像素内的公共电极与所述公共电极线非电连接，且所述公共电极共用为所述辅助电容的第一电极；所述虚设亚像素内的像素电极共用为所述辅助电容的第二电极。
3.根据权利要求2所述的阵列基板，其特征在于，所述移位寄存器单元包括驱动晶体管；所述驱动晶体管的第一极或第二极作为所述移位寄存器单元的信号输出端；
所述辅助电容的第一电极通过第一连接线与所述驱动晶体管的栅极电连接；该辅助电容的第二电极通过第二连接线与所述移位寄存器单元的信号输出端电连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括多条栅线；
每一级所述移位寄存器单元的信号输出端连接一条所述栅线；所述第二连接线的一端与所述第二电极相连接，另一端与所述栅线相连接。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一连接线、所述第二连接线与所述栅线同层同材料。
6.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述阵列基板还包括多条数据线；所述虚设亚像素内的TFT的第一极与所述数据线相连接，所述虚设亚像素内的TFT的第二极浮空设置。
7.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括钝化层；所述第一电极与所述第二电极之间仅具有所述钝化层。
8.根据权利要求1所述的阵列基板，其特征在于，与同一级移位寄存器单元相连接的多个所述辅助电容，分别位于同一行的多个所述虚设亚像素中。
9.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括多条栅线、多条数据线以及多条公共电极线；
在所述非显示区的所述栅线和所述数据线交叉界定所述虚设亚像素，且用于界定所述虚设亚像素的所述数据线与所述公共电极线相连接。
10.一种显示装置，其特征在于，包括如权利要求1-9任一项所述的阵列基板。
11.根据权利要求10所述的显示装置，其特征在于，当所述显示装置的有效显示区的两侧均设置有虚设亚像素时，栅极驱动电路中奇数级移位寄存器单元和偶数级移位寄存器单元，分别设置于所述显示装置的有效显示区两侧；
所述奇数级移位寄存器单元的信号输出端与奇数行栅线依次相连接；靠近所述奇数级移位寄存器单元的虚设亚像素中，设置有与该奇数级移位寄存器单元相连接的辅助电容；
所述偶数级移位寄存器单元的信号输出端与偶数行栅线依次相连接；靠近所述偶数级移位寄存器单元的虚设亚像素中，设置有与该偶数级移位寄存器单元相连接的辅助电容。
12.根据权利要求10所述的显示装置，其特征在于，所述显示装置具有两个栅极驱动电路，分别为第一栅极驱动电路和第二栅极驱动电路；
当所述显示装置的有效显示区的两侧均设置有所述虚设亚像素时，所述第一栅极驱动电路和所述第二栅极驱动电路分别设置于有效显示区的两侧；
所述第一栅极驱动电路和所述第二栅极驱动电路中，位于同一级的两个移位寄存器单元分别连接同一条栅线的两端；
靠近所述第一栅极驱动电路的虚设亚像素中，设置有与该第一栅极驱动电路的移位寄存器单元相连接的辅助电容；
靠近所述第二栅极驱动电路的虚设亚像素中，设置有与该第二栅极驱动电路的移位寄存器单元相连接的辅助电容。
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