JP2020531873A - アレイ基板及び表示装置 - Google Patents

Abstract

アレイ基板は、複数のゲート線（ＧＬ）と、ゲート線（ＧＬ）と交差する複数のデータ線（ＤＬ）と、第１のゲート駆動回路とを備え、前記第１のゲート駆動回路は、非アクティブ領域（１１）に位置する複数のシフトレジスタ回路を含む。前記複数のゲート線（ＧＬ）及び前記複数のデータ線（ＤＬ）は、アクティブ領域（１０）内の複数のサブ画素（２２）と、アクティブ領域（１０）に隣接する非アクティブ領域（１１）内の複数のダミーサブ画素（２１）とを定義することができる。第１のゲート駆動回路（２０）は、前記複数のダミーサブ画素（２１）よりもアクティブ領域（１０）から離れてもよい。前記複数のダミーサブ画素（２１）の少なくとも１つは、補助キャパシタ（４０）を含むことができる。第１のゲート駆動回路（２０）内のシフトレジスタ回路は、補助キャパシタ（４０）に結合されることができる。補助キャパシタ（４０）は、シフトレジスタ回路内のブートストラップキャパシタ（Ｃｓｔ）の少なくとも一部を形成することができる。【選択図】図３

Description

本開示は、表示技術の分野に関し、特にアレイ基板及び表示装置に関するものである。

薄膜トランジスタ−液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）の表示パネルのようなスクリーンは、通常、アクティブ領域と、アクティブ領域の周辺に位置する非アクティブ領域とを含む。ゲートドライバは非アクティブ領域に位置され、ゲート線上で順次走査を実行する。従来のゲートドライバは、通常、アレイ上のゲートドライバ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡ）の設計を採用する。ＧＯＡ回路は、通常、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を主体とするゲートスイッチ回路を表示パネル上に集積して構成される。こうして、ゲート駆動集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）を束ねることなく、狭額縁設計を実現することができる。

従って、本開示の１つの実施例はアレイ基板である。このアレイ基板は、複数のゲート線と、これらゲート線と交差する複数のデータ線と、非アクティブ領域に位置する複数のシフトレジスタ回路を含む第１のゲート駆動回路とを備える。ゲート線とデータ線は、アクティブ領域内の複数のサブ画素、及びアクティブ領域に隣接する非アクティブ領域内の複数のダミーサブ画素を定義することができる。第１のゲート駆動回路は、前記複数のダミーサブ画素よりアクティブ領域から離れてもよい。前記複数のダミーサブ画素内の少なくとも１つは、補助キャパシタを含むことができる。第１のゲート駆動回路のシフトレジスタ回路は、補助キャパシタに結合することができる。補助キャパシタは、シフトレジスタ回路内のブートストラップキャパシタの少なくとも一部を形成することができる。

アレイ基板は、共通電極線と、非アクティブ領域内の各ダミーサブ画素及びアクティブ領域内の各サブ画素に位置する共通電極及び画素電極とをさらに含むことができる。共通電極と画素電極とは、異なる層に配置されてもよい。少なくとも１つのダミーサブ画素において、共通電極は補助キャパシタの第１の電極として共有され、且つ画素電極は補助キャパシタの第２の電極として共有されてもよい。

第１ゲート駆動回路内のシフトレジスタ回路は、駆動トランジスタを含むことができる。補助キャパシタの第１の電極は、第１の接続線を介して駆動トランジスタのゲートに結合されてもよい。補助キャパシタの第２の電極は、第２の接続線を介してシフトレジスタ回路の信号出力端子に結合されてもよい。共通電極と画素電極との間にはパッシベーション層のみが存してもよい。共通電極及び画素電極は、インジウム錫酸化物からなることができる。画素電極は帯状電極からなり、共通電極は平面状電極である。前記複数のシフトレジスタ回路の信号出力端子は、それぞれ複数のゲート線に結合される。第２の接続線の一端は、補助キャパシタの第２の電極に結合され、且つ第２の接続線の他端は、前記複数のゲート線のうちの１つに結合される。第１の接続線、第２の接続線、及び複数のゲート線は、同じ層内の同じ材料からなることができる。前記複数のダミーサブ画素の各々は、薄膜トランジスタを含むことができる。薄膜トランジスタの第１の電極は、データ線に結合され、薄膜トランジスタの第２の電極は、フローティングされることができる。

アレイ基板は、それぞれダミーサブ画素内に位置された複数の補助キャパシタを含むこともできる。同じ段のシフトレジスタ回路に結合された補助キャパシタは、同じ行の複数のダミーサブ画素内にそれぞれ位置することができる。前記複数のシフトレジスタ回路と前記複数のダミーサブ画素は、前記アクティブ領域の一側に位置され、且つ前記複数のシフトレジスタ回路の各々は、前記複数のゲート線のうちの１つ及び同じ行のダミーサブ画素内の補助キャパシタに結合されてもよい。前記複数のダミーサブ画素は、２列又は３列のダミーサブ画素を含むことができる。前記複数のシフトレジスタ回路と前記複数のダミーサブ画素は、いずれも前記アクティブ領域の両側に位置され、前記複数のシフトレジスタ回路の各々は、前記複数のゲート線のうちの１つ及び同じ側の同じ行のダミーサブ画素内の補助キャパシタに結合されてもよい。前記複数のダミーサブ画素は、アクティブ領域の両側にそれぞれ位置する２列又は３列のダミーサブ画素を含むことができる。

アレイ基板は、第２のゲート駆動回路をさらに含むことができる。前記複数のダミーサブ画素は、前記アクティブ領域の両側に位置することができ、第１のゲート駆動回路と第２のゲート駆動回路は、それぞれアクティブ領域の両側に位置することができる。第１のゲート駆動回路及び第２のゲート駆動回路の同じ段の２つのシフトレジスタ回路は、それぞれ同じゲート線の両端に結合されてもよい。第１のゲート駆動回路及び第２のゲート駆動回路の各々のシフトレジスタ回路は、同じ側の同じ行のダミーサブ画素内の補助キャパシタに結合されてもよい。
本開示の他の１つの実施例は、表示装置である。この表示装置は、本開示の１つの実施例に係るアレイ基板を備えることができる。

本開示の主題は、明細書の特許請求の範囲において、特に表示され、及び明確的に要求された。以下の図面及び詳細な説明を参照し、本開示の上記内容及び他の対象、特徴及び効果はより明らかになる。

従来のゲート駆動回路におけるシフトレジスタ回路を示す図である。 本開示の１つの実施例に係るアレイ基板を示す図である。 本開示の１つの実施例に係るダミーサブ画素及びサブ画素を示す図である。 本開示の１つの実施例に係るゲート駆動回路を示す図である。 本開示の１つの実施例に係る画素電極と共通電極の配置を示す図である。 本開示の１つの実施例に係る画素電極と共通電極の配置を示す図である。 本開示の１つの実施例に係るダミーサブ画素における補助キャパシタの配置を示す図である。 本開示の１つの実施例に係るアレイ基板を示す図である。 本開示の１つの実施例に係るアレイ基板を示す図である。

当業者に本開示の発明をより良く理解させるため、図面及び実施例を参照して本開示をさらに詳しく説明する。図１−図９の参照は、本開示の説明の全体を通している。図面全体を通して同じ構造及び要素は、図面を参照するときに同じ参照番号によって示される。

本明細書において、「第１」、「第２」などのような数値的用語は、接頭辞として付されてもよい。しかしながら、これらの接頭辞は、用語を区別するためのみに付され、順序や利点・欠点などの特定の意味がない。

ＧＯＡ回路は、通常、複数のカスケード接続されたシフトレジスタ回路を含む。各々のシフトレジスタ回路は、１行のゲート線に結合される。したがって、ＧＯＡ回路を介してゲート線の順次走査を実現することができる。具体的には、いくつかの実施例において、図１に示すように、シフトレジスタ回路は、駆動トランジスタＭ３と、この駆動トランジスタＭ３に結合されたブートストラップキャパシタＣｓｔと、複数の他のスイッチングトランジスタとを含む。シフトレジスタ回路がゲート走査信号を出力する時、駆動トランジスタＭ３は、ブートストラップキャパシタＣｓｔを介し導通状態に維持することができる。

しかしながら、クロック信号端子ＣＬＫが駆動トランジスタＭ３を介してシフトレジスタ回路の信号出力端子ＯＵＴＰＵＴに出力される場合、クロック信号端子ＣＬＫで発生したノイズは、駆動トランジスタＭ３を介してシフトレジスタ回路の信号出力端子ＯＵＴＰＵＴに結合することができる。このノイズは、等価的に次のように表すことができる。

ここで、△Ｖ_ｃｌｋは、クロック信号端子ＣＬＫにおける出力信号の音圧差である。ＣはブートストラップキャパシタＣ_ｓｔの容量である。Ｃ_ｇｓ１は、トランジスタＭ１内のゲート電極とソース電極との間の結合容量である。Ｃ_ｇｄ２は、トランジスタＭ２内のゲート電極とドレイン電極との間の結合容量である。Ｃ_ｇｓ３は、駆動トランジスタＭ３内のゲート電極とソース電極との間の結合容量である。Ｃ_ｇｄ３は、駆動トランジスタＭ３内のゲート電極とドレイン電極との間の結合容量である。式（１）から分かるように、ブートストラップキャパシタＣ_ｓｔの容量が大きいほど、上記ノイズが小さくなる。しかしながら、ブートストラップキャパシタの容量の増加に伴い、ブートストラップキャパシタの面積も増加する。このように、ＧＯＡ回路は、非アクティブ領域のより多くの配線空間を占めるため、狭額縁設計に不利である。

図２は、本開示の１つの実施例に係るアレイ基板を示す図である。図２に示すように、アレイ基板は、アクティブ領域１０と、アクティブ領域１０の周辺に位置する非アクティブ領域１１とを含む。

アクティブ領域１０は、垂直及び水平に交差する複数のゲート線ＧＬ及び複数のデータ線ＤＬを含む。交差するゲート線及びデータ線ＤＬは、マトリクス状に配列された複数のサブ画素２２を定義する。アクティブ領域１０の中央部に位置するサブ画素２２は、複数の他のサブ画素２２によって囲まれる。しかしながら、アクティブ領域１０のエッジに位置するサブ画素２２の一側は、非アクティブ領域１１に近接しているため、非アクティブ領域１１に近接する側に位置する他のサブ画素２２によって囲まれていない。この場合、アレイ基板の製造工程の制約から、通常、表示領域１０の中央部の複数のサブ画素２２のパターンと、表示領域１０のエッジのサブ画素のパターンとは異なる。例えば、エッチング工程では、通常、表示領域の中間部とエッジとのエッチング液の濃度が異なる。

いくつかの実施例において、この問題を解決するために、アクティブ領域１０内のゲート線ＧＬ及びデータ線ＤＬは、非アクティブ領域１１に延長することができ、これにより、アクティブ領域１０に近接する非アクティブ領域１１内に、延長されたゲート線ＧＬとデータ線ＤＬによって定義された複数の行又は列のダミーサブ画素２１が形成される。このように、アクティブ領域１０のエッジに位置するサブ画素２２は、非アクティブ領域１１に近接する側に位置するダミーサブ画素２１によって取り囲まれる。これにより、エッチング工程において、アクティブ領域１０内のエッチング液の濃度の均一性が向上され、且つアクティブ領域１０内のサブ画素２２のパターンがより均一化される。

いくつかの実施例において、ダミーサブ画素２１及びサブ画素２２の各々には、いずれも画素電極３０が設けられる。

したがって、ダミーサブ画素２１はアクティブ領域１０の周辺に配置される。また、ダミーサブ画素２１は、非アクティブ領域１１内に位置するため、ダミーサブ画素２１は表示に使用されない。

いくつかの実施例において、図３に示すように、ダミーサブ画素２１内のＴＦＴの第１の電極は、データ線ＤＬに結合される。ダミーサブ画素２１内のＴＦＴの第２の電極はフローティングであり、すなわち、該ＴＦＴの第２の電極はダミーサブ画素２１内の画素電極３０に結合されていない。このように、データ線ＤＬ上の信号は、ＴＦＴを介してダミーサブ画素２１内の画素電極３０に到達することができないため、ダミーサブ画素２１の画像の表示を防止できる。

いくつかの実施例において、アレイ基板は、共通電圧Ｖｃｏｍを提供するための共通電極線ＣＬをさらに含む。ダミーサブ画素２１を定義するためのデータ線ＤＬは、共通電極線ＣＬに結合されることができる。このように、ダミーサブ画素２１内のＴＦＴの第２の電極が、予想外の製造工程の影響又は工程精度の限界によってダミーサブ画素２１内の画素電極３０に結合されても、ダミーサブ画素２１を定義するためのデータ線ＤＬが共通電極線ＣＬに結合されるため、データ線ＤＬ上の信号を共通電圧Ｖｃｏｍにプルダウンすることができる。よって、ダミーサブ画素２１内の画素電極３０は、共通電極３１と同じ電圧を有し、両者の間に電界が生じない。よって、ダミーサブ画素２１内の液晶分子は偏向することがなく、ダミーサブ画素２１が画像を表示しないことが保証される。

いくつかの実施例において、アレイ基板は、非表示領域１１内に位置されたゲート駆動回路２０をさらに含む。ゲート駆動回路２０は、ダミーサブ画素２１よりもアクティブ領域１０から離れる。

いくつかの実施形態では、図４に示すように、ゲート駆動回路２０は、複数のカスケード接続されたシフトレジスタ回路、すなわちＲＳ１、ＲＳ２、．．．、ＲＳｎを含む。ｎは２以上の正の整数である。初段のシフトレジスタ回路ＲＳ１を除き、前段のシフトレジスタ回路の信号出力端子ＯＵＴＰＵＴは、次段のシフトレジスタ回路の信号入力端子ＩＮＰＵＴに結合される。初段のシフトレジスタ回路ＲＳ１の信号入力端子ＩＮＰＵＴは、スタート信号端子ＳＴＶに結合される。また、各段のシフトレジスタ回路のクロック信号端子ＣＬＫ、ＣＬＫＢは、それぞれシステムクロックＣＬＫ１、ＣＬＫ２に交互に結合される。

いくつかの実施例において、図２に示すように、前記複数のダミーサブ画素２１の少なくとも１つ又はいくつかには、補助キャパシタ４０が配置される。ゲート駆動回路２０内のシフトレジスタ回路ＲＳは、補助キャパシタ４０に結合される。補助キャパシタ４０は、シフトレジスタ回路ＲＳ内のブートストラップキャパシタＣｓｔの少なくとも一部を構成する。補助キャパシタ４０は、シフトレジスタ回路ＲＳの信号出力端子ＯＵＴＰＵＴのカップリングノイズを低減するため、ＧＯＡ回路に必要とするブートストラップキャパシタＣｓｔの容量を増加させる。一方、ブーストラップキャパシタＣｓｔの一部である補助キャパシタ４０は、シフトレジスタ回路Ｒｓの外部に配置されるため、非アクティブ領域１１の配線空間におけるブートストラップキャパシタＣｓｔの占有面積が減少される。

ゲート駆動回路２０とアクティブ領域１０との間のダミーサブ画素２１の列の数について、本明細書は、これに限定されない。いくつかの実施例において、２列又は３列のダミーサブ画素２１が配置される。補助キャパシタ４０は、それぞれ全てのダミーサブ画素２１に、又は一部のダミーサブ画素２１にのみ配置される。

いくつかの実施例において、補助キャパシタ４０は、シフトレジスタ回路ＲＳ内のブーストラップキャパシタＣｓｔの少なくとも一部を形成する。よって、ブーストラップキャパシタＣ_ｓｔの一部がシフトレジスタ回路内に配置され、他の一部が補助キャパシタ４０としてダミーサブ画素２１に配置される。いくつかの実施例において、ブーストラップキャパシタＣ_ｓｔの全体は、補助キャパシタ４０としてダミーサブ画素２１に配置される。このように、補助キャパシタ４０を有するダミーサブ画素２１の数を増やすことにより、ブーストラップキャパシタＣ_ｓｔの容量を向上させることができ、これにより、シフトレジスタ回路ＲＳに結合されたクロック信号端子から入力される信号に起因するシフトレジスタ回路ＲＳの信号出力端子ＯＵＴＰＵＴのカップリングノイズが低減される。また、ブーストラップキャパシタＣ_ｓｔ全体の一部又は全部が補助キャパシタ４０としてダミーサブ画素２１中に位置されるため、シフトレジスタ回路ＲＳ内のブーストラップキャパシタＣ_ｓｔの面積を小さくすることができ、非アクティブ領域１１の配線空間におけるブートストラップキャパシタＣ_ｓｔの占有面積が減少される。これにより、狭額縁設計が容易になる。補助キャパシタ４０は、ブートストラップ回路ＲＳのブーストラップキャパシタＣ_ｓｔの少なくとも一部を構成するため、シフトレジスタ回路ＲＳ内のブーストラップキャパシタＣ_ｓｔの容量が面積の減少に伴い減少されても、ダミーサブ画素２１の存在により、補助キャパシタ４０としてのブートストラップキャパシタＣ_ｓｔ全体の容量は減少せず、あえて増加している。また、ダミーサブ画素２１は表示に使用されないため、ダミーサブ画素２１に配置された補助キャパシタ４０は表示効果に影響を与えない。

補助キャパシタ４０の配置実施例は、以下に詳しく説明する。

いくつかの実施例において、図３に示すように、アレイ基板は、共通電極線（ＣＬ）、共通電極３１及び画素電極３０をさらに含み、共通電極と画素電極は、ダミーサブ画素２１とアクティブ領域１０のサブ画素２２内に位置する。

共通電極３１と画素電極３０とは、異なる層に配置される。この場合、本開示は、画素電極３０及び共通電極３１が上層に位置するか、又は下層に位置するかについては限定されない。例えば、いくつかの実施例において、図５に示すように、画素電極３０と共通電極３１は、いずれもベース基板０１の上に位置する。共通電極３１は、画素電極のベース基板０１とは反対側に配置される。共通電極３１は帯状の電極からなり、画素電極３０は平面状の電極である。いくつかの実施例において、図６に示すように、画素電極３０と共通電極３１は、いずれもベース基板０１の上に位置する。画素電極３１は、共通電極のベース基板０１とは反対側に配置される。画素電極３０は帯状の電極からなり、共通電極３１は平面状の電極である。図６の画素電極３０と共通電極３１の上面図は、図３に示すようである。

また、いくつかの実施例において、上述したような異なる層に配置される共通電極３１と画素電極３０を有するアレイ基板は、ＡＤＳ（Ａｄｖａｎｃｅｄ−Ｓｕｐｅｒ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ）型の液晶表示装置の製造に適用することができる。図６に示すように、このＡＤ−ＳＤＳ型の液晶表示装置が表示する時、同一平面内に位置する画素電極３０の帯状電極の間に発生する平行電界、及び画素電極３０と共通電極３１の間に発生する縦電界は、多次元電界を形成することができる。このように、帯状電極間及び画素電極３０と共通電極３１との間に位置する液晶ボックス内の全ての配向液晶分子は、回転変換を起こすことにより、平面配向における液晶の操作効率を向上させ、光透過効率を向上させることができる。

いくつかの実施例において、画素電極３０及び共通電極３１は、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ，ＩＴＯ）のような透明な導電性材料からなる。

また、いくつかの実施例において、図３に示すように、ダミーサブ画素２１内に補助キャパシタ４０が配置される場合、ダミーサブ画素２１内の共通電極３１は、共通電極線ＣＬに結合されない。この場合、ダミーサブ画素２１内の共通電極３１は補助キャパシタ４０の第１の電極として共有される。ダミーサブ画素２１内の画素電極３０は、補助キャパシタ４０の第２の電極として共有される。第１の電極と第２の電極をそれぞれゲート駆動回路２０内のシフトレジスタ回路ＲＳに電気的に結合することによって、ダミーサブ画素２１内の共通電極３１と画素電極３０とからなる補助キャパシタ４０は、シフトレジスタ回路ＲＳの一部又はブートストラップキャパシタＣｓｔ全体として使用することができる。

いくつかの実施例において、図５に示すように、画素電極３０と共通電極３１との間には、パッシベーション層５１（ＰＶＸ）のみが形成される。いくつかの実施例において、図６に示すように、画素電極３０と共通電極３１との間には、ゲート絶縁膜５０及びパッシベーション層５１が形成される。いくつかの実施例において、補助キャパシタ４０がダミーサブ画素２１内の共通電極３１と画素電極３０からなる場合、図５に示す構造を採用することができる。すなわち、共通電極３１（第１の電極）と画素電極３０（第２の電極）との間には、パッシベーション層５１のみが存在し、補助キャパシタ４０の第１の電極と第２の電極との距離をできるだけ小さくする。その結果、補助キャパシタ４０の容量を増加させ、これにより、ゲート駆動回路２０内のクロック信号端子ＣＬＫに起因するカップリングノイズが低減される。

いくつかの実施例において、補助キャパシタ４０は、ダミーサブ画素２１内の共通電極３１と画素電極３０とで構成される。また、ダミーサブ画素２１の共通電極３１及び画素電極３０のパターンは、アクティブ領域１０のサブ画素２２内の共通電極３１及び画素電極３０のパターンとそれぞれ同じであるため、アレイ基板の製造工程に影響を与えない。

以下、ダミーサブ画素２１内の共通電極３１と画素電極３０とをそれぞれシフトレジスタ回路ＲＳに結合する実施例について詳細に説明する。

いくつかの実施例において、図７に示すように、シフトレジスタ回路ＲＳは駆動トランジスタＭ３を含む。駆動トランジスタＭ３の第１の電極又は第２の電極は、シフトレジスタ回路ＲＳの信号出力端子ＯＵＴＰＵＴとして用いる。補助キャパシタ４０の第１の電極（即ち、共通電極３１）は、第１の接続線６０を介して駆動トランジスタＭ３のゲート電極（即ち、ゲート駆動回路２０内のプルアップノードＰＵ）に結合される。補助キャパシタ４０の第２の電極（即ち、画素電極３０）は、第２の接続線６１を介してシフトレジスタ回路ＲＳの信号出力端子ＯＵＴＰＵＴに結合される。

本開示は実施例におけるトランジスタの種類を限定しない。いくつかの実施例において、トランジスタは、Ｎ型トランジスタ又はＰ型トランジスタである。いくつかの実施例において、上記のトランジスタの第１の電極はソース電極であり、第２の電極はドレイン電極である。駆動トランジスタＭ３がｎ型トランジスタである場合を例にすると、駆動トランジスタＭ３の第１の電極は、信号出力端子ＯＵＴＰＵＴに結合される。したがって、駆動トランジスタＭ３の第１の電極はソース電極である。駆動トランジスタＭ３の第２の電極はドレイン電極である。駆動トランジスタＭ３のドレイン電極は、クロック信号端子ＣＬＫに結合される。

また、第１の接続線６０及び第２の接続線６１の材料について、本明細書は、これに限定されない。導通効率を向上させるため、導電性のより高い金属材料を採用することができる。また、製造プロセルを簡略化するため、いくつかの実施例において、第１の接続線６０は、ゲート線ＧＬ又はデータ線ＤＬと同じ層、且つ同じ材料である。「同じ層」とは、まず第１の接続線６０やゲート線ＧＬなどの特定の形状を形成するための膜層を同じ成膜工程で形成し、そして同じマスク板を用いて、一回のパターニング工程によってこれらの特定の特徴を形成する。異なる特徴により、この一回のパターニング工程は、複数回の露光、現像又はエッチング工程を含むことができる。層状構造の特定の特徴は、連続的であってもよく、不連続的であってもよい。これらの特定の特徴は、異なる高さに位置するか、又は異なる厚さを有することもできる。いくつかの実施例において、第２の接続線６１は、ゲート線ＧＬ又はデータ線ＤＬと同じ層、且つ同じ材料である。

いくつかの実施例において、共通電極３１は、第１の接続線６０を介してプルアップノードＰＵに結合され、且つ画素電極３０は、第２の接続線６１を介してゲート駆動回路２０の信号出力端子ＯＵＴＰＵＴに結合される。また、アレイ基板は、複数のゲート線ＧＬをさらに含む。各段のシフトレジスタ回路ＲＳの信号出力端子は、前記複数のゲート線ＧＬのうちの１つに結合される。例えば、図４に示すように、シフトレジスタＲＳ１、ＲＳ２．．．．．．ＲＳｎは、それぞれゲート線ＧＬ１、ＧＬ２．．．．．．ＧＬｎに結合される。図７に示すように、第２の接続線６１の一端は、補助キャパシタ４０の第２の電極（画素電極）に結合される。第２の接続線６１の他端は、ゲート線ＧＬに結合される。このように、接続貫通孔の数を減少した。第１の接続線６０と第２の接続線６１は、ゲート線ＧＬと同じ層、且つ同じ材料である。このように、第２の接続線６１とゲート線ＧＬとは、一体化構造であってもよく、これにより、第２の接続線６１とゲート線ＧＬとを電気的に連結するための貫通孔を省略することになる。また、第１の接続線６０及び第２の接続線６１は、ゲート線ＧＬとを一回のパターニング工程で製造することができる。

いくつかの実施例において、パターニング工程は、フォトエッチング工程、フォトエッチング工程及びエッチングステップを含む。このパターニング工程は、プリセットパターンを形成するための印刷、インクジェット及び他の工程を含むこともできる。フォトエッチング工程は、成膜、露光、現像などのステップを含むことができ、これらのステップは、フォトレジスト、マスク板、露光機などを用いてパターンを形成する。本開示の実施例に形成された構造によって特定のパターニング工程を選択することができる。

いくつかの実施例において、パターニング工程において、まず単回のマスク露光工程を用いて、異なる露光領域を形成する。そして、異なる露光領域に対して複数回のエッチング、アッシング及び／又は他の除去工程を行い、最終的に所望のパターンを得る。

いくつかの実施例において、同じ段のシフトレジスタ回路ＲＳに結合された複数の補助キャパシタ４０は、それぞれ同じ行の複数のダミーサブ画素２１内に位置される。このように、同じ段のシフトレジスタ回路ＲＳに結合された前記複数の補助キャパシタ４０の第２の電極（画素電極３０）が異なる第２の接続線６１を介して同じゲート線ＧＬに結合することができ、これにより、回路配線は簡略化される。

シフトレジスタ回路ＲＳの配置実施例は、以下に説明する。

いくつかの実施例において、ゲート駆動回路２０は、片側駆動モードを採用する。この場合、ゲート駆動回路２０は、複数の列のダミーサブ画素２１のアクティブ領域１０とは反対側に配置される。ゲート駆動回路２０の各段のシフトレジスタ回路ＲＳは、１つの行のゲート線ＧＬに接続される。また、各段のシフトレジスタ回路ＲＳは、さらに同じ行の異なるダミーサブ画素２１内に配置された補助キャパシタ４０に結合される。

いくつかの実施例において、ゲート駆動回路２０は、両側駆動モードを採用する。この場合、図８に示すように、アレイ基板のアクティブ領域１０の両側には、それぞれダミーサブ画素２１が配置される。ゲート駆動回路２０内の奇数段のシフトレジスタ回路（ＲＳ１、ＲＳ３、ＲＳ５．．．）と偶数段のシフトレジスタ回路（ＲＳ２、ＲＳ４、ＲＳ６．．．）は、それぞれアレイ基板のアクティブ領域１０の両側に配置される。

この場合、奇数段のシフトレジスタ回路（ＲＳ１、ＲＳ３、ＲＳ５．．．）の信号出力端子ＯＵＴＰＵＴは、それぞれ奇数行のゲート線（ＧＬ１、ＧＬ３、ＧＬ５．．．）に順次結合される。奇数段のシフトレジスタ回路（ＲＳ１、ＲＳ３、ＲＳ５）に隣接するダミーサブ画素２１には、それぞれ奇数段のシフトレジスタ回路（ＲＳ１、ＲＳ３、ＲＳ５．．．）に接続された補助キャパシタ４０が配置される。

また、偶数段のシフトレジスタ回路（ＲＳ２、ＲＳ４、ＲＳ６．．．）の信号出力端子ＯＵＴＰＵＴは、それぞれ偶数行のゲート線（ＧＬ２、ＧＬ４、ＧＬ６）に順次結合される。偶数段のシフトレジスタ回路（ＲＳ２、ＲＳ４、ＲＳ６．．．）に隣接するダミーサブ画素２１には、それぞれ偶数段のシフトレジスタ回路（ＲＳ２、ＲＳ４、ＲＳ６．．．）に接続された補助キャパシタ４０が配置される。

いくつかの実施例において、ゲート駆動回路２０は、両側駆動モードを採用することもできる。この場合、図９に示すように、アレイ基板は、第１のゲート駆動回路２０１と第２のゲート駆動回路２０２との２つのゲート駆動回路を有する。

いくつかの実施例において、ダミーサブ画素２１は、それぞれアレイ基板のアクティブ領域１０の両側に配置される。第１のゲート駆動回路２０１と第２のゲート駆動回路２０２は、それぞれアクティブ領域１０の両側に配置される。

この場合、第１のゲート駆動回路２０１及び第２のゲート駆動回路２０２において、同一段の２つのシフトレジスタ回路（例えば、ＲＳ１、ＲＳ１’）は、それぞれ同じゲート線（例えば、ＧＬ１）の両端に結合される。このように、第１のゲート駆動回路２０１及び第２のゲート駆動回路２０１には、それぞれゲート線ＧＬの左端と右端からゲート駆動信号が入力され、ディスプレイの相対的に大きいサイズが大きいによる信号遅延の現象が減少される。

また、本開示の１つの実施例において、第１のゲート駆動回路２０１に隣接するダミーサブ画素２１には、第１のゲート駆動回路２０１のシフトレジスタ回路（ＲＳ１、ＲＳ２、ＲＳ３．．）に結合された補助キャパシタ４０が配置される。

本開示のもう１つの実施例において、第２のゲート駆動回路２０２に隣接するダミーサブ画素２１には、第２のゲート駆動回路２０２のシフトレジスタ回路（ＲＳ１’、ＲＳ２’、ＲＳ３’．．）に結合された補助キャパシタ４０が配置される。

本開示の他の実施例は、表示装置である。この表示装置は、本開示のいずれかの実施例に係るアレイ基板を備える。アレイ基板は、上述した同じ構造及び有益な効果を有するが、ここでは詳細に説明しない。

いくつかの実施例において、表示装置は、少なくとも液晶表示装置及び有機発光ダイオード表示装置を備える。表示装置は、ディスプレイ、テレビジョン、デジタルフォトフレーム、携帯電話、タブレットパーソナルコンピュータ、又は表示機能を有する任意の他の製品又はコンポーネントであってもよい。

表示装置のゲート駆動回路２０における各段のシフトレジスタ回路ＲＳの具体的な構成は、シフトレジスタ回路ＲＳに駆動トランジスタＭ３が設けられていればよく、本明細書はこれに限定されない。例えば、いくつかの実施例において、シフトレジスタ回路ＲＳの構造は、図１に示す構造であってもよい。他の実施例において、シフトレジスタ回路ＲＳは、プルアップノードＰＵ及び信号出力端子ＯＵＴＰＵＴをプルダウンするためのプルダウン回路をさらに含む。このプルダウン回路は、プルダウンノードＰＤの電位に応答するように配置される。これに基づいて、直流電圧端子ＶＤＤを用いてプルダウンノードＰＤの電位を制御する場合、プルダウン回路を有するシフトレジスタ回路ＲＳは、直流型である。プルダウンノードＰＤがクロック信号端子ＣＬＫのような交流電圧端子の電位に応答するように配置される場合、プルダウン回路を有するシフトレジスタ回路ＲＳは、交流型である。交流型のシフトレジスタ回路ＲＳの場合、クロック信号端子ＣＬＫによるカップリングノイズが比較的に大きい。本開示のいずれかの実施例に係る補助キャパシタ４０を用いることにより、シフトレジスタ回路ＲＳのブーストラップキャパシタＣｓｔの容量を効果的に増大させることができ、これにより、カップリングノイズを効果的に低減させる。

上述したシフトレジスタ回路ＲＳの異なる配置態様は、異なるサイズの表示装置に用いることができる。いくつかの実施例において、小型表示装置の場合、ゲート駆動回路２０は、片側駆動モードを採用する。いくつかの実施例において、小型表示装置の場合、ゲート駆動回路２０は、両側駆動モードを採用する。いくつかの実施例において、大型表示装置の場合、ゲート駆動回路２０は両側駆動モードを採用することもできる。本明細書はこれに限定されない。

当業者であれば、方法の実施例のステップの全部又は一部が、関連するハードウェアを指示するプログラムによって実行されることができる。このプログラムは、コンピュータ読み取り可能な記憶媒体に格納することができる。プログラムが実行される時、方法の実施例のステップが実行される。記憶媒体は、ＲＯＭ、ＲＡＭ、磁気ディスク、光ディスク及びプログラムコードを記憶することができる他の媒体を含む。

本開示の種々の実施例は、説明を目的として例示したものであり、網羅的に列挙する又はこれらの実施例に限定することを意図しない。当業者にとって、説明された実施例の範囲及び要旨から逸脱しない場合、種々の変更や置換を行うことは自明である。本明細書で使用される用語は、実施例の原理、市場に存する技術の実際の適用又は技術改善に対する最善の説明であり、又は当業者が本明細書に開示される実施例を理解できるようにするためのものである。

この出願は、２０１７年８月２１日に出願された中国特許出願第２０１７１０７２３３３０．７号を基礎とする優先権を主張し、その開示内容の全ては参照により本出願に組み込まれる。

Claims (16)

1. 複数のゲート線と、
   前記ゲート線と交差する複数のデータ線と、
   非アクティブ領域に位置する複数のシフトレジスタ回路を含む第１のゲート駆動回路とを備え、
   前記複数のゲート線と前記複数のデータ線は、アクティブ領域内の複数のサブ画素と、前記アクティブ領域に隣接する非アクティブ領域内の複数のダミーサブ画素とを定義し、前記第１のゲート駆動回路は、前記複数のダミーサブ画素よりも前記アクティブ領域から離れており、且つ、前記複数のダミーサブ画素の少なくとも１つは補助キャパシタを含み、前記第１のゲート駆動回路内のシフトレジスタ回路は前記補助キャパシタに結合され、且つ前記補助キャパシタは前記シフトレジスタ回路内のブートストラップキャパシタの少なくとも一部を構成する、アレイ基板。
2. 共通電極線と、
   非アクティブ領域内の各々のダミーサブ画素及びアクティブ領域内の各々のサブ画素に位置する共通電極及び画素電極とをさらに備え、
   前記共通電極と前記画素電極とは、異なる層に配置され、
   前記ダミーサブ画素の少なくとも１つにおいて、前記共通電極は補助キャパシタの第１の電極として共有され、且つ前記画素電極は前記補助キャパシタの第２の電極として共有される、請求項１に記載のアレイ基板。
3. 前記第１のゲート駆動回路内の前記シフトレジスタ回路は駆動トランジスタを含み、前記補助キャパシタの前記第１の電極は第１の接続線を介して前記駆動トランジスタのゲートに結合され、前記補助キャパシタの前記第２の電極は第２の接続線を介して前記シフトレジスタ回路の信号出力端子に結合される、請求項２に記載のアレイ基板。
4. 前記共通電極と前記画素電極との間には、パッシベーション層のみが存在する請求項２に記載のアレイ基板。
5. 前記共通電極及び前記画素電極は、インジウム錫酸化物からなる請求項２に記載のアレイ基板。
6. 前記画素電極は帯状電極からなり、且つ前記共通電極は平面状電極である請求項２に記載のアレイ基板。
7. 前記複数のシフトレジスタ回路の信号出力端子はそれぞれ前記複数のゲート線に結合され、前記第２の接続線の一端は、前記補助キャパシタの前記第２の電極に結合され、前記第２の接続線の他端は、前記複数のゲート線のうちの１つに結合される、請求項３に記載のアレイ基板。
8. 前記第１の接続線と、前記第２の接続線と、前記複数のゲート線とは、同じ層内の同じ材料からなる請求項３又は請求項７に記載のアレイ基板。
9. 前記複数のダミーサブ画素の各々は、薄膜トランジスタを含み、前記薄膜トランジスタの第１の電極はデータ線に結合され、且つ前記薄膜トランジスタの第２の電極はフローティングされる、請求項１−８のいずれかに記載のアレイ基板。
10. さらに前記ダミーサブ画素中にそれぞれ位置された複数の補助キャパシタを含み、同じ段のシフトレジスタ回路に結合された補助キャパシタは、それぞれ同じ行の複数のダミーサブ画素に位置する請求項１に記載のアレイ基板。
11. 前記複数のシフトレジスタ回路及び前記複数のダミーサブ画素は、前記アクティブ領域の一側に位置され、且つ前記複数のシフトレジスタ回路の各々は、前記複数のゲート線のうちの１つ及び同じ行のダミーサブ画素内の補助キャパシタに結合される請求項１に記載のアレイ基板。
12. 前記複数のダミーサブ画素は、２列又は３列のダミーサブ画素を含む請求項１１に記載のアレイ基板。
13. 前記複数のシフトレジスタ回路及び前記複数のダミーサブ画素は、いずれも前記アクティブ領域の両側に位置され、前記複数のシフトレジスタ回路の各々は、前記複数のゲート線のうちの１つ及び同じ側の同じ行のダミーサブ画素内の補助キャパシタに結合される、請求項１に記載のアレイ基板。
14. 前記複数のダミーサブ画素は、アクティブ領域の両側にそれぞれ位置する２列又は３列のダミーサブ画素を含む請求項１３に記載のアレイ基板。
15. さらに第２のゲート駆動回路を備え、前記複数のダミーサブ画素は、前記アクティブ領域の両側に位置され、前記第１のゲート駆動回路と前記第２のゲート駆動回路は、それぞれ前記アクティブ領域の両側に位置され、
    前記第１のゲート駆動回路と前記第２のゲート駆動回路内の同じ段の２つのシフトレジスタ回路は、それぞれ同じゲート線の両端に結合され、
    前記第１のゲート駆動回路と前記第２のゲート駆動回路の各々のシフトレジスタ回路は、同じ側の同じ行のダミーサブ画素の補助キャパシタに結合される請求項１に記載のアレイ基板。
16. 請求項１−１５のいずれかに記載のアレイ基板を備える表示装置。

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