KR20150079645A - 액티브 매트릭스 기판, 표시 패널 및 그것을 구비한 표시 장치 - Google Patents

액티브 매트릭스 기판, 표시 패널 및 그것을 구비한 표시 장치 Download PDF

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KR20150079645A
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gate
line
wiring
pixel
gate line
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고헤이 다나카
히데후미 요시다
다케시 노마
료 요네바야시
다카유키 니시야마
미츠히로 무라타
요스케 이와타
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샤프 가부시키가이샤
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Abstract

본 발명은, 액티브 매트릭스 기판 위의 게이트선 등의 배선에 입력되는 전위의 무딤을 저감시키고, 배선을 고속으로 구동함과 함께 협프레임화를 도모할 수 있는 기술을 제공하는 것을 과제로 한다. 액티브 매트릭스 기판(20a)에는, 게이트선군(13G)과 소스선군이 형성되어 있다. 또한, 액티브 매트릭스 기판(20a)에는, 복수의 스위칭 소자를 갖고, 적어도 일부의 스위칭 소자가 화소 영역에 형성되고, 게이트선(13G)에 주사 신호를 출력하는 게이트 드라이버(11)와, 게이트 드라이버(11)에 제어 신호를 공급하는 배선(15L1)이 형성되어 있다. 표시 영역 밖의 표시 제어 회로(4) 내지 배선(15L1)을 통하여 각 게이트 드라이버(11)에 제어 신호가 공급된다. 각 게이트 드라이버(11)는 입력되는 제어 신호에 따라서 접속되어 있는 1개의 게이트선(13G)을 구동한다.

Description

액티브 매트릭스 기판, 표시 패널 및 그것을 구비한 표시 장치{ACTⅣE MATRIX SUBSTRATE, DISPLAY PANEL AND DISPLAY DEVICE PROVIDED WITH SAME}
본 발명은 액티브 매트릭스 기판, 표시 패널 및 그것을 구비한 표시 장치에 관한 것으로, 특히 게이트 드라이버의 배치에 관한 것이다.
종래부터 액티브 매트릭스 기판의 인접하는 2개의 변에 게이트 드라이버와 소스 드라이버가 형성된 표시 패널이 알려져 있다. 일본 특허공표 제2004-538511호 공보에는, 데이터 신호가 공급되는 열 어드레스 도체를 구동하는 행 구동 회로와, 행 선택 신호가 공급되는 행 어드레스 도체를 구동하는 열 구동 회로를, 화소 엘리먼트 어레이의 1변에 설치하는 기술이 개시되어 있다. 일본 특허공표 제2004-538511호 공보에서는, 이와 같이 구성함으로써 화소 엘리먼트 어레이 등을 유지하는 지지체에 있어서의, 화소 엘리먼트 어레이의 주변 영역이, 이들 구동 회로에 의해 제한되지 않도록 하고 있다.
그런데, 게이트선의 선택 또는 비선택의 상태에 따른 전위가, 액티브 매트릭스 기판에 있어서 소스선과 평행한 1변측으로부터 게이트선에 부여되는 경우, 게이트선의 종단부 측으로 갈수록 전위의 무딤(dull)이 커진다. 그로 인해, 게이트선상의 전위의 무딤이 발생하는 위치를 상정한 설계가 필요해진다. 또한, 상기한 일본 특허공표 제2004-538511호 공보와 같이, 게이트 드라이버와 소스 드라이버를 액티브 매트릭스 기판의 1변측에 설치함으로써, 다른 3변에 대하여 협프레임화하는 것이 가능해진다. 그러나, 상기한 일본 특허공표 제2004-538511호 공보에서는 게이트선을 배치하는 거리가 종래에 비하여 길어져서, 게이트선의 부하가 커진다. 그 결과, 게이트선에 부여되는 전위가 무뎌져서, 게이트선을 고속으로 구동하는 것이 곤란해진다.
본 발명은 액티브 매트릭스 기판 위의 게이트선 등의 배선에 부여되는 전위의 무딤을 저감시켜서, 배선을 고속으로 구동함과 함께 협프레임화를 도모할 수 있는 기술을 제공함을 목적으로 한다.
제1 발명에 따른 액티브 매트릭스 기판은, 복수의 데이터선과, 상기 복수의 데이터선과 교차하고, 적어도 게이트선을 포함하는 복수의 배선과, 상기 복수의 배선 중 적어도 일부에 접속되고, 상기 데이터선과 상기 게이트선으로 규정되는 화소 영역을 포함하는 표시 영역의 외측으로부터 공급되는 제어 신호에 따라서 상기 배선의 전위를 제어하는 구동 회로를 구비하고, 상기 구동 회로는 복수의 스위칭 소자를 포함하고, 상기 복수의 스위칭 소자 중 적어도 일부가 상기 화소 영역에 형성되어 있다.
제2 발명은, 제1 발명에 있어서, 상기 구동 회로는, 상기 게이트선의 각각에 접속되고, 상기 제어 신호에 따라서 상기 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가함으로써 상기 게이트선의 전위를 제어한다.
제3 발명은, 제1 또는 제2 발명에 있어서, 상기 표시 영역의 외측에 설치되고, 상기 복수의 데이터선에 데이터 신호를 공급하는 제1 단자부와, 상기 표시 영역의 외측에 설치되고, 상기 구동 회로에 상기 제어 신호를 공급하는 제2 단자부를 구비하고, 상기 제1 단자부 및 상기 제2 단자부는, 상기 표시 영역에서 상기 게이트선과 평행한 1변의 외측에 설치되어 있다.
제4 발명은, 제2 또는 제3 발명의 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고, 상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자와, 상기 화소 전극의 사이에 투명성을 갖는 도전막을 포함하는 실드층이 형성되어 있다.
제5 발명은, 제2 또는 제3 발명의 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고, 상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자는, 상기 화소 전극과 겹치지 않는 위치에 형성되어 있다.
제6 발명은, 제2 내지 제5 발명 중 어느 하나의 발명에 있어서, 상기 구동 회로의 스위칭 소자가 형성되지 않은 화소 영역에, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역의 개구율과 대략 동등해지도록 조정용 배선이 더 설치되어 있다.
제7 발명은, 제3 내지 제6 발명 중 어느 하나의 발명에 있어서, 상기 게이트선이 형성되어 있는 게이트 배선층과 상기 데이터선이 형성되어 있는 데이터 배선층의 사이에 형성된 제1 절연층과, 상기 화소 영역에서, 상기 데이터선과 대략 평행해지도록 상기 데이터 배선층에 형성되고, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선과, 상기 제1 절연층보다 큰 두께를 갖고 상기 데이터 배선층의 상층에 형성되고, 상기 데이터 배선층까지 관통하는 콘택트 홀을 갖는 제2 절연층과, 상기 콘택트 홀에 형성된 도전층을 구비하고, 상기 제어 신호 배선은, 상기 게이트선과 겹치는 부분에 있어서 불연속이며, 불연속 부분에 있어서, 상기 제2 절연층의 상기 콘택트 홀에 있어서의 상기 도전층을 거쳐서 접속되어 있다.
제8 발명은, 제3 내지 제6 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역에서, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선을 더 구비하고, 상기 제어 신호 배선은, 상기 제어 신호 배선 중 적어도 일부가, 상기 화소 영역에서의 2개의 상기 데이터선으로부터의 거리가 대략 동일해지는 위치에 있어서, 상기 데이터선과 대략 평행해지도록 배치되어 있다.
제9 발명은, 제2 내지 제8 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역에, 상기 데이터선과 상기 게이트선에 접속된 화소 스위칭 소자를 더 구비하고, 상기 화소 스위칭 소자의 게이트 단자가 접속되어 있는 상기 게이트선의 위치로부터 상기 데이터선과 상기 게이트선의 교차 위치까지의 상기 게이트선의 부분과, 상기 게이트 단자가 접속되지 않은 측의 상기 데이터선과 상기 게이트선의 교차 근방에 서의 상기 게이트선의 부분에 있어서, 상기 게이트선의 최대 폭보다 좁은 폭의 부분을 갖는다.
제10 발명은, 제2 내지 제9 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고, 상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있다.
제11 발명은, 제2 내지 제10 발명 중 어느 하나의 발명에 있어서, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에서, 상기 게이트선의 연신 방향에 있어서의 폭은, 다른 화소 영역에서의 상기 폭보다 크다.
제12 발명은, 제8 내지 제11 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역에서, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극에 접속된 보조 용량 전극을 갖고, 상기 표시 영역의 외측에 있어서 상기 보조 용량 전극과 접속되고, 상기 보조 용량 전극에 소정의 전위를 공급하는 보조 용량 배선과, 상기 화소 영역에서 상기 보조 용량 전극과 접속됨과 함께, 상기 보조 용량 배선과 접속된 저 임피던스 배선을 구비한다.
제13 발명은, 제2 내지 제12 발명 중 어느 하나의 발명에 있어서, 상기 게이트선의 각각에 대하여 복수의 상기 구동 회로가 설치되어 있다.
제14 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 표시 영역은, 상기 게이트선의 배열 방향을 따라서 복수의 분할 영역으로 분할되고, 상기 복수의 분할 영역의 각각에 배치되어 있는 상기 게이트선에 대하여 설치된 상기 구동 회로는, 상기 분할 영역마다 정해진 주파수로, 상기 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가한다.
제15 발명은, 제3 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 복수의 게이트선은, N개(N은 자연수)이며, 상기 게이트선마다, 제1 내지 제M(M은 자연수, M≥2)의 M개의 상기 구동 회로가 설치되고, n행째(1≤n≤N)의 상기 게이트선에 대하여 설치된 상기 M개의 구동 회로는, 상기 제1 구동 회로로부터 상기 제M 구동 회로의 순으로 상기 n행째의 게이트선에 선택 전압을 인가하고, 상기 M개의 구동 회로 중, 제2 상기 구동 회로로부터 상기 제M 구동 회로는, 직전의 상기 구동 회로가 n+1행째의 상기 게이트선에 상기 선택 전압을 인가하는 타이밍에, 상기 n행째의 게이트선에 상기 선택 전압을 인가하고, 상기 제1 단자부는, 상기 제M 구동 회로에 의해 상기 n행째의 게이트선에 선택 전압이 인가되는 타이밍에, 상기 n행째의 게이트선과 상기 데이터선으로 규정되는 상기 화소 영역에 기입할 화상의 데이터 신호를 상기 데이터선에 공급한다.
제16 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 서브 게이트선을 포함하고, 하나의 상기 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 구비하고, 다른 부화소 영역에, 상기 서브 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 하나의 부화소 영역에서의 상기 화소 전극의 사이에 접속된 캐패시터를 구비하고, 상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고, 1 수평 기간에 있어서, 상기 게이트선에 선택 전압이 인가된 후, 상기 서브 게이트선 구동부가 상기 서브 게이트선에 선택 전압을 인가한다.
제17 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 서브 게이트선과, 보조 용량 배선을 포함하고, 상기 복수의 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고, 하나의 상기 부화소 영역에, 상기 보조 용량 배선과 접속된 보조 용량과, 상기 서브 게이트선에 접속된 게이트 단자와, 상기 하나의 부화소 영역에서의 상기 화소 전극에 접속된 소스 단자와, 상기 보조 용량에 접속된 드레인 단자를 갖는 스위칭 소자를 구비하고, 상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고, 상기 서브 게이트선 구동부는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압을 인가한다.
제18 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 제1 보조 용량 배선 및 제2 보조 용량 배선을 포함하고, 상기 복수의 부화소 영역은, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고, 하나의 상기 부화소 영역에, 상기 하나의 부화소 영역에서의 상기 화소 전극과 상기 제1 보조 용량 배선에 접속된 제1 보조 용량을 구비하고, 다른 부화소 영역에, 상기 다른 부화소 영역에서의 상기 화소 전극과 상기 제2 보조 용량 배선에 접속된 제2 보조 용량을 구비하고, 상기 구동 회로는, 상기 표시 영역에 형성되고, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위를 제어하는 보조 용량선 제어 소자를 포함하고, 상기 보조 용량선 제어 소자는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위가 역위상이 되도록, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선에 전압을 인가한다.
제19 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 배선은, 상기 게이트선과, 보조 용량 배선을 포함하고, 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 보조 용량 배선에 접속된 보조 용량을 구비하고, 상기 구동 회로는, 상기 보조 용량 배선마다 설치된 보조 용량 배선 구동부를 포함하고, 상기 보조 용량 배선 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전압과 동일한 극성의 전압을 상기 보조 용량 배선에 인가한다.
제20 발명은, 제2 내지 제9 발명 중 어느 하나의 발명에 있어서, 상기 구동 회로는, 상기 표시 영역의 상기 게이트선의 연신 방향에 있어서의 K개(K는 자연수, K≥2)의 영역에서, 상기 영역 사이에서 서로 상이한, K행마다의 상기 게이트선에 대하여 설치되어 있다.
제21 발명은, 제20 발명에 있어서, 상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고, 상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있다.
제22 발명은, 제21 발명에 있어서, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에서의, 상기 게이트선 및 상기 데이터선 중 적어도 한쪽의 연신 방향에서의 폭은, 다른 화소 영역에서의 상기 폭보다 크다.
제23 발명은, 제2 내지 제13 발명 중 어느 하나의 발명에 있어서, 상기 배선은, 상기 게이트선과, 공통 전극선을 포함하고, 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 공통 전극선에 접속된 보조 용량을 갖고, 상기 구동 회로는, 상기 스위칭 소자가 형성되지 않은 화소 영역에서 상기 공통 전극선마다 설치된 공통 전극 구동부를 포함하고, 상기 공통 전극 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전위와 역극성이 되도록 상기 공통 전극선에 전압을 인가한다.
제24 발명은, 제1 내지 제4 발명 중 어느 하나의 발명에 있어서, 상기 배선은, 상기 게이트선과, 발광 제어선을 포함하고, 상기 화소 영역에, 발광 소자와, 상기 데이터선과 상기 게이트선에 접속된 전기 회로와, 상기 발광 제어선과 접속된 게이트 단자와, 상기 전기 회로와 접속된 소스 단자와, 상기 발광 소자와 접속된 드레인 단자를 갖는 발광 제어 스위칭 소자를 갖고, 상기 구동 회로는, 상기 발광 제어선마다 설치되고, 상기 제어 신호에 따라서 상기 발광 제어선의 전위를 제어하는 발광 제어선 구동부를 포함한다.
제25 발명에 따른 표시 패널은, 제1 내지 제22 발명 중 어느 하나의 발명의 액티브 매트릭스 기판과, 컬러 필터와 대향 전극을 구비하는 대향 기판과, 상기 액티브 매트릭스 기판과, 상기 대향 기판의 사이에 끼움 지지된 액정층을 구비한다.
제26 발명은, 제23 발명의 액티브 매트릭스 기판과, 컬러 필터를 구비하는 대향 기판과, 상기 액티브 매트릭스 기판과, 상기 대향 기판의 사이에 끼움 지지된 액정층을 구비한다.
제27 발명은, 제25 또는 제26 발명의 상기 액티브 매트릭스 기판에 있어서, 상기 구동 회로의 적어도 일부의 소자는, 상기 화소 영역에서의 상기 액정층의 배향 상태에 따라 발생하는 암선(暗線) 영역에 배치된다.
제28 발명에 따른 표시 장치는, 제25 내지 제27 발명 중 어느 하나의 발명의 표시 패널과, 상기 표시 패널을 수납하는 하우징을 구비하고, 상기 하우징은, 상기 표시 패널의 프레임 영역의 일부와 표시 영역의 일부에 겹치는 위치에 설치되고 관찰자측의 표면이 곡면 형상을 갖는 렌즈부를 포함하는 제1 커버부와, 상기 표시 패널의 측면을 적어도 덮는 제2 커버부를 갖는다.
본 발명의 구성에 의하면, 액티브 매트릭스 기판 위의 배선에 부여되는 전위의 무딤을 저감시켜서, 배선을 고속으로 구동할 수 있다.
도 1은, 제1 실시 형태에 따른 액정 표시 장치의 개략 구성을 나타낸 모식도이다.
도 2는, 제1 실시 형태에 따른 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다.
도 3은, 제1 실시 형태에 따른 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다.
도 4는, 제1 실시 형태에 있어서의 게이트 드라이버의 등가 회로의 일례를 나타내는 도면이다.
도 5a는, 제1 실시 형태에 있어서의 게이트 드라이버의 배치예를 나타내는 모식도이다.
도 5b는, 제1 실시 형태에 있어서의 게이트 드라이버의 배치예를 나타내는 모식도이다.
도 5c는, 제1 실시 형태에 있어서의 게이트 드라이버의 배치예를 나타내는 모식도이다.
도 6은, 도 5b에 도시한 TFT-A가 형성되어 있는 화소 영역을 확대한 평면도이다.
도 7a는, 도 6에 있어서의 TFT-PIX의 부분을 Ⅰ-Ⅰ선으로 절단한 단면의 모식도이다.
도 7b는, 도 6에 있어서의 콘택트부 CH1을 Ⅱ-Ⅱ선으로 절단한 단면의 모식도이다.
도 7c는, 도 6에 있어서의 TFT-A의 부분을 Ⅲ-Ⅲ선으로 절단한 단면의 모식도이다.
도 7d는, 도 6에 있어서의 콘택트부 CH2를 Ⅳ-Ⅳ선으로 절단한 단면의 모식도이다.
도 8a는, 도 5b에 도시한 화소 영역(204R)을 확대한 평면도이다.
도 8b는, 도 5b에 도시한 화소 영역(205R)을 확대한 평면도이다.
도 8c는, 도 5a에 도시한 화소 영역(203R)을 확대한 평면도이다.
도 8d는, 도 5c에 도시한 화소 영역(205B)을 확대한 평면도이다.
도 8e는, 도 5b에 도시한 화소 영역(203B)을 확대한 평면도이다.
도 8f는, 도 5a에 도시한 화소 영역(201B 및 202R)을 확대한 평면도이다.
도 9는, 게이트 드라이버가 게이트선을 주사할 때의 타이밍차트이다.
도 10a는, 제2 실시 형태에 따른 게이트 드라이버의 배치예를 나타내는 개략 구성을 나타내는 모식도이다.
도 10b는, 표시 영역 내에 배치되는 게이트 드라이버의 화소 영역을 확대한 평면도이다.
도 11은, 제3 실시 형태에 따른 액정 표시 장치의 단면 모식도이다.
도 12는, 제3 실시 형태에 있어서의 표시면으로부터 출사한 광선이 진행되는 방향을 설명하는 도면이다.
도 13은, 제4 실시 형태에 있어서의 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다.
도 14는, 제4 실시 형태에 있어서의 각 분할 영역의 게이트선의 구동 타이밍을 설명하는 도면이다.
도 15는, 제4 실시 형태에 있어서의 각 분할 영역의 데이터의 기입을 나타내는 타이밍차트이다.
도 16은, 제4 실시 형태에 있어서의 각 분할 영역의 데이터의 기입을 나타내는 타이밍차트이다.
도 17은, 제5 실시 형태에 있어서의 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다.
도 18은, 제5 실시 형태에 있어서의 스타트 펄스의 입력 타이밍을 나타내는 도면이다.
도 19는, 제5 실시 형태에 있어서의 각 게이트선의 구동 타이밍을 나타내는 도면이다.
도 20은, 도 17에 도시한 화소를 확대한 모식도이다.
도 21은, 제5 실시 형태에 있어서의 데이터의 기입을 나타내는 타이밍차트이다.
도 22는, 제6 실시 형태에 있어서의 스위칭 소자(TFT-F)가 형성되어 있는 화소 영역을 모식적으로 나타낸 평면도이다.
도 23은, 도 22에 있어서의 콘택트부(CH6)을 V-V선으로 절단한 단면의 모식도이다.
도 24a는, 제7 실시 형태에 있어서의 게이트선과 소스선의 교차 부분을 확대한 모식도이다.
도 24b는, 제7 실시 형태에 있어서의 게이트선의 변형예를 나타내는 도면이다.
도 24c는, 제7 실시 형태에 있어서의 게이트선의 변형예를 나타내는 도면이다.
도 25a는, 제8 실시 형태에 있어서의 게이트 드라이버 비형성 영역을 모식적으로 나타낸 평면도이다.
도 25b는, 제8 실시 형태의 응용예의 액정 표시 장치의 구성을 나타내는 모식도이다.
도 25c는, 제8 실시 형태의 응용예에 있어서의 화소 전위의 변화를 나타내는 도면이다.
도 26은, 제9 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 27a는, 제9 실시 형태에 있어서의 게이트 드라이버와 보조 용량 신호 배선이 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 27b는, 제9 실시 형태에 있어서의 게이트 드라이버와 보조 용량 신호 배선이 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 28은, 도 26에 도시한 화소의 구동을 나타내는 타이밍차트이다.
도 29는, 제10 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 30은, 제10 실시 형태에 있어서의 CS 드라이버의 등가 회로를 나타내는 도면이다.
도 31a는, 제10 실시 형태에 있어서의 CS 드라이버와 게이트 드라이버가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 31b는, 제10 실시 형태에 있어서의 CS 드라이버와 게이트 드라이버가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 32는, 도 30에 도시한 CS 드라이버의 동작을 나타내는 타이밍차트이다.
도 33a는, 제10 실시 형태에 있어서의 게이트 드라이버와 CS 드라이버의 동작을 나타내는 타이밍차트이다.
도 33b는, 도 29에 도시한 화소의 구동을 나타내는 타이밍차트이다.
도 34는, 제11 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 35a는, 제11 실시 형태에 있어서의 게이트 드라이버(11_A)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 35b는, 제11 실시 형태에 있어서의 게이트 드라이버(11_A)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 36a는, 제11 실시 형태에 있어서의 게이트 드라이버(11_B)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 36b는, 제11 실시 형태에 있어서의 게이트 드라이버(11_B)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 37은, 제11 실시 형태에 있어서의 각부 화소의 구동을 나타내는 타이밍차트이다.
도 38은, 제12 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 39a는, 제12 실시 형태에 있어서의 게이트 드라이버(11_1)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 39b는, 제12 실시 형태에 있어서의 게이트 드라이버(11_1)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 39c는, 제12 실시 형태에 있어서의 게이트 드라이버(11_2)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 39d는, 제12 실시 형태에 있어서의 게이트 드라이버(11_2)가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면이다.
도 40은, 제12 실시 형태에 있어서의 화소의 구동을 나타내는 타이밍차트이다.
도 41은, 제13 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 42는, 도 41에 도시한 화소의 개략 구성을 모식적으로 나타낸 단면도이다.
도 43은, 제13 실시 형태에 있어서의 게이트 드라이버와 CS 드라이버의 등가 회로를 나타내는 도면이다.
도 44a는, 제13 실시 형태에 있어서의 게이트 드라이버와 CS 드라이버가 형성되어 있는 화소 영역을 나타내는 모식도이다.
도 44b는, 제13 실시 형태에 있어서의 게이트 드라이버와 CS 드라이버가 형성되어 있는 화소 영역을 나타내는 모식도이다.
도 45는, 제13 실시 형태에 있어서의 게이트선과 보조 용량 배선의 구동을 나타내는 타이밍차트이다.
도 46은, 제13 실시 형태에 있어서의 화소의 프레임마다의 구동을 나타내는 타이밍차트이다.
도 47은, 제14 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 48은, 도 47에 도시한 화소의 개략 구성을 모식적으로 나타낸 단면도이다.
도 49는, 제14 실시 형태에 있어서의 게이트 드라이버와 COM 드라이버의 등가 회로를 나타내는 도면이다.
도 50a는, 제14 실시 형태에 있어서의 게이트 드라이버와 COM 드라이버가 형성되어 있는 화소 영역을 나타내는 모식도이다.
도 50b는, 제14 실시 형태에 있어서의 게이트 드라이버와 COM 드라이버가 형성되어 있는 화소 영역을 나타내는 모식도이다.
도 51은, 제14 실시 형태에 있어서의 게이트선과 공통 전극선의 구동을 나타내는 타이밍차트이다.
도 52는, 제14 실시 형태에 있어서의 화소의 프레임마다의 구동을 나타내는 타이밍차트이다.
도 53은, 제15 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 54는, 도 53에 도시한 화소의 개략 구성을 모식적으로 나타낸 단면도이다.
도 55a는, 도 53에 도시한 화소의 횡전계가 발생하지 않은 상태를 나타내는 모식도이다.
도 55b는, 도 53에 도시한 화소의 횡전계가 발생한 상태를 나타내는 모식도이다.
도 56은, 변형예 1에 있어서의 게이트 드라이버의 접속예를 나타내는 평면도이다.
도 57은, 변형예 2에 있어서의 게이트 드라이버의 접속예를 나타내는 평면도이다.
도 58은, 변형예 3에 있어서의 화소 영역의 구성을 나타내는 평면도이다.
도 59는, 변형예 4에 있어서의 게이트 드라이버의 접속예를 나타내는 평면도이다.
도 60a는, VA 모드의 경우의 배선예를 나타내는 평면도이다.
도 60b는, FFS 모드의 경우의 배선예를 나타내는 평면도이다.
도 60c는, IPS 모드의 경우의 배선예를 나타내는 평면도이다.
도 61a는, 변형예 6에 따른 표시 패널의 모식도이다.
도 61b는, 변형예 6에 따른 타일 형상 패널의 모식도이다.
도 62는, 변형예 7에 있어서의 게이트 드라이버의 등가 회로의 일례를 나타내는 도면이다.
도 63a는, TFT-A가 형성되는 화소 영역을 나타내는 평면도이다.
도 63b는, netA와 소스선의 기생 용량에 의해 게이트선에 발생하는 노이즈를 설명하는 도면이다.
도 64a는, netA와 소스선의 기생 용량에 의해 노이즈가 발생하는 극성 패턴의 예를 나타내는 도면이다.
도 64b는, netA와 소스선의 기생 용량에 의해 노이즈가 발생하는 극성 패턴의 예를 나타내는 도면이다.
도 64c는, netA와 소스선의 기생 용량에 의해 노이즈가 발생하는 극성 패턴의 예를 나타내는 도면이다.
도 65는, 변형예 7에 있어서의 게이트 드라이버를 사용한 경우의 파형도이다.
도 66은, 변형예 7에 있어서의 캐패시터 Cab의 접속예를 나타내는 평면도이다.
도 67은, 변형예 10에 있어서의 화소의 등가 회로를 나타내는 도면이다.
도 68a는, 변형예 10에 있어서의 발광 제어선의 전위를 제어하는 EL 드라이버의 등가 회로를 나타내는 도면이다.
도 68b는, 변형예 10에 있어서의 게이트선과 발광 제어선의 구동을 나타내는 타이밍차트이다.
도 69a는, 변형예 10에 있어서의 게이트 드라이버와 EL 드라이버가 배치된 화소의 모식도이다.
도 69b는, 변형예 10에 있어서의 게이트 드라이버와 EL 드라이버가 배치된 화소의 모식도이다.
도 69c는, 변형예 10에 있어서의 게이트 드라이버와 EL 드라이버가 배치된 화소의 모식도이다.
도 69d는, 변형예 10에 있어서의 게이트 드라이버와 EL 드라이버가 배치된 화소의 모식도이다.
도 69e는, 변형예 10에 있어서의 게이트 드라이버와 EL 드라이버가 배치된 화소의 모식도이다.
도 70은, 도 67에 도시한 화소의 구동을 나타내는 타이밍차트이다.
도 71은, 변형예 11에 있어서의 액티브 매트릭스 기판의 구성예를 나타내는 도면이다.
도 72는, 변형예 12에 따른 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다.
도 73a는, 도 72에 도시한 게이트 드라이버(11x)의 등가 회로를 나타내는 도면이다.
도 73b는, 도 72에 도시한 게이트 드라이버(11y)의 등가 회로를 나타내는 도면이다.
도 74는, 도 73b에 도시한 게이트 드라이버(11y)가 배치되어 있는 화소 영역의 일부를 간략화한 모식도이다.
도 75a는, 게이트 드라이버(11y)를 배치하는 화소 영역의 모식도이다.
도 75b는, 도 75a에 도시한 파선 프레임의 부분을 확대한 모식도이다.
도 76a는, 도 75a에 도시한 게이트 드라이버(11y)가 배치되는 화소 영역의 모식도이다.
도 76b는, 도 76a에 도시한 파선 프레임의 부분을 확대한 모식도이다.
도 77은, 게이트 드라이버[11x(n)]의 배치예를 나타내는 모식도이다.
도 78a는, 변형예 14에 있어서의 화소의 일례를 나타내는 도면이다.
도 78b는, 변형예 14에 있어서의 배선(15L1)의 배치예를 나타내는 모식도이다.
도 78c는, 변형예 14에 있어서의 배선(15L1)의 배치예를 나타내는 모식도이다.
도 79a는, 변형예 14에 있어서의 배선(15L1)의 배치예를 나타내는 모식도이다.
도 79b는, 변형예 14에 있어서의 배선(15L1)의 배치예를 나타내는 모식도이다.
도 80은, 변형예 15에 있어서의 보조 용량 전극과 보조 용량 배선을 나타내는 모식도이다.
도 81a는, 변형예 15의 구성예 1에 있어서의 화소의 개략 구성을 예시한 모식도이다.
도 81b는, 도 81a에 도시한 화소 PIX를 A-A선으로 절단한 단면도이다.
도 82a는, 변형예 15의 구성예 2에 있어서의 화소의 개략 구성을 예시한 모식도이다.
도 82b는, 도 82a에 도시한 화소 PIX를 B-B선으로 절단한 단면도이다.
도 83a는, 변형예 15의 구성예 3에 있어서의 화소의 개략 구성을 예시한 모식도이다.
도 83b는, 도 83a에 도시한 화소 PIX를 C-C선으로 절단한 단면도이다.
도 83c는, 도 83a에 도시한 화소 PIX를 C-C선으로 절단한 단면도이다.
본 발명의 일 실시 형태에 따른 액티브 매트릭스 기판은, 복수의 데이터선과, 상기 복수의 데이터선과 교차하고, 적어도 게이트선을 포함하는 복수의 배선과, 상기 복수의 배선 중 적어도 일부에 접속되고, 상기 데이터선과 상기 게이트선으로 규정되는 화소 영역을 포함하는 표시 영역의 외측으로부터 공급되는 제어 신호에 따라서 상기 배선의 전위를 제어하는 구동 회로를 구비하고, 상기 구동 회로는, 복수의 스위칭 소자를 포함하고, 상기 복수의 스위칭 소자 중 적어도 일부가 상기 화소 영역에 형성되어 있다(제1 구성).
제1 구성에 있어서, 구동 회로가 접속되는 배선은 게이트선이어도 되며, 다른 배선이어도 된다. 데이터선과 교차하는 배선 중 적어도 일부의 배선 전위는, 표시 영역의 외측으로부터 공급되는 제어 신호에 따라서 구동 회로에 의해 제어된다. 구동 회로를 구성하는 스위칭 소자의 적어도 일부는 화소 영역 내에 배치된다. 그로 인해, 배선의 일단부측으로부터 배선의 전위를 제어하는 경우와 비교하여, 배선의 타단부측에 있어서의 전위의 무딤을 저감할 수 있어, 배선을 고속으로 구동시킬 수 있다. 또한, 구동 회로의 적어도 일부의 스위칭 소자가 화소 영역 내에 배치되기 때문에, 구동 회로의 모든 스위칭 소자를 화소 영역의 외측에 배치하는 경우와 비교하여, 협프레임화를 도모할 수 있다.
제2 구성은, 제1 구성에 있어서, 상기 구동 회로는, 상기 게이트선의 각각에 접속되고, 상기 제어 신호에 따라서 상기 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가함으로써 상기 게이트선의 전위를 제어하는 것으로 하여도 된다.
제2 구성에 의하면, 화소 영역의 적어도 일부의 스위칭 소자가 설치된 구동 회로에 의해, 게이트선에 선택 전압과 비선택 전압 중 한쪽이 인가된다. 그로 인해, 게이트선의 단부 부근에서의 전위의 무딤이 저감되므로, 게이트선을 선택 또는 비선택의 상태로 고속으로 전환할 수 있다. 또한, 게이트선의 전위를 제어하는 구동 회로의 적어도 일부의 스위칭 소자가 화소 영역 내에 배치되기 때문에, 화소 영역의 외측에, 이 구동 회로가 배치되는 경우와 비교하여, 협프레임화를 도모할 수 있다.
제3 구성은, 제1 또는 제2 구성에 있어서, 상기 표시 영역의 외측에 설치되고, 상기 복수의 데이터선에 데이터 신호를 공급하는 제1 단자부와, 상기 표시 영역의 외측에 설치되고, 상기 구동 회로에 상기 제어 신호를 공급하는 제2 단자부를 구비하고, 상기 제1 단자부 및 상기 제2 단자부는, 상기 표시 영역에서 상기 게이트선과 평행한 1변의 외측에 설치되어 있는 것으로 하여도 된다.
제3 구성에 의하면, 게이트선과 평행한 표시 영역에 1변의 외측에 제1 단자부와 제2 단자부가 설치된다. 그로 인해, 표시 영역 내의 데이터선과 구동 회로에 대하여 표시 영역에서의 게이트선과 평행한 1변의 외측으로부터 데이터 신호와 제어 신호를 각각 공급할 수 있으므로, 표시 영역의 다른 변의 외측에 대하여 협프레임화를 도모할 수 있다.
제4 구성은, 제2 또는 제3 구성의 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고, 상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자와, 상기 화소 전극의 사이에 투명성을 갖는 도전막을 포함하는 실드층이 형성되어 있는 것으로 하여도 된다. 제4 구성에 의하면, 화소 영역에 설치되는 화소 전극과 구동 회로의 스위칭 소자의 간섭을 저감시킬 수 있다.
제5 구성은, 제2 또는 제3 구성의 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고, 상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자는, 상기 화소 전극과 겹치지 않는 위치에 형성되어 있는 것으로 하여도 된다. 제5 구성에 의하면, 화소 영역에 설치되는 화소 전극과 구동 회로의 스위칭 소자의 간섭을 저감시킬 수 있다.
제6 구성은, 제2 내지 제5 구성 중 어느 하나의 구성에 있어서, 상기 구동 회로의 스위칭 소자가 형성되지 않은 화소 영역에, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역의 개구율과 대략 동등해지도록 조정용 배선이 더 설치되어 있는 것으로 하여도 된다. 제6 구성에 의하면, 구동 회로의 스위칭 소자가 배치되어 있는 화소 영역과 배치되지 않은 화소 영역과 개구율의 차가 경감된다. 그로 인해, 구동 회로의 스위칭 소자가 배치되어 있는 화소 영역과 배치되지 않은 화소 영역에 있어서의 개구율의 차에 따른 휘도 불균일을 경감할 수 있다.
제7 구성은, 제3 내지 제6 구성 중 어느 하나의 구성에 있어서, 상기 게이트선이 형성되어 있는 게이트 배선층과 상기 데이터선이 형성되어 있는 데이터 배선층의 사이에 형성된 제1 절연층과, 상기 화소 영역에서, 상기 데이터선과 대략 평행해지도록 상기 데이터 배선층에 형성되고, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선과, 상기 제1 절연층보다 큰 두께를 갖고 상기 데이터 배선층의 상층에 형성되고, 상기 데이터 배선층까지 관통하는 콘택트 홀을 갖는 제2 절연층과, 상기 콘택트 홀에 형성된 도전층을 구비하고, 상기 제어 신호 배선은, 상기 게이트선과 겹치는 부분에 있어서 불연속이며, 불연속 부분에 있어서, 상기 제2 절연층의 상기 콘택트 홀에 있어서의 상기 도전층을 거쳐서 접속되어 있는 것으로 하여도 된다.
제7 구성에 의하면, 제어 신호 배선이 형성되는 데이터 배선층의 상층에는, 제1 절연층보다 두께가 큰 제2 절연층이 형성되어 있다. 제1 절연층을 거쳐서 게이트선과 겹치는 부분에 있어서, 제어 신호 배선은 불연속이며, 불연속 부분은, 제2 절연층에 형성된 콘택트 홀에 있어서의 도전층에 의해 접속된다. 제1 절연층을 거쳐서 게이트선 위에 제어 신호 배선이 설치되어 있는 경우, 게이트선과 제어 신호 배선 사이의 기생 용량에 의해 제어 신호의 지연이나 흐트러짐이 발생하는 경우가 있다. 본 구성에서는, 제어 신호 배선은 게이트선과 겹치는 부분에 형성되지 않고, 제어 신호 배선의 불연속 부분은 제2 절연층에 형성된 콘택트 홀을 통해 접속되어 있다. 그로 인해, 게이트선과 겹치는 위치에 제어 신호 배선이 형성되어 있는 경우와 비교하여, 제어 신호 배선을 게이트선으로부터 이격할 수 있어, 게이트선과 제어 신호 배선의 기생 용량에 의한 제어 신호의 지연이나 흐트러짐을 발생시키기 어렵게 할 수 있다.
제8 구성은, 제3 내지 제6 구성 중 어느 하나의 구성의 상기 화소 영역에 있어서, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선을 더 구비하고, 상기 제어 신호 배선은, 상기 제어 신호 배선의 적어도 일부가, 상기 화소 영역에서의 2개의 상기 데이터선으로부터의 거리가 대략 동일해지는 위치에 있어서, 상기 데이터선과 대략 평행해지도록 배치되어 있는 것으로 하여도 된다. 제8 구성에 의하면, 화소 영역에 배치되는 제어 신호 배선의 적어도 일부가, 상기 화소 영역에서의 2개의 데이터선으로부터의 거리가 대략 동일해지는 위치에 있어서, 데이터선과 대략 평행하게 배치된다. 그로 인해, 제어 신호 배선이 데이터선의 근방에 배치되는 경우와 비교하여, 데이터선에 대한 제어 신호 배선에 의한 노이즈가 저감된다.
제9 구성은, 제2 내지 제8 구성 중 어느 하나의 구성에 있어서, 상기 화소 영역에, 상기 데이터선과 상기 게이트선에 접속된 화소 스위칭 소자를 더 구비하고, 상기 화소 스위칭 소자의 게이트 단자가 접속되어 있는 상기 게이트선의 위치로부터 상기 데이터선과 상기 게이트선의 교차 위치까지의 상기 게이트선의 부분과, 상기 게이트 단자가 접속되지 않은 측의 상기 데이터선과 상기 게이트선의 교차 근방에서의 상기 게이트선의 부분에 있어서, 상기 게이트선의 최대 폭보다 좁은 폭의 부분을 갖는 것으로 하여도 된다.
제9 구성에 의하면, 화소 스위칭 소자의 게이트 단자의 접속 위치로부터 데이터선과의 교차 위치까지의 게이트선의 부분과, 게이트 단자가 접속되지 않은 측의 게이트선과 데이터선의 교차 근방에서의 게이트선의 부분에, 게이트선의 최대 폭보다 좁은 폭의 부분을 갖는다. 그로 인해, 게이트선의 최대 폭보다 좁아지게 되어 있는 부분은 다른 부분보다도 절단하기 쉽다. 게이트선과 데이터선의 교차 근방에 있어서 단락된 경우, 게이트선의 최대 폭보다 작은 폭의 부분을 절단하여 단락 부분을 분리함으로써 데이터선과 화소 스위칭 소자를 계속해서 기능시킬 수 있다.
제10 구성은, 제2 내지 제9 구성 중 어느 하나의 구성에 있어서, 상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고, 상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있는 것으로 하여도 된다. 제10 구성에 의하면, 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고 있다. 복수의 색 중 하나의 색에 대응하는 화소 영역에 구동 회로의 스위칭 소자가 설치된다. 대향 기판에 컬러 필터가 설치되는 경우에, 화소 영역은, 컬러 필터에서의 하나의 색에 대응하는 위치에 배치된다. 예를 들어, 휘도의 영향을 받기 어려운 색에 대응하는 화소 영역에 구동 회로의 스위칭 소자를 설치함으로써, 스위칭 소자가 형성된 화소 영역과 다른 화소 영역의 개구율의 차에 따른 색 불균일 등을 저감시킬 수 있다.
제11 구성은, 제2 내지 제10 구성 중 어느 하나의 구성에서의 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에 있어서, 상기 게이트선의 연신 방향에서의 폭은, 다른 화소 영역의 상기 폭보다 큰 것으로 하여도 된다. 제11 구성에 의하면, 구동 회로의 스위칭 소자가 설치되는 화소 영역과 다른 화소 영역의 개구율이 대략 균일화되므로, 표시 화면 전체의 휘도를 균일화할 수 있다.
제12 구성은, 제8 내지 제11 구성 중 어느 하나의 구성의 상기 화소 영역에 있어서, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극에 접속된 보조 용량 전극을 갖고, 상기 표시 영역의 외측에서 상기 보조 용량 전극과 접속되고, 상기 보조 용량 전극에 소정의 전위를 공급하는 보조 용량 배선과, 상기 화소 영역에서 상기 보조 용량 전극과 접속됨과 함께, 상기 보조 용량 배선과 접속된 저 임피던스 배선을 구비하는 것으로 하여도 된다. 제12 구성에 의하면, 화소 전극과 접속된 보조 용량 전극과 표시 영역의 외측에 있어서 접속된 보조 용량 배선에 접속됨과 함께, 화소 영역에서 보조 용량 전극과 접속된 저 임피던스 배선을 구비한다. 그로 인해, 화소 영역에 배치되는 제어 신호 배선에 의해, 상기 화소 영역에서의 보조 용량 전극이 노이즈의 영향을 받아, 보조 용량 배선의 전위가 보조 용량 배선으로부터 공급되는 소정의 전위로부터 벗어났다고 해도, 저 임피던스 배선을 거쳐서 소정의 전위로 회복시킬 수 있다.
제13 구성은, 제2 또는 제3 구성 중 어느 하나의 구성에 있어서, 상기 게이트선의 각각에 대하여 복수의 상기 구동 회로가 설치되어 있는 것으로 하여도 된다. 제13 구성에 의하면, 각 게이트선에 대하여 복수의 구동 회로가 설치된다. 그로 인해, 각 게이트선에 단일의 구동 회로가 설치되는 경우와 비교하여, 게이트선을 선택 상태로 고속으로 전환할 수 있다.
제14 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 표시 영역은, 상기 게이트선의 배열 방향을 따라서 복수의 분할 영역으로 분할되고, 상기 복수의 분할 영역의 각각에 배치되어 있는 상기 게이트선에 대하여 설치된 상기 구동 회로는, 상기 분할 영역마다 정해진 주파수로 상기 게이트선에 선택 전압을 인가하는 것으로 하여도 된다.
제14 구성에 의하면, 구동 회로는, 분할 영역마다 서로 다른 주파수로 게이트선에 선택 전압을 인가한다. 그로 인해, 각 분할 영역에 표시되는 화상에 따라서 각 분할 영역에서의 게이트선에 선택 전압을 인가할 수 있다.
제15 구성은, 제3 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 복수의 게이트선은, N개(N은 자연수)이며, 상기 게이트선마다, 제1 내지 제M(M은 자연수, M≥2)의 M개의 상기 구동 회로가 설치되고, n행째(1≤n≤N)의 상기 게이트선에 대하여 설치된 상기 M개의 구동 회로는, 상기 제1 구동 회로로부터 상기 제M 구동 회로의 순으로 상기 n행째의 게이트선에 선택 전압을 인가하고, 상기 M개의 구동 회로 중, 제2 상기 구동 회로로부터 상기 제M 구동 회로는, 직전의 상기 구동 회로가 n+1행째의 상기 게이트선에 상기 선택 전압을 인가하는 타이밍에, 상기 n행째의 게이트선에 상기 선택 전압을 인가하고, 상기 제1 단자부는, 상기 제M 구동 회로에 의해 상기 n행째의 게이트선에 선택 전압이 인가되는 타이밍에, 상기 n행째의 게이트선과 상기 데이터선으로 규정되는 상기 화소 영역에 기입할 화상의 데이터 신호를 상기 데이터선에 공급하는 것으로 하여도 된다.
제15 구성에 의하면, 게이트선마다 M개의 구동 회로가 설치되고, 제1 구동 회로로부터 제M 구동 회로의 순으로 게이트선에 선택 전압을 인가한다. 제2 구동 회로로부터 제M 구동 회로는, 직전의 구동 회로가 n+1행째의 게이트선에 선택 전압을 인가하는 타이밍에, n행째의 게이트선에 선택 전압을 인가한다. n행째의 게이트선과 교차하는 데이터선은, n행째의 게이트선에 선택 전압이 인가되는 타이밍에 데이터 신호가 공급된다. 즉, n행째의 게이트선은, M개의 구동 회로에 의해 선택 상태로 M회 전환되게 된다. 그로 인해, n행째의 게이트선과 교차하는 데이터선에 데이터 신호가 입력되기 전에, n행째의 게이트선을 프리차지할 수 있어 데이터의 기입 속도를 고속화할 수 있다.
제16 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 서브 게이트선을 포함하고, 하나의 상기 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 구비하고, 다른 부화소 영역에, 상기 서브 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 하나의 부화소 영역에서의 상기 화소 전극의 사이에 접속된 캐패시터를 구비하고, 상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고, 1 수평 기간에 있어서, 상기 게이트선에 선택 전압이 인가된 후, 상기 서브 게이트선 구동부가 상기 서브 게이트선에 선택 전압을 인가하는 것으로 하여도 된다.
제16 구성에 의하면, 1 수평 기간에 있어서 게이트선에 선택 전압이 인가되고 있을 때, 하나의 부화소 영역에서의 화소 전극에는, 소스선에 대하여 입력되는 데이터 신호에 따른 전압이 인가된다. 게이트선에 비선택 전압이 인가되면, 하나의 부화소 영역의 전위는 플로팅 상태로 된다. 그리고, 서브 게이트선 구동부에 의해 서브 게이트선에 선택 전압이 인가되고, 데이터 신호에 따른 전압이 다른 부화소 영역에서의 화소 전극에 인가된다. 이에 의해, 캐패시터를 통하여 한쪽의 부화소 영역의 전위가 증폭된다. 그 결과, 하나의 부화소 영역은 다른 부화소 영역보다도 고휘도의 표시로 된다. 또한, 서브 게이트선 구동부는, 화소 영역 내에 설치되어 있기 때문에, 표시 영역의 외측에 설치되어 있는 경우와 비교하여 협프레임화를 도모할 수 있다.
제17 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 서브 게이트선과, 보조 용량 배선을 포함하고, 상기 복수의 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고, 하나의 상기 부화소 영역에, 상기 보조 용량 배선과 접속된 보조 용량과, 상기 서브 게이트선에 접속된 게이트 단자와, 상기 하나의 부화소 영역에서의 상기 화소 전극에 접속된 소스 단자와, 상기 보조 용량에 접속된 드레인 단자를 갖는 스위칭 소자를 구비하고, 상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고, 상기 서브 게이트선 구동부는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압을 인가하는 것으로 하여도 된다.
제17 구성에 의하면, 게이트선에 선택 전압이 인가되고 있을 때, 데이터선에 입력된 데이터 신호에 따른 전압은, 각부 화소 영역에서의 화소 전극에 인가된다. 게이트선에 선택 전압이 인가된 후, 서브 게이트선 구동부에 의해 서브 게이트선에 선택 전압이 인가되면, 하나의 부화소 영역에서는, 스위칭 소자를 통하여 보조 용량의 전하가 화소 전극의 사이에서 재분배된다. 이에 의해, 다른 부화소 영역은, 데이터 신호의 전압에 따른 화소 전위가 되고, 하나의 부화소 영역은, 데이터 신호의 전압에 따른 화소 전위로 된 후, 보조 용량 배선의 전위에 따라서 증감한다. 따라서, 하나의 부화소 영역과 다른 부화소 영역에서 화소 전위가 서로 다르며, 하나의 화소 영역에서 서로 다른 휘도로 화상을 표시시키는 것이 가능해진다. 또한, 서브 게이트선 구동부는, 화소 영역 내에 설치되어 있기 때문에, 표시 영역의 외측에 설치되어 있는 경우와 비교하여 협프레임화를 도모할 수 있다.
제18 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 화소 영역은, 복수의 부화소 영역으로 구성되며, 상기 배선은, 상기 게이트선과, 제1 보조 용량 배선 및 제2 보조 용량 배선을 포함하고, 상기 복수의 부화소 영역은, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고, 하나의 상기 부화소 영역에, 상기 하나의 부화소 영역에서의 상기 화소 전극과 상기 제1 보조 용량 배선에 접속된 제1 보조 용량을 구비하고, 다른 부화소 영역에, 상기 다른 부화소 영역에서의 상기 화소 전극과 상기 제2 보조 용량 배선에 접속된 제2 보조 용량을 구비하고, 상기 구동 회로는, 상기 표시 영역 내에 형성되고, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위를 제어하는 보조 용량선 제어 소자를 포함하고, 상기 보조 용량선 제어 소자는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위가 역위상이 되도록, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선에 전압을 인가하는 것으로 하여도 된다.
제18 구성에 의하면, 제1 보조 용량 배선과 제2 보조 용량 배선은, 게이트선의 1 수평 기간의 경과 후, 보조 용량 제어 소자에 의해 제1 보조 용량 배선과 제2 보조 용량 배선의 전위가 역위상이 되도록 전압이 인가된다. 게이트선의 1 수평 기간에 있어서, 하나의 부화소 영역의 화소 전극과, 다른 부화소 영역의 화소 전극에는 데이터선의 전위가 인가된다. 게이트선에 선택 전압이 인가된 후, 제1 보조 용량과 제2 보조 용량으로 유지되고 있는 전하는, 제1 보조 용량 배선과 제2 보조 용량 배선의 전위에 따라서 증감한다. 이에 의해, 하나의 부화소 영역은 다른 부화소 영역보다도 화소 전위가 높아져서, 다른 부화소 영역보다도 고휘도로 표시시킬 수 있다. 또한, 보조 용량 제어 소자는 화소 영역 내에 설치되어 있기 때문에, 표시 영역의 외측에 설치되어 있는 경우와 비교하여 협프레임화를 도모할 수 있다.
제19 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 배선은, 상기 게이트선과, 보조 용량 배선을 포함하고, 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 보조 용량 배선에 접속된 보조 용량을 구비하고, 상기 구동 회로는, 상기 보조 용량 배선마다 설치된 보조 용량 배선 구동부를 포함하고, 상기 보조 용량 배선 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전압과 동일한 극성의 전압을 상기 보조 용량 배선에 인가하는 것으로 하여도 된다.
제19 구성에 의하면, 보조 용량 배선 구동부에 의해, 보조 용량 배선에 데이터선과 동일한 극성의 전압이 인가된다. 보조 용량 배선의 전위에 따라서 화소 전극의 전위는 보조 용량을 통하여 변화한다. 따라서, 데이터선이 정극성의 전위인 경우, 보조 용량 배선에 정극성의 전압이 인가된다. 화소 전극은 데이터선에 따른 전위로 되고, 보조 용량을 통하여 전위가 증가한다. 그로 인해, 본 구성을 구비하지 않은 경우와 비교하여, 화소 전극에 인가하는 데이터 신호의 진폭을 저감시킬 수 있어, 소비 전력을 경감할 수 있다. 또한, 보조 용량 배선 구동부가 화소 영역 내에 설치되어 있기 때문에, 표시 영역 밖에 설치되어 있는 경우와 비교하여 협프레임화를 도모할 수 있다.
제20 구성은, 제2 내지 제9 구성 중 어느 하나의 구성에 있어서, 상기 구동 회로는, 상기 표시 영역의 상기 게이트선의 연신 방향에 있어서의 K개(K는 자연수, K≥2)의 영역에서, 상기 영역 사이에서 서로 상이한, K행마다의 상기 게이트선에 대하여 설치되어 있는 것으로 하여도 된다. 제20 구성에 의하면, 표시 영역에 있어서, 게이트선의 연신 방향에서의 K개의 영역에서 K행마다의 게이트선에 대하여 구동 회로가 설치된다. 또한, 영역 사이에서 구동 회로가 설치되는 게이트선은 서로 상 이하다. 이와 같이 구성함으로써, 하나의 영역에 있어서, 모든 게이트선마다 구동 회로를 설치하는 경우와 비교하여, 구동 회로가 배치되지 않은 화소 영역이 많아지기 때문에, 개구율을 향상시킬 수 있다.
제21 구성은, 제20 구성에 있어서, 상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고, 상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있는 것으로 하여도 된다. 제21 구성에 의하면, 특정한 하나의 색의 화소 영역에 구동 회로의 스위칭 소자가 설치된다. 그 때문에, 예를 들어 휘도의 영향을 받기 어려운 색에 대응하는 화소 영역에 구동 회로의 스위칭 소자를 설치함으로써, 스위칭 소자가 형성된 화소 영역과 다른 화소 영역의 개구율의 차에 따른 색 불균일 등을 저감시킬 수 있다.
제22 구성은, 제21 구성에 있어서, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에서, 상기 게이트선 및 상기 데이터선 중 적어도 한쪽의 연신 방향에서의 폭은, 다른 화소 영역에서의 상기 폭보다 큰 것으로 하여도 된다. 제22 구성에 의하면, 구동 회로의 스위칭 소자가 형성되는 화소 영역의 게이트선 및 데이터선 중 적어도 한쪽의 연신 방향에서의 폭은, 다른 화소 영역에서의 그 폭보다 크다. 그로 인해, 구동 회로의 스위칭 소자가 배치되는 화소 영역의 개구율의 저하를 억제하여, 표시 영역에서의 개구율을 균일화할 수 있다.
제23 구성은, 제2 내지 제13 구성 중 어느 하나의 구성에 있어서, 상기 배선은, 상기 게이트선과, 공통 전극선을 포함하고, 상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 공통 전극선에 접속된 보조 용량을 갖고, 상기 구동 회로는, 상기 스위칭 소자가 형성되지 않은 화소 영역에서 상기 공통 전극선마다 설치된 공통 전극 구동부를 포함하고, 상기 공통 전극 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전위와 역극성이 되도록 상기 공통 전극선에 전압을 인가하는 것으로 하여도 된다.
제23 구성에 의하면, 공통 전극 구동부에 의해 공통 전극선에 데이터선의 전위와 역극성의 전압이 인가된다. 공통 전극선의 전위에 따라서 보조 용량을 통하여 화소 전극의 전위는 변화한다. 데이터선과 공통 전극선의 전위가 역극성으로 되기 때문에, 데이터선에 입력되는 데이터 신호의 진폭을 저감할 수 있어, 소비 전력을 경감할 수 있다. 또한, 공통 전극 구동부는 화소 영역 내에 배치되어 있기 때문에, 표시 영역의 외측에 배치하는 경우와 비교하여 협프레임화를 도모할 수 있다.
제24 구성은, 제1 내지 제4 구성 중 어느 하나의 구성에 있어서, 상기 배선은, 상기 게이트선과, 발광 제어선을 포함하고, 상기 화소 영역에, 발광 소자와, 상기 데이터선과 상기 게이트선에 접속된 전기 회로와, 상기 발광 제어선과 접속된 게이트 단자와, 상기 전기 회로와 접속된 소스 단자와, 상기 발광 소자와 접속된 드레인 단자를 갖는 발광 제어 스위칭 소자를 갖고, 상기 구동 회로는, 상기 발광 제어선마다 설치되고, 상기 제어 신호에 따라서 상기 발광 제어선의 전위를 제어하는 발광 제어선 구동부를 포함하는 것으로 하여도 된다.
제24 구성에 의하면, 발광 제어선 구동부에 의해 발광 제어선의 전위가 제어된다. 발광 제어 스위칭 소자는, 발광 제어선과 게이트 단자가 접속되고, 발광 소자와 전기 회로의 사이에 접속되어 있다. 이에 의해, 발광 제어선의 전위에 따라서 발광 소자와 전기 회로의 접속 상태를 전환하여, 발광을 제어할 수 있다.
본 발명의 일 실시 형태에 따른 표시 패널은, 제1 내지 제22 구성 중 어느 하나의 구성의 액티브 매트릭스 기판과, 컬러 필터와 대향 전극을 구비하는 대향 기판과, 상기 액티브 매트릭스 기판과, 상기 대향 기판의 사이에 끼움 지지된 액정층을 구비한다(제25 구성).
본 발명의 일 실시 형태에 따른 표시 패널은, 제23 구성의 액티브 매트릭스 기판과, 컬러 필터를 구비하는 대향 기판과, 상기 액티브 매트릭스 기판과, 상기 대향 기판의 사이에 끼움 지지된 액정층을 구비한다(제26 구성).
제25 및 제26 구성에 의하면, 구동 회로의 적어도 일부가 화소 영역 내에 형성되어 있기 때문에, 신호선의 일단부측으로부터 신호가 입력되는 경우와 비교하여, 신호선에 있어서의 신호의 무딤이 저감되어 적절하게 화상을 표시시킬 수 있다.
제27 구성은, 제25 또는 제26 구성의 표시 패널에 있어서의 상기 액티브 매트릭스 기판에 있어서, 상기 구동 회로의 적어도 일부의 소자는, 상기 화소 영역에서의 상기 액정층의 배향 상태에 따라서 발생하는 암선 영역에 배치되는 것으로 하여도 된다. 각 화소 영역의 액정층의 배향 상태에 따라서 발생하는 암선 영역에서는 광의 투과율이 저하된다. 제27 구성에 의하면, 구동 회로가 암선 영역에 설치되기 때문에, 구동 회로를 화소 영역에 설치함에 따른 광의 투과율 저하를 억제할 수 있다.
본 발명의 일 실시 형태에 따른 표시 장치는, 제25 내지 제27 구성 중 어느 하나의 구성의 표시 패널과, 상기 표시 패널을 수납하는 하우징을 구비하고, 상기 하우징은, 상기 표시 패널의 프레임 영역의 일부와 표시 영역의 일부에 겹치는 위치에 설치되고 관찰자측의 표면이 곡면 형상을 갖는 렌즈부를 포함하는 제1 커버부와, 상기 표시 패널의 측면을 적어도 덮는 제2 커버부를 갖는다(제28 구성). 제28 구성에 의하면, 표시 패널의 프레임 영역과 겹치는 위치에 설치되는 렌즈부에 의해, 표시면으로부터 출사한 광이 굴절되어 관찰자측으로 진행되기 때문에, 프레임 영역을 관찰자측에서 시인되기 어렵게 할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 상세히 설명한다. 도면 중 동일하거나 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
<제1 실시 형태>
(액정 표시 장치의 구성)
도 1은, 본 실시 형태에 따른 액정 표시 장치의 개략 구성을 나타낸 상면도이다. 액정 표시 장치(1)는, 표시 패널(2), 소스 드라이버(3), 표시 제어 회로(4) 및 전원(5)을 갖는다. 표시 패널(2)은, 액티브 매트릭스 기판(20a)과, 대향 기판(20b)과, 이들 기판에 끼움 지지된 액정층(도시생략)을 갖는다. 도 1에 있어서 도시를 생략하였지만, 액티브 매트릭스 기판(20a)의 하면측과 대향 기판(20b)의 상면측에는, 편광판이 설치되어 있다. 대향 기판(20b)에는, 블랙 매트릭스와, 적(R), 녹(G), 청(B)의 3색의 컬러 필터와, 공통 전극(모두 도시생략)이 형성되어 있다.
도 1에 도시한 바와 같이, 액티브 매트릭스 기판(20a)은, 플렉시블 기판에 형성된 소스 드라이버(3)와 전기적으로 접속되어 있다. 표시 제어 회로(4)는, 표시 패널(2), 소스 드라이버(3) 및 전원(5)과 전기적으로 접속되어 있다. 표시 제어 회로(4)는, 소스 드라이버(3)와, 액티브 매트릭스 기판(20a)에 형성되어 있는 후술의 구동 회로(이하, '게이트 드라이버'라고 함)로 제어 신호를 출력한다. 제어 신호에는, 표시 패널(2)에 화상을 표시하기 위한 리셋 신호(CLR), 클럭 신호(CKA, CKB), 데이터 신호 등이 포함된다. 전원(5)은, 표시 패널(2), 소스 드라이버(3) 및 표시 제어 회로(4)와 전기적으로 접속되어 있으며, 각각에 전원 전압 신호를 공급한다.
(액티브 매트릭스 기판의 구성)
도 2는, 액티브 매트릭스 기판(20a)의 개략 구성을 나타내는 상면도이다. 액티브 매트릭스 기판(20a)에 있어서, X축 방향의 일단부부터 타단부까지 복수의 게이트선(13G)이 일정한 간격으로 대략 평행하게 형성되어 있다. 또한, 액티브 매트릭스 기판(20a)에는, 게이트선(13G)군과 교차하도록 복수의 소스선(15S: 데이터선)이 형성되어 있다. 게이트선(13G)과 소스선(15S)으로 둘러싸이는 영역이 하나의 화소를 형성하고 있다. 각 화소는, 컬러 필터 중 어느 하나의 색에 대응하고 있다.
도 3은, 소스선(15S)의 도시를 생략한 액티브 매트릭스 기판(20a)과, 액티브 매트릭스 기판(20a)과 접속되어 있는 각부의 개략 구성을 나타내는 상면도이다. 도 3의 예에 도시한 바와 같이, 게이트 드라이버(11: 구동 회로)는 표시 영역에서의 게이트선(13G)과 게이트선(13G)의 사이에 형성되어 있다. 이 예에서는, 게이트선(13G)의 각각은, 4개의 게이트 드라이버(11)가 접속되어 있다. 액티브 매트릭스 기판(20a)의 표시 영역 중, 소스 드라이버(3)가 설치되어 있는 변의 프레임 영역에는, 단자부(12g: 제2 단자부)가 형성되어 있다. 단자부(12g)는, 제어 회로(4) 및 전원(5)과 접속되어 있다. 단자부(12g)는, 제어 회로(4) 및 전원(5)으로부터 출력되는 제어 신호(CKA, CKB)나 전원 전압 신호 등의 신호를 수취한다. 단자부(12g)에 입력된 제어 신호(CKA, CKB) 및 전원 전압 신호 등의 신호는, 배선(15L1)을 통하여 각 게이트 드라이버(11)에 공급된다. 게이트 드라이버(11)는, 공급되는 신호에 따라서 접속되어 있는 게이트선(13G)에 대하여 선택 상태와 비선택 상태 중 한쪽을 나타내는 전압 신호를 출력함과 함께, 다음 단의 게이트선(13G)에 그 전압 신호를 출력한다. 이하의 설명에 있어서, 선택 상태와 비선택 상태의 각각에 대응하는 전압 신호를 주사 신호라 하는 경우가 있다. 또한, 게이트선(13G)이 선택되어 있는 상태를 게이트선(13G)의 구동이라 한다.
또한, 액티브 매트릭스 기판(20a)에 있어서, 소스 드라이버(3)가 설치되어 있는 변의 프레임 영역에는, 소스 드라이버(3)와 소스선(15S)을 접속하는 단자부(12s: 제1 단자부)가 형성되어 있다. 소스 드라이버(3)는, 표시 제어 회로(4)로부터 입력되는 제어 신호에 따라서 각 소스선(15S)으로 데이터 신호를 출력한다.
도 3에 도시한 바와 같이, 본 실시 형태에서는, 표시 영역 내에 있어서, GL(1) 내지 GL(n)의 게이트선(13G)에 대하여 복수의 게이트 드라이버(11)가 접속되어 있다. 동일한 게이트선(13G)에 접속되어 있는 게이트 드라이버(11)는 동기하고 있으며, 이들 게이트 드라이버(11)로부터 출력되는 주사 신호에 의해 1개의 게이트선(13G)이 동시에 구동된다. 본 실시 형태에서는, 하나의 게이트 드라이버(11)가 게이트선(13G)을 구동하는 부하가 대략 균등해지도록, 1개의 게이트선(13G)에 대하여 복수의 게이트 드라이버(11)가 대략 등간격으로 접속되어 있다.
(게이트 드라이버의 구성)
여기서, 본 실시 형태에서의 게이트 드라이버(11)의 구성에 대하여 설명한다. 도 4는, GL(n-1)과 GL(n-2)의 게이트선(13G) 사이에 배치되고, GL(n-1)의 게이트선(13G)을 구동하는 게이트 드라이버(11)의 등가 회로의 일례를 나타내는 도면이다. 도 4에 도시한 바와 같이, 게이트 드라이버(11)는, 스위칭 소자로서 박막 트랜지스터(TFT: Thin Film Transistor)에 의해 구성된 TFT-A 내지 TFT-J와, 캐패시터 Cbst와, 단자(111 내지 120)와, 로우 레벨의 전원 전압 신호가 입력되는 단자군을 갖는다.
단자(111, 112)는, 전단(前段)의 GL(n-2)의 게이트선(13G)을 통하여 세트 신호(S)를 수취한다. 또한, GL(1)의 게이트선(13G)에 접속되어 있는 게이트 드라이버(11)의 단자(111, 112)는, 표시 제어 회로(4)로부터 출력되는 게이트 스타트 펄스 신호(S)를 수취한다. 단자(113 내지 115)는, 표시 제어 회로(4)로부터 출력되는 리셋 신호(CLR)를 수취한다. 단자(116, 117)는, 입력되는 클럭 신호(CKA)를 수취한다. 단자(118, 119)는, 입력되는 클럭 신호(CKB)를 수취한다. 단자(120)는, 세트 신호(OUT)를 후단(後段)의 게이트선(13G)으로 출력한다.
클럭 신호(CKA)와 클럭 신호(CKB)는 1 수평 주사 기간마다 위상이 반전되는 2상의 클럭 신호이다(도 9 참조). 도 4는, GL(n-1)의 게이트선(13G)을 구동하는 게이트 드라이버(11)를 예시하고 있지만, GL(n)을 구동하는 후단의 게이트 드라이버(11)의 경우, 단자(116, 117)는 클럭 신호(CKB)를 수취하고, 그 게이트 드라이버(11)의 단자(118, 119)는 클럭 신호(CKA)를 수취한다. 즉, 각 게이트 드라이버(11)의 단자(116 및 117)와 단자(118 및 119)는, 인접하는 행의 게이트 드라이버(11)가 수취하는 클럭 신호와 역위상의 클럭 신호를 수취한다.
도 4에 있어서, TFT-B의 소스 단자와, TFT-A의 드레인 단자와, TFT-C의 소스 단자와, 캐패시터 Cbst의 한쪽 전극과, TFT-F의 게이트 단자가 접속되어 있는 배선을 netA라 한다. 또한, TFT-C의 게이트 단자와, TFT-G의 소스 단자와, TFT-H의 드레인 단자와, TFT-I의 소스 단자와, TFT-J의 소스 단자가 접속되어 있는 배선을 netB라 한다.
TFT-A는, 2개의 TFT(A1, A2)를 직렬로 접속하여 구성되어 있다. TFT-A의 각 게이트 단자는 단자(113)와 접속되고, A1의 드레인 단자는 netA와 접속되며, A2의 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
TFT-B는, 2개의 TFT(B1, B2)를 직렬로 접속하여 구성되어 있다. TFT-B의 각 게이트 단자와 B1의 드레인 단자는 단자(111)와 접속되고(다이오드 접속), B2의 소스 단자는 netA에 접속되어 있다.
TFT-C는, 2개의 TFT(C1, C2)를 직렬로 접속하여 구성되어 있다. TFT-C의 각 게이트 단자는 netB와 접속되고, C1의 드레인 단자는 netA와 접속되며, C2의 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
캐패시터 Cbst는, 한쪽 전극이 netA와 접속되고, 다른 쪽 전극이 단자(120)와 접속되어 있다.
TFT-D는, 게이트 단자가 단자(118)와 접속되고, 드레인 단자는 단자(120)와 접속되며, 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
TFT-E는, 게이트 단자가 단자(114)와 접속되고, 드레인 단자는 단자(120)와 접속되며, 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
TFT-F는, 게이트 단자가 netA와 접속되고, 드레인 단자는 단자(116)와 접속되며, 소스 단자가 출력 단자(120)와 접속되어 있다.
TFT-G는, 2개의 TFT(G1, G2)를 직렬로 접속하여 구성되어 있다. TFT-G의 각 게이트 단자와 G1의 드레인 단자는 단자(119)와 접속되고(다이오드 접속), G2의 소스 단자는 netB에 접속되어 있다.
TFT-H는, 게이트 단자가 단자(117)와 접속되고, 드레인 단자는 netB와 접속되며, 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
TFT-I는, 게이트 단자가 단자(115)와 접속되고, 드레인 단자는 netB와 접속되며, 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
TFT-J는, 게이트 단자가 단자(112)와 접속되고, 드레인 단자는 netB와 접속되며, 소스 단자는 전원 전압 단자 VSS에 접속되어 있다.
또한, 도 4에서는, TFT-A, B, C, G는, 2개의 TFT를 직렬로 접속하여 구성되어 있는 예를 나타내었지만, 이들은, 하나의 TFT로 구성되어 있어도 된다.
(게이트 드라이버의 전체 레이아웃)
다음으로, 표시 영역에서의 게이트 드라이버(11)의 각 소자의 배치에 대하여 설명한다. 도 5a 내지 도 5c는, GL(n)과 GL(n-1)의 사이와, GL(n-1)과 GL(n-2)의 사이에 배치되어 있는 하나의 게이트 드라이버(11)의 배치예를 나타내는 도면이다. 도 5a 내지 도 5c에서는, 편의상, GL(n)과 GL(n-1) 사이의 화소 영역(211R 내지 217B)과, GL(n-1)과 GL(n-2) 사이의 화소 영역(201R 내지 207B)이 분리되어 기재되어 있지만, 실제는 GL(n-1)의 게이트선(13G)에 있어서 중첩되고, 상하 화소 영역은 연속되어 있다. 또한, 화소 영역을 나타내는 부호에 포함되는 R, G, B는, 대향 기판(20b)에 형성되어 있는 컬러 필터(도시생략)의 색을 나타내고 있다.
도 5a 내지 도 5c에 도시한 바와 같이, 화소 영역(211R 내지 217B)(이하, '상단 화소 영역'이라고 함)과 화소 영역(201R 내지 207B)(이하, '하단 화소 영역'이라고 함)에는, 소스선(15S)과 게이트선(13G)이 교차하는 근방에 있어서, 화상을 표시하기 위한 TFT(이하, 'TFT-PIX'라고 함: 화소 스위칭 소자)가 형성되어 있다.
또한, 상단 화소 영역과 하단 화소 영역에 있어서, 하나의 게이트 드라이버(11)를 구성하는 소자(TFT-A 내지 TFT-J, 캐패시터 Cbst)가 분산되어 배치되어 있다. 이들 화소 영역 중, 클럭 신호(CKA, CKB), 리셋 신호(CLR), 전원 전압 신호 중 어느 하나의 신호를 수취하는 스위칭 소자(TFT-A, C 내지 F, H 내지 J)가 배치되는 화소 영역에는, 이들 신호를 공급하기 위한 배선(15L1)이 형성되어 있다. 배선(15L1)은, 소스선(15S)과 대략 평행해지도록 상단 화소 영역 및 하단 화소 영역에 걸쳐 형성되어 있다. 또한, 상단 화소 영역과 하단 화소 영역에 있어서, netA 및 netB의 배선(13N)이 형성되어 있다. 배선(13N)은, 상단 화소 영역 및 하단 화소 영역에 있어서, 게이트선(13G)과 대략 평행해지도록, netA 및 netB에 접속되는 소자(TFT-A 내지 C, F, G 내지 J, Cbst)가 배치되는 화소 영역에 걸쳐 형성되어 있다.
또한, 본 실시 형태에서는, 게이트 드라이버(11) 중, TFT-D, TFT-F, TFT-H 및 TFT-G의 각각에 공급되는 클럭 신호가, 인접하는 행의 게이트 드라이버(11)의 이들 TFT의 각각에 공급되는 클럭 신호와 역위상이 되도록 배치된다. 즉, TFT-D, TFT-F, TFT-H 및 TFT-G는, 인접하는 행의 이들 TFT가 형성되는 화소 영역과 수평 방향으로 어긋난 화소 영역에 배치된다.
구체적으로는, 도 5a에 도시한 바와 같이, 상단 화소 영역의 TFT-D는, 화소 영역(211R과 211G)에 형성되어 있는 데 반하여, 하단 화소 영역의 TFT-D는, 화소 영역(201B와 202R)에 형성되어 있다. 상단 화소 영역의 TFT-F는, 화소 영역(213G)에 형성되어 있는 데 반하여, 하단 화소 영역의 TFT-F는, 화소 영역(203R)에 형성되어 있다. 또한, 도 5c에 도시한 바와 같이, 상단 화소 영역의 TFT-H는, 화소 영역(215G 및 215B)에 형성되어 있는 데 반하여, 하단 화소 영역의 TFT-H는, 화소 영역(206R 및 206G)에 형성되어 있다. 상단 화소 영역의 TFT-G는, 화소 영역(216G)에 형성되어 있는 데 반하여, 하단 화소 영역의 TFT-G는, 화소 영역(205B)에 형성되어 있다. 이와 같이 구성함으로써, 상단 화소 영역의 TFT-D에는 클럭 신호(CKA)가 공급되고, 하단 화소 영역의 TFT-D에는, 클럭 신호(CKA)와는 역위상이 되는 클럭 신호(CKB)가 공급된다. TFT-G, TFT-H에 대해서도, 도 5a 및 도 5c에 도시한 바와 같이 상단 화소 영역과 하단 화소 영역에서 역위상의 클럭 신호(CKA 또는 CKB)가 공급된다.
또한, 상단 화소 영역의 TFT-B 및 TFT-J는, GL(n-1)의 게이트선(13G)과 접속되고, 하단 화소 영역의 TFT-B 및 TFT-J는, GL(n-2)의 게이트선(13G)과 접속되어 있다. 또한, 상단 화소 영역의 TFT-D 및 TFT-F는, GL(n)의 게이트선(13G)과 접속되고, 하단 화소 영역의 TFT-D 및 TFT-F는, GL(n-1)의 게이트선(13G)과 접속되어 있다. 하단 화소 영역에 배치된 게이트 드라이버(11)는, GL(n-2)의 게이트선(13G)을 통하여 세트 신호(S)를 수취하고, GL(n)의 게이트선(13G)으로 세트 신호(S)를 출력하여 GL(n-1)의 게이트선(13G)을 구동한다. 상단 화소 영역에 배치된 게이트 드라이버(11)는, GL(n-1)의 게이트선(13G)을 통하여 세트 신호(S)를 수취하고, GL(n+1)의 게이트선(13G)으로 세트 신호(S)를 출력하여 GL(n)의 게이트선(13G)을 구동한다.
다음으로, 게이트 드라이버(11)를 구성하는 각 소자의 구체적인 접속 방법에 대하여 설명한다. 도 6은, 도 5b에 도시한 TFT-A가 형성되어 있는 화소 영역(204G 및 204B)의 부분을 확대한 평면도이다. TFT-A와 TFT-H, I, J는, 2개의 화소 영역을 사용하여 구성되고, 접속 방법이 공통되어 있기 때문에, TFT-A를 사용하여 설명을 행한다. 또한, 도 6에 있어서, 이점쇄선으로 나타내는 영역 BM은, 대향 기판(20b)에 형성되어 있는 블랙 매트릭스(도시생략)에 의해 차광되는 영역(이하, '차광 영역 BM'이라 함)이다. 차광 영역 BM은, 게이트선(13G), 게이트 드라이버(11)를 구성하는 각 소자 및 소스선(15S)이 형성되어 있는 영역을 포함한다.
도 6에 도시한 바와 같이, 게이트선(13G)과 소스선(15S)이 교차하는 근방에는, 화상 표시용 TFT-PIX가 형성되어 있다. TFT-PIX와 화소 전극(17)은 콘택트부 CH1에 있어서 접속되어 있다. 또한, 각 화소 영역에는, 소스선(15S)과 대략 평행하며, 게이트선(13G)과 교차하도록 배선(15L1)이 형성되어 있다. 화소 영역(204G)에 있어서의 배선(15L1)에는 전원 전압 신호(VSS)가 공급되고, 화소 영역(204B)에 있어서의 배선(15L1)에는 리셋 신호(CLR)가 공급된다.
도 6에 도시한 바와 같이, TFT-A의 게이트 단자(13g)는, 화소 영역(204B)으로부터 화소 영역(204G)에 걸쳐 형성되어 있다. 화소 영역(204G 및 204B)에는, 소스선(15S) 및 배선(15L1)과 교차하고, 게이트선(13G)과 대략 평행하게 배선(13N)이 형성되어 있다. 배선(13N)은, 전술한 netA 및 netB의 배선이다. TFT-A는, 화소 영역(204B)의 콘택트부 CH2에 있어서 배선(15L1)과 접속되고, 화소 영역(204G)의 콘택트부 CH2에 있어서 배선(13N)과 접속되어 있다. 또한, 본 실시 형태에서는, 화소 전극(17)과, TFT-A와 배선(13N 및 15L1)의 사이에는 실드층(16)이 형성되어 있다.
여기서, 도 6에 있어서의 TFT-PIX의 부분을 Ⅰ-Ⅰ선으로 절단한 단면도를 도 7a에 도시하고, 콘택트부 CH1을 Ⅱ-Ⅱ선으로 절단한 단면도를 도 7b에 도시한다. 또한, 도 6에 있어서의 TFT-A의 부분을 Ⅲ-Ⅲ선으로 절단한 단면도를 도 7c에 도시하고, 콘택트부 CH2를 Ⅳ-Ⅳ선으로 절단한 단면도를 도 7d에 도시한다.
도 7a, 7c 및 7d에 도시한 바와 같이, 기판(20) 위에 게이트 배선층(13)이 형성됨으로써, 게이트선(13G)과, TFT-A의 게이트 단자(13g)와, 배선(13N)이 형성된다. 도 7a 및 도 7c에 도시한 바와 같이, 게이트 배선층(13)의 상층에 있어서, TFT-PIX가 형성되는 부분과 TFT-A가 형성되는 부분에는, 게이트 절연막(21)을 개재하여 산화물 반도체를 포함하는 반도체층(14)이 형성되어 있다. 또한, 반도체층(14)이 형성된 기판(20) 위에는, 반도체층(14)의 상부에서 이격하도록 소스 배선층(15)이 형성되어 있다. 이에 의해, 도 7a 내지 도 7c에 도시한 바와 같이, 소스선(15S)과 TFT-PIX의 소스-드레인 단자(15SD)와, TFT-A의 소스-드레인 단자[15sd( 15sd1, 15sd2를 포함함)]와, 배선(15L1)이 형성된다.
도 7d에 도시한 바와 같이, 화소 영역(204B)의 콘택트부 CH2에 있어서는, 게이트층(13)의 표면까지 관통하는 콘택트 홀 H2가 게이트 절연막(21)에 형성되어 있다. 소스 배선층[15(15L1)]은, 콘택트 홀 H2에 있어서 게이트 배선층[13(13g)]과 접하도록 게이트 절연막(21) 위에 형성되어 있다. 이에 의해, 화소 영역(204B)의 콘택트부 CH2에 있어서, TFT-A의 게이트 단자(13g)와 배선(15L1)이 접속된다. 또한, 화소 영역(204G)의 콘택트부 CH2에서도 마찬가지로, 소스 배선층(15)으로 구성된 TFT-A의 A1측의 드레인 단자(15sd1)와, 게이트 배선층(13)으로 구성된 배선(13N)이 접속된다. 이에 의해, TFT-A는, netA와 접속되고, 배선(15L1)을 통하여 리셋 신호(CLR)가 공급된다.
또한, 도 7a 내지 도 7d에 도시한 바와 같이, 소스 배선층(15)의 상층에는, 소스 배선층(15)을 덮도록 보호막(22)과 보호막(23)이 적층되어 있다. 보호막(22)은, 예를 들어 SiO2 등의 무기 절연막으로 구성되어 있다. 보호막(23)은, 예를 들어 포지티브형 감광성 수지막 등의 유기 절연막으로 구성되어 있다. 또한, 도 7a 내지 도 7d에 도시한 바와 같이, 보호막(23)의 상층에는 실드층(16)이 형성되어 있다. 실드층(16)은, 예를 들어 ITO 등의 투명 도전막으로 구성되어 있다. 그리고, 실드층(16)의 상층에는, 예를 들어 SiO2 등의 무기 절연막으로 구성되어 있는 층간 절연층(24)이 형성되어 있다. 층간 절연층(24)의 상층에는, 도 7c 및 도 7d에 도시한 바와 같이, ITO 등의 투명 도전막을 포함하는 화소 전극(17)이 형성되어 있다.
도 7b에 도시한 바와 같이, 콘택트부 CH1에 있어서는, TFT-PIX의 드레인 단자(15D)의 상부에 있어서, 층간 절연층(24)과 실드층(16)과 보호막(22, 23)을 관통하는 콘택트 홀 H1이 형성되어 있다. 화소 전극(17)은, 콘택트 홀 H1에 있어서 드레인 단자(15D)와 접하도록 층간 절연층(24)의 상층에 형성되어 있다. 실드층(16)의 형성에 의해, 화소 전극(17)과 실드층(16)의 사이에 용량 Cs가 형성되고, 용량 Cs에 의해 화소 전극(17)의 전위가 안정화된다.
이와 같이, TFT-A와, TFT-A와 접속되는 배선(13N) 및 배선(15L1)이 2개의 화소 영역에 걸쳐 형성됨으로써, 하나의 화소 영역에 형성하는 경우와 비교하여 개구율의 저하가 억제된다. 또한, 화소 전극(17)과 TFT-A와 배선(13N) 및 배선(15L1)의 사이에 실드층(16)이 형성되어 있기 때문에, TFT-A 등과 화소 전극(17) 사이의 간섭이 저감된다.
(TFT-B)
다음으로, TFT-B의 접속 방법에 대하여 설명한다. 도 8a는, 도 5b에 도시한 화소 영역(204R)을 확대한 평면도이다. 도 8a에 있어서 차광 영역 BM의 도시는 생략되어 있다. 도 8a에 도시한 바와 같이, 화소 영역(204R)에는, 전술한 화소 영역(204G)과 마찬가지로, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 소스 배선층(15)에 의해, TFT-B의 소스-드레인 단자[15sd(15sd1, 15sd2를 포함함)]가 형성되어 있다. 게이트 배선층(13)에 의해, TFT-B의 게이트 단자(13g)와, GL(n-2)의 게이트선(13G) 및 배선(13N)이 형성되어 있다.
B1측의 드레인 단자(15sd1)는, GL(n-2)의 게이트선(13G) 및 배선(13N)과 교차하도록 형성되어 있다. 콘택트부 CH3 및 CH4에는, 전술한 콘택트부 CH2와 마찬가지로, 게이트 배선층(13)과 소스 배선층(15)을 접속하기 위한 콘택트 홀 H2가 게이트 절연막(21)에 형성되어 있다.
드레인 단자(15sd1)는, 콘택트부 CH3에 있어서, GL(n-2)의 게이트선(13G)과 접속되고, 콘택트부 CH4에 있어서, 게이트 단자(13g)와 접속되어 있다. 또한, B2측의 소스 단자(15sd2)는, 콘택트부 CH2에 있어서 배선(13N)과 접속되어 있다. 이에 의해, TFT-B는 netA에 접속되고, GL(n-2)의 게이트선(13G)을 통하여 세트 신호(S)를 수취한다.
(TFT-C)
다음으로, TFT-C의 접속 방법에 대하여 설명한다. 도 8b는, 도 5b에 도시한 화소 영역(205R)을 확대한 평면도이다. 도 8b에 있어서 차광 영역 BM의 도시는 생략되어 있다. 도 8b에 도시한 바와 같이, 화소 영역(205R)에는, 전술한 화소 영역(204G 및 204B)과 마찬가지로, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 게이트 배선층(13)에 의해, TFT-C의 게이트 단자(13g)와, 게이트선(13G) 및 배선[13N(13Na, 13Nb)]이 형성되어 있다. 소스 배선층(15)에 의해, TFT-C의 소스-드레인 단자[15sd(15sd1, 15sd2를 포함함)]와 배선(15L1)이 형성되어 있다. 콘택트부 CH2에 있어서, C1측의 드레인 단자(15sd1)와 배선(13Na)은 접속되어 있다. TFT-C는, 배선(13Na)에 의해 netA와 접속되고, 배선(13Nb)에 의해 netB와 접속된다. 또한, TFT-C는, 배선(15L1)을 통하여 전원 전압 신호(VSS)가 공급된다.
(TFT-F)
다음으로, TFT-F의 접속 방법에 대하여 설명한다. 도 8c는, 도 5a에 도시한화소 영역(203R)을 확대한 평면도이다. 도 8c에 있어서 차광 영역 BM의 도시는 생략되어 있다. 도 8c에 도시한 바와 같이, 화소 영역(203R)에는, 화소 영역(204G 및 204B)과 마찬가지로, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 게이트 배선층(13)에 의해, TFT-F의 게이트 단자(13g)와, 게이트선(13G) 및 배선(13N)이 형성되어 있다. 소스 배선층(15)에 의해, TFT-F의 소스 단자(15s) 및 드레인 단자(15d)와 배선(15L1)이 형성되어 있다.
콘택트부 CH5에는, 전술한 콘택트부 CH2와 마찬가지로, 게이트 배선층(13)과 소스 배선층(15)을 접속하는 콘택트 홀 H2가 형성되어 있다. 콘택트부 CH5에 있어서, TFT-F의 소스 단자(15s)와 GL(n-1)의 게이트선(13G)이 접속되고, TFT-F의 게이트 단자는 netA와 접속된다. TFT-F의 드레인 단자(15d)는, 배선(15L1)을 통하여 클럭 신호(CKA)가 공급된다. 또한, TFT-F는, 콘택트부 CH5를 통하여 GL(n-1)의 게이트선(13G)으로 주사 신호를 출력한다.
(TFT-G)
다음으로, TFT-G의 접속 방법에 대하여 설명한다. 도 8d는, 도 5c에 도시한 화소 영역(205B)을 확대한 평면도이다. 도 8d에 있어서 차광 영역 BM의 도시는 생략되어 있다. 도 8d에 도시한 바와 같이, 화소 영역(205B)에는, 화소 영역(204G 및 204B)과 마찬가지로, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 게이트 배선층(13)에 의해, TFT-G의 게이트 단자(13g)와, 게이트선(13G) 및 배선(13N)이 형성되어 있다. 소스 배선층(15)에 의해, TFT-G의 소스- 드레인 단자[15sd(15sd1, 15sd2를 포함함)]와 배선(15L1)이 형성되어 있다. 콘택트부 CH2에 있어서, TFT-G의 G2측의 소스 단자(15sd2)는 배선(13N)과 접속되어 있다. 또한, TFT-G의 게이트 단자(13g)는, 콘택트부 CH4에 있어서, G1측의 드레인 단자(15sd1) 및 배선(15L1)과 접속되어 있다. 이에 의해, TFT-G는, netB와 접속되고, 배선(15L1)을 통하여 클럭 신호(CKB)가 공급된다.
(Cbst)
다음으로, 캐패시터 Cbst의 접속 방법에 대하여 설명한다. 도 8e는, 도 5b에 도시한 화소 영역(203B)을 확대한 평면도이다. 도 8e에 있어서 차광 영역 BM의 도시는 생략되어 있다. 화소 영역(203B)에는, 전술한 화소 영역(204G 및 204B)과 마찬가지로, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 게이트 배선층(13)에 의해, 캐패시터 Cbst를 구성하는 한쪽 전극(13c)과, 게이트선(13G) 및 배선(13N)이 형성되어 있다. 소스 배선층(15)에 의해, 캐패시터 Cbst의 다른 쪽 전극(15c)과, 접속부(15Lc)와, 배선(15L2)이 형성되어 있다. 도 8e에 도시한 바와 같이, 접속부(15Lc)는, 배선(13N)과 대략 동일한 폭을 갖고, 전극(15c) 내지 콘택트부(CH2)까지 연신되어 형성되고, 콘택트부 CH2에 있어서 배선(13N)과 접속되어 있다. 또한, 배선(15L2)은, 접속부(15Lc)의 콘택트부 CH2측의 단부로부터 콘택트부 CH1의 근방까지 연신되어 형성되어 있다. 본 실시 형태에서는, 배선(15L2)을 형성함으로써, 캐패시터 Cbst가 형성되는 화소 영역의 개구율과 다른 화소 영역의 개구율을 맞추도록 하고 있다. 콘택트부 CH2에 있어서, 전극(15c)은 접속부(15Lc)에 의해 배선(13N)과 접속되어 있다. 이에 의해, 캐패시터 Cbst는, netA와 접속된다.
(TFT-D, E)
다음으로, TFT-D 및 TFT-E의 접속 방법에 대하여 설명한다. TFT-D와 TFT-E는, 전술한 TFT-A와 마찬가지로, 인접하는 2개의 화소 영역에 걸쳐 게이트 단자(13g)가 형성되고, 한쪽의 화소 영역에 형성된 배선(15L1)과 게이트 단자(13g)가 접속되어 있다. TFT-D 및 TFT-E는, 게이트 단자에 공급되는 신호가 리셋 신호(CLR)인지 클럭 신호(CKA)인지의 차이이기 때문에, 이하, TFT-D의 접속 방법에 대하여 설명한다.
도 8f는, 도 5a에 도시한 화소 영역(201B 및 202R)을 확대한 평면도이다. 도 8f에 있어서 차광 영역 BM의 도시는 생략되어 있다. 화소 영역(201B 및 202R)은, 전술한 화소 영역(204G 및 204B)과 마찬가지로, 소스 배선층(15)의 형성에 의해, TFT-D의 소스 단자(15s) 및 드레인 단자(15d)와 배선(15L1)이 형성되어 있다. 드레인 단자(15d)는, 화소 영역(201R)에 있어서의 콘택트부 CH5에 있어서, GL(n-1)의 게이트선(13G)과 접속되어 있다. TFT-D는, 화소 영역(201B 및 202R)에 있어서의 배선(15L1)을 통하여 전원 전압 신호(VSS), 클럭 신호(CKA)가 공급되고, 콘택트부 CH5를 통하여 GL(n-1)의 게이트선(13G)을 구동하고, GL(n)의 게이트선(13G)으로 세트 신호를 출력한다.
이상이, 게이트 드라이버(11)의 구성 및 각 소자의 접속예이다. 또한, TFT-B 내지 TFT-E, TFT-F, TFT-G, 캐패시터 Cbst, TFT-D가 형성되는 화소 영역에 있어서 설명을 생략하였지만, TFT-A가 형성되는 화소 영역과 마찬가지로, 이들 화소 영역에 대해서도 소스 배선층(15)의 상층에, 보호막(22 및 23), 실드층(16), 층간 절연막(24), 화소 전극(17)이 적층되어 있다.
(게이트 드라이버(11)의 동작)
다음으로, 도 4 및 도 9를 참조하면서, 하나의 게이트 드라이버(11)의 동작에 대하여 설명한다. 도 9는, 게이트 드라이버(11)가 게이트선(13G)을 주사할 때의 타이밍차트이다. 도 9에 있어서, t3부터 t4의 기간이 GL(n)의 게이트선(13G)이 선택되어 있는 기간이다. 표시 제어 회로(4)로부터 공급되는, 1 수평 주사 기간마다 위상이 반전되는 클럭 신호(CKA)와 클럭 신호(CKB)가 단자(116 내지 119)를 통하여 게이트 드라이버(11)에 입력된다. 또한, 도 9에서는 도시를 생략하였지만, 1 수직 주사 기간마다 일정 기간 H(High) 레벨이 되는 리셋 신호(CLR)가 표시 제어 회로(4)로부터 단자(113 내지 115)를 통하여 게이트 드라이버(11)에 입력된다. 리셋 신호(CLR)가 입력되면, netA, netB, 게이트선(13G)은 L(Low) 레벨로 천이된다.
도 9의 시각 t0부터 t1에 있어서, L 레벨의 클럭 신호(CKA)가 단자(116, 117)에 입력되고, H 레벨의 클럭 신호(CKB)가 단자(118, 119)에 입력된다. 이에 의해, TFT-G가 온 상태로 되고, TFT-H가 오프 상태로 되기 때문에 netB는 H 레벨로 충전된다. 또한, TFT-C와 TFT-D가 온 상태로 되고, TFT-F가 오프 상태로 되기 때문에 netA는 L 레벨의 전원 전압(VSS)으로 충전되고, 단자(120)로부터 L 레벨의 전위가 출력된다.
다음으로, 시각 t1에 있어서, 클럭 신호(CKA)가 H 레벨이 되고, 클럭 신호(CKB)가 L 레벨이 되면, TFT-G가 오프 상태로 되고, TFT-H가 온 상태로 되기 때문에, netB는 L 레벨로 충전된다. 그리고, TFT-C와 TFT-D가 오프 상태로 되기 때문에 netA의 전위는 L 레벨로 유지되고, 단자(120)로부터 L 레벨의 전위가 출력된다.
시각 t2에 있어서, 클럭 신호(CKA)가 L 레벨, 클럭 신호(CKB)가 H 레벨로 되고, GL(n-1)의 게이트선(13G)을 통하여 세트 신호(S)가 단자(111, 112)에 입력된다. 이에 의해, TFT-B가 온 상태로 되고, netA가 H 레벨로 충전된다. 또한, TFT-J가 온 상태로 되고, TFT-G가 온 상태, TFT-H가 오프 상태로 되기 때문에 netB가 L 레벨로 유지된 상태로 된다. TFT-C와 TFT-F는 오프 상태로 되기 때문에, netA의 전위는 내려가지 않고 유지된다. 이 동안에, TFT-D는 온 상태로 되어 있기 때문에, 단자(120)로부터 L 레벨의 전위가 출력된다.
시각 t3에 있어서, 클럭 신호(CKA)가 H 레벨로 되고, 클럭 신호(CKB)가 L 레벨이 되면, TFT-F가 온 상태로 되고, TFT-D가 오프 상태로 된다. netA와 단자(120)의 사이에는 캐패시터 Cbst가 설치되어 있기 때문에, TFT-F의 단자(116)의 전위 상승에 수반되어, netA는 클럭 신호(CKA)의 H 레벨보다 높은 전위까지 충전된다. 이 동안에, TFT-G와 TFT-J가 오프 상태, TFT-H가 온 상태로 되기 때문에, netB의 전위는 L 레벨로 유지된다. TFT-C는 오프 상태이기 때문에 netA의 전위는 내려가지 않고, 클럭 신호(CKA)의 H 레벨의 전위(선택 전압)가 단자(120)로부터 출력된다. 이에 의해, 단자(120)와 접속되어 있는 GL(n)의 게이트선(13G)은 H 레벨로 충전되고, 선택된 상태로 된다.
시각 t4에 있어서, 클럭 신호(CKA)가 L 레벨로 되고, 클럭 신호(CKB)가 H 레벨이 되면, TFT-G가 온 상태로 되고, TFT-H가 오프 상태로 되기 때문에 netB는 H 레벨로 충전된다. 이에 의해 TFT-C는 온 상태로 되어 netA는 L 레벨로 충전된다. 이 동안에, TFT-D가 온 상태, TFT-F가 오프 상태로 되기 때문에, 단자(120)로부터 L 레벨의 전위(비선택 전압)가 출력되고, GL(n)의 게이트선(13G)은 L 레벨로 충전된다.
이와 같이, 게이트 드라이버(11)의 단자(120)로부터 세트 신호(S)가 게이트선(13G)으로 출력됨으로써, 그 게이트선(13)이 선택된 상태로 된다. 액정 표시 장치(1)는, 각 게이트선(13G)에 접속되어 있는 복수의 게이트 드라이버(11)에 의해 게이트선(13G)을 순차 주사하고, 소스 드라이버(3)에 의해 각 소스선(15S)에 데이터 신호를 공급함으로써 표시 패널(2)에 화상을 표시한다.
전술한 제1 실시 형태에서는, 게이트선(13G)의 각각에 대하여 복수의 게이트 드라이버(11)가 표시 영역 내에 형성되어 있다. 게이트선(13G)의 각각은, 그 게이트선(13G)에 접속된 복수의 게이트 드라이버(11)로부터 출력되는 주사 신호에 의해 순차 구동된다. 그로 인해, 종래와 같이 게이트 드라이버를 표시 영역의 외측에 설치하고, 게이트선의 일단부로부터 주사 신호를 입력하는 경우와 비교하여, 1개의 게이트선에 있어서의 주사 신호의 무딤이 저감되어, 게이트선을 고속으로 구동시킬 수 있다. 또한, 1개의 게이트선(13G)에 대하여 복수의 게이트 드라이버(11)가 접속되어 있기 때문에, 그 게이트선(13G)에 있어서 일부의 부분이 단선된 경우이더라도, 다른 부분으로부터 주사 신호가 공급되어 적절한 화상 표시를 유지할 수 있다.
또한, 전술한 제1 실시 형태에서는, 도 1 및 도 3 등에 도시한 바와 같이, 표시 영역 내에 설치된 게이트 드라이버(11)에 대하여 공급되는 클럭 신호나 전원 전압 신호 등의 제어 신호는, 표시 패널(2)에 있어서, 소스 드라이버(3)가 설치된 1변의 프레임 영역으로부터 입력된다. 그로 인해, 소스 드라이버(3)가 설치되지 않은 다른 3변의 주변 영역에 대하여 협프레임화를 도모하는 것이 가능해진다.
또한, 전술한 제1 실시 형태에서는, 표시 영역 내에 설치된 게이트 드라이버(11)의 스위칭 소자 및 배선부와, 화소 전극(17)의 사이에 실드층(16)이 형성되어 있기 때문에, 게이트 드라이버(11)와 화소 전극(17)이 서로 간섭하지 않고, 적절하게 화상을 표시할 수 있다.
또한, 전술한 제1 실시 형태에서는, 도 5b 및 도 8e에 도시한 바와 같이, 게이트 드라이버(11)를 구성하는 캐패시터 Cbst가 형성되는 화소 영역에는, 다른 화소 영역의 개구율과 맞추도록, 콘택트부 CH2로부터 콘택트부 CH1 근방까지 배선(15L2)이 형성되어 있다. 이에 의해, 화소 영역의 개구율이 대략 균일해져서 색 불균일 등을 저감할 수 있다.
<제2 실시 형태>
전술한 제1 실시 형태에서는, 게이트 드라이버(11)를 구성하는 모든 소자를 표시 영역 내에 설치하는 예를 설명하였다. 본 실시 형태에서는, 게이트 드라이버(11)를 구성하는 소자의 일부를 표시 영역 내에 설치하는 예에 대하여 설명한다. 도 10a는, 표시 영역 내에 설치되는 각 게이트 드라이버(11)의 일부와, 표시 영역 밖에 설치되는 각 게이트 드라이버(11)의 잔부를 나타내는 개략 구성도이다. 도 10a에 도시한 바와 같이, 본 실시 형태에서는, 액티브 매트릭스 기판(20a)의 표시 영역(20A)에는, 게이트선(13G) 및 소스선(15S) 외에, TFT-F 및 캐패시터 Cbst와, TFT-F에 클럭 신호(CKA, CKB)를 공급하는 배선(15L1)과, TFT-F와 캐패시터 Cbst를 netA에 접속하는 배선(13N)이 형성되어 있다.
액티브 매트릭스 기판(20a)에 있어서의 표시 영역(20A)의 외측 영역(2A: 표시 영역 밖)에 있어서, 각 게이트선(13G)의 일단부측에, TFT-F 및 캐패시터 Cbst를 제외한 게이트 드라이버(11)의 잔부가 설치되어 있다. 게이트 드라이버(11)의 잔부와, TFT-F 및 캐패시터 Cbst는 배선(13N)에 의해 전기적으로 접속되어 있다.
여기서, 표시 영역(20A)에 형성되는 TFT-F와 캐패시터 Cbst의 접속 방법에 대하여 설명한다. 도 10b는, GL(n-1)과 GL(n)을 각각 구동하는 게이트 드라이버(11)의 TFT-F 및 캐패시터 Cbst가 형성되어 있는 화소 영역을 확대한 평면도이다. 도 10b에 도시한 바와 같이, P11 내지 13, P21 내지 23의 각 화소 영역에는, 게이트선(13G)과 대략 평행하며, 표시 영역 밖에 설치된 게이트 드라이버(11)의 netA에 이어지는 배선(13N)이 형성되어 있다.
P11 및 P21의 화소 영역에는, 제1 실시 형태와 마찬가지로 캐패시터 Cbst와 배선(15L2)이 형성되고, 콘택트부 CH2에 있어서 캐패시터 Cbst의 전극(15c)과 배선(13N)이 접속되어 있다. 또한, P12와 P22의 화소 영역에는, 클럭 신호(CKA)가 공급되는 배선(15L1)이 형성되어 있다. P13과 P23의 화소 영역에는, 클럭 신호(CKB)가 공급되는 배선(15L1)이 형성되어 있다. 제1 실시 형태와 마찬가지로 콘택트부 CH5에 있어서, 게이트선(13G)과 드레인 단자는 접속되어 있다.
상기 제2 실시 형태에서는, TFT-F와 캐패시터 Cbst를 표시 영역(20A)에 형성하였지만, 예를 들어 TFT-D가 표시 영역(20A)에 형성되어 있어도 된다. TFT-F는, 게이트선(13G)의 구동의 온/오프 상태를 전환하는 기능을 갖고, TFT-D는, 입력되는 클럭 신호에 따라서 게이트선(13G)의 구동을 오프 상태로 유지하는 기능을 갖고 있다. 다른 TFT와 비교하여 출력이 큰 이들 TFT를 표시 영역(20A)에 형성함으로써, TFT에 있어서의 발열을 분산시킬 수 있어, 오동작에 대한 마진을 확대할 수 있다.
<제3 실시 형태>
본 실시 형태에서는, 제1 실시 형태에 따른 표시 패널(2)이 렌즈 일체형 하우징에 수납된 액정 표시 장치에 대하여 설명한다. 도 11은, 본 실시 형태에 있어서의 액정 표시 장치의 단면을 모식적으로 나타낸 단면도이다. 도 11에 도시한 바와 같이, 액정 표시 장치(1a)는, 렌즈 일체형 하우징(60: 하우징의 일례), 표시 패널(2) 및 백라이트(70)를 갖는다.
렌즈 일체형 하우징(60)은, 하우징부(60A: 제2 커버부의 일례)와, 커버부(60B: 제1 커버부의 일례)를 갖는다. 하우징부(60A)는, 가로 하우징부(61)와 바닥 하우징부(62)를 갖는다. 가로 하우징부(61)는, 투광성을 갖고, 도 2에 도시한 표시 패널(2)의 Y축과 평행한 측면(2s)을 덮도록, 표시 패널(2)의 측면(2s)에 배치되어 있다. 바닥 하우징부(62)는, 백라이트(70)의 저면을 덮도록 백라이트(70)의 하방에 배치되어 있다.
커버부(60B)는, 렌즈부(63) 및 평판부(64)를 갖는다. 렌즈부(63)는, 관찰자측(Z축 방향)의 표면이 곡면 형상을 갖는다. 렌즈부(63)는, 표시 패널(2)의 프레임 영역(10F), 표시 영역(10D) 및 패널-하우징 영역(60G)을 포함하는 영역과 겹치도록 배치되어 있다. 표시 영역(10D)은, 렌즈부(63)에 있어서의 표시 영역(10A)의 측의 내측 단부(63b)로부터 프레임 영역(10F)의 내측 단부(10Fb)까지의 표시 영역이다. 패널-하우징 영역(60G)은, 표시 패널(2)의 측면(2s)과 가로 하우징부(61)의 측면(60s) 사이의 영역이다. 렌즈부(63)의 외측 단부(63a)는 가로 하우징부(61)의 측면(61s)의 상단부에서 접속되어 있다. 평판부(64)는, 투광성을 갖고, 표시 영역(10B)과 겹치는 위치에 배치되어 있다. 평판부(64)의 광 출사면은 표시 패널(2)의 표시면(2p)과 대략 평행해지도록 구성되어 있다.
제1 실시 형태에서 설명한 바와 같이, 표시 패널(2)은, 표시 영역(10A)에 게이트 드라이버(11)가 형성되어 있다. 도 2 및 도 3에 도시한 바와 같이, 제어 신호나 전원 전압 신호가 입력되는 측의 프레임 영역, 즉, X축에 평행한 1변의 프레임 영역으로부터 클럭 신호 등의 제어 신호가 공급된다. 그로 인해, 표시 패널(2)은, X축에 평행한 다른 변과 Y축에 평행한 2변의 각 프레임 영역에 대하여 협프레임화를 도모할 수 있다. 본 실시 형태에서는, Y축 방향에 평행한 2변의 프레임 영역(10F)이 렌즈부(63)와 겹치도록 렌즈 일체형 하우징(60)에 표시 패널(2)을 수납한다. 도 12에 도시한 바와 같이, 표시 패널(2)의 표시면(2p)으로부터 출사한 광선(파선)이 렌즈부(63)의 곡면에 의해 굴절되고, 표시면(2p)에 대하여 수직 방향(Y축 정방향)으로 직진한다. 그 결과, 관찰자 측에 있어서 표시 영역(10A)의 화상이 표시되고, 프레임 영역(10F)은 시인되기 어려워진다.
이와 같이, 대향하는 2변이 협프레임화된 표시 패널(2)을 적용함으로써, 렌즈부(63)를 종래와 비교하여 작게 할 수 있어, 렌즈 일체형 하우징(60)의 경량화, 제조 비용의 저감을 도모하는 것이 가능해진다. 즉, 종래와 같이 표시 영역(10A)의 외측에 게이트 드라이버(11)가 형성되어 있는 표시 패널(2)의 경우에는, 데이터 신호와 주사 신호를 공급하기 위한 단자 등이, 인접하는 2변의 프레임 영역에 형성되어 있다. 종래의 표시 패널의 경우, 이들 프레임 영역과 렌즈부(63)가 겹치도록 배치되게 된다. 프레임 영역(10F)의 폭이 커질수록 렌즈부(63)의 두께가 커진다. 그로 인해, 종래의 표시 패널을 적용하는 경우에는, 본 실시 형태의 표시 패널(2)을 적용하는 경우와 비교하여 렌즈부(63)가 커져서, 렌즈 일체형 하우징(60)의 경량화, 제조 비용의 저감화를 도모하는 것이 곤란하다.
<제4 실시 형태>
전술한 제1 실시 형태에 있어서, 표시 영역을 게이트선(13G)의 배열 방향을 따라서 분할하고, 분할된 분할 영역마다 데이터의 기입을 행하도록 하여도 된다. 도 13은, 소스선(15S)과 단자부(12s)의 기재를 생략한 본 실시 형태에 있어서의 액티브 매트릭스 기판(120a)의 개략 구성을 나타내는 모식도이다. 도 13에 있어서, 전술한 제1 실시 형태와 마찬가지의 구성에는 마찬가지의 부호를 부여하였다. 이하, 제1 실시 형태와 상이한 부분에 대하여 설명한다.
도 13에 있어서의 표시 영역(20A)은, 게이트선(13G)이 배열하는 방향, 즉, Y축 방향을 따라서 3개로 분할된 분할 영역 S1, S2, S3을 갖는다. 이 예에서는, 분할 영역 S3에 배치되어 있는 각 게이트선(13G)은, 게이트 드라이버군(11_S31, 11_S32)에 의해 구동된다. 게이트 드라이버군(11_S31, 11_S32)의 각 게이트 드라이버(11)는, 분할 영역 S3에 있어서의 게이트선(13G)의 사이에 설치되고, 게이트 드라이버군(11_S31, 11_S32)이 배치되어 있는 열의 다른 영역(S1, S2)에는 게이트 드라이버(11)는 배치되지 않았다. 각 게이트 드라이버(11)는, 배선(15L1)을 통하여 단자부(12g)와 접속되고, 단자부(12g)로부터 공급되는 제어 신호(클럭 신호 등)에 따라 대응하는 하나의 게이트선(13G)을 구동한다.
분할 영역 S2에 배치되어 있는 각 게이트선(13G)은, 게이트 드라이버군(11_S21, 11_S22)에 의해 구동된다. 또한, 분할 영역 S1에 배치되어 있는 각 게이트선(13G)은, 게이트 드라이버군(11_S11, 11_S12)에 의해 구동된다. 이들 게이트 드라이버군의 게이트 드라이버(11)는, 배치되어 있는 분할 영역(S2 또는 S1)에 있어서의 게이트선(13G)의 사이에 설치되어 있다. 또한, 이들 게이트 드라이버군이 배치되어 있는 열의 다른 영역에는 게이트 드라이버(11)는 설치되지 않았다.
또한, 도 13에서는, 하나의 게이트선(13G)을 구동하는 게이트 드라이버(11)가 2개인 예를 기재하고 있지만, 게이트선(13G)을 구동하는 게이트 드라이버(11)는 1개이어도 되고, 3개 이상이어도 된다.
도 13의 예에 있어서의 표시 영역(20A)에 소스 드라이버(4)로부터의 데이터를 기입하는 경우에 대하여 설명한다. 표시 영역(20A)에 있어서의 각 소스선(15S: 도시생략)에, 분할 영역 S1, S2, S3에 표시할 데이터 신호가 소스 드라이버(4)로부터 프레임마다 출력된다. 데이터 신호를 분할 영역 S1, S2, S3에 기입하는 타이밍에 각 분할 영역에서의 게이트선(13G)의 구동을 개시하도록, 표시 제어 회로(4)로부터 각 게이트 드라이버군에 스타트 펄스 신호를 입력한다.
도 14에 도시한 바와 같이, 프레임마다, 전체 분할 영역에 대한 데이터 신호가 출력된다. 게이트 드라이버군(11_S11, 11_S12)은, 스타트 펄스 신호가 입력되는 시각 t1부터 분할 영역 S1에 있어서의 각 게이트선(13G)을 순차 구동한다. 이에 의해, 분할 영역 S1에 있어서의 게이트선(13G)이 구동되는 타이밍에 분할 영역 S1에 데이터 신호가 기입된다.
게이트 드라이버군(11_S11, 11_S12)에 의해 분할 영역 S2의 게이트선(13G)에 대하여 세트 신호가 출력되는 시각 t2에 있어서, 게이트 드라이버군(11_S21, 11_S22)에 스타트 펄스 신호가 입력된다. 게이트 드라이버군(11_S21, 11_S22)은, 스타트 펄스 신호가 입력되고 나서 분할 영역 S2에 있어서의 각 게이트선(13G)을 순차 구동한다. 이에 의해, 분할 영역 S2에 있어서의 게이트선(13G)이 구동되는 타이밍에 분할 영역 S2에 데이터 신호가 기입된다.
게이트 드라이버군(11_S21, 11_S22)에 의해 분할 영역 S3의 게이트선(13G)에 대하여 세트 신호가 출력되는 시각 t3에 있어서, 게이트 드라이버군(11_S31, 11_S32)에 스타트 펄스 신호가 입력된다. 게이트 드라이버군(11_S31, 11_S32)은, 스타트 펄스 신호가 입력되고 나서 분할 영역 S3에 있어서의 각 게이트선(13G)을 순차 구동한다. 이에 의해, 분할 영역 S3에 있어서의 게이트선(13G)이 구동되는 타이밍에 분할 영역 S3에 데이터 신호가 기입된다.
이와 같이, 전체 표시 영역(20A)에 데이터를 기입하는 경우에는, 모든 분할 영역에 대한 데이터 신호를 소스선(15S: 도시생략)에 입력하고, 각 분할 영역의 데이터 기입 기간에, 그 분할 영역에서의 게이트선(13G)의 구동을 개시하도록 스타트 펄스 신호를 입력하도록 한다. 이에 의해, 분할 영역 S1, S2, S3의 순으로 데이터가 순차 기입된다.
다음으로, 분할 영역마다 서로 다른 주파수로 데이터 신호를 기입하는 경우에 대하여 설명한다. 예를 들어, 분할 영역 S1, S3은 주파수 60㎐로 데이터 신호를 기입하고, 분할 영역 S2는 주파수 1㎐로 데이터 신호를 기입하는 경우, 1프레임째는, 상기한 바와 같이 분할 영역 S1부터 S3의 순으로 게이트선(13G)을 순차 구동시킴으로써, 도 15에 도시한 바와 같이 각 분할 영역에 데이터 신호를 기입한다.
2프레임째부터 60프레임째까지는, 분할 영역 S1, S3의 데이터의 기입 기간(S1, S3의 게이트선(13)의 선택 기간)에 있어서, 분할 영역 S1, S3에 표시할 화상에 따른 데이터 신호가 소스 드라이버(4)로부터 각 소스선(15S: 도시생략)으로 출력된다. 또한, 분할 영역 S2의 데이터 기입 기간에 있어서는, 신호의 진폭이 최소가 되는 데이터 신호를 소스 드라이버(4)로부터 출력하도록 한다. 신호의 진폭이 최소가 되는 데이터 신호는, 예를 들어 액티브 매트릭스 기판(120a)이 노멀리 블랙의 표시 모드이면, 흑색을 나타내는 데이터 신호를 출력하도록 하여도 된다. 또한, 표시 제어 회로(4)는, 분할 영역 S2의 데이터 기입 기간(S2의 게이트선(13)의 선택 기간)은, 제어 신호(클럭 신호 등)의 공급을 정지하고, 게이트 드라이버군(11_S21, 11_S22)의 구동을 정지시킨다.
이에 의해, 도 16에 도시한 바와 같이, 분할 영역 S1의 데이터 기입 기간(t1 내지 t2)에 있어서, 분할 영역 S1의 게이트선(13G)이 순차 구동되고, 분할 영역 S1에 데이터가 기입된다. 그리고, 분할 영역 S2의 데이터 기입 기간(t2 내지 t3)에 있어서는, 분할 영역 S2의 게이트선(13G)은 구동되지 않고, 흑색을 나타내는 데이터 신호가 출력되기 때문에, 분할 영역 S2에 데이터는 기입되지 않는다. 분할 영역 S2의 데이터 기입 기간의 경과 후, 분할 영역 S3의 게이트선(13G)이 순차 구동되고, 분할 영역 S3에 데이터가 기입된다. 이와 같이, 1프레임째만, 분할 영역 S2에 있어서의 게이트선(13G)을 구동시킴으로써, 분할 영역 S2는 1㎐로 데이터의 기입을 행하고, 다른 분할 영역 S1, S3에 대해서는 60㎐로 데이터의 기입을 행할 수 있다.
또한, 본 실시 형태에서는, 각 분할 영역을, 60㎐ 또는 1㎐로 데이터의 기입을 행하는 예를 설명하였지만, 각 분할 영역의 데이터 기입을 행하는 주파수는, 예를 들어 10㎐나 0.1㎐ 등의 주파수이어도 된다. 즉, 적어도 2개의 서로 다른 주파수에 의해 각 분할 영역의 데이터 기입을 행하도록 하면 된다. 다른 분할 영역보다 저주파수로 데이터의 기입을 행하는 분할 영역을 형성함으로써 소비 전력을 저감시킬 수 있다.
<제5 실시 형태>
전술한 제1 실시 형태에 있어서, 표시시키는 화상에 따라서 게이트선(13G)의 구동을 1행마다 또는 복수 행마다 행하도록 하여도 된다. 이하, 이와 같은 구성에 대하여 설명한다.
동화상을 더욱 아름답게 표시할 목적으로, 데이터를 기입하는 주파수를 120㎐나 240㎐로 하는 경우가 있다. 주파수를 높게 할수록 액정층에의 충전을 빨리 할 필요가 있기 때문에, 복수의 게이트선을 동시에 구동시키는 일이 행해지고 있다. 이 경우, 예를 들어 N+1행째와 N행째의 게이트선이 동시에 구동되기 때문에, N행째의 화소에 기입되는 데이터 신호가 N+1행째의 화소에도 기입된다. 동화상의 경우, N행째와 N+1행째에 있어서의 동일한 열의 화소는 대략 마찬가지의 색을 나타내는 데이터 신호이기 때문에, 인접하는 행의 화소의 데이터 신호가 포함되어도 표시에 있어서 문제가 되는 경우는 적다. 한편, 정지 화상이나 윤곽이 선명한 영상의 경우, 인접하는 행의 화소 데이터 신호가 기입되면, 화상이 희미하게 표시되는 등의 문제가 발생하는 경우가 있다. 본 실시 형태에서는, 정지 화상 등의 화상을 표시하는 경우에는, 게이트선(13G)을 1행마다 구동시키고, 동화상을 표시하는 경우에는, 게이트선(13G)을 복수 행마다 구동시키도록 한다.
도 17은, 본 실시 형태에 있어서의 액티브 매트릭스 기판의 개략 구성을 나타내는 모식도이다. 도 17에서는, 편의상, 소스선(15S)과 단자부(12s)의 기재를 생략하고, 게이트 드라이버(11) 및 배선(15L1)을 간략화하여 기재하고 있다. 또한, 이 예에 있어서, 액티브 매트릭스 기판(220a)에는, 편의상, GL(1) 내지 GL(7)의 게이트선(13G)이 형성되어 있다.
매트릭스 기판(220a)에는, 게이트 드라이버군(11_a)과 게이트 드라이버군(11_b)이 형성되어 있다. 게이트 드라이버군(11_a)과 게이트 드라이버군(11_b)은, GL(1) 내지 GL(7)의 게이트선(13G)의 각각에 접속된 복수의 게이트 드라이버(11)를 포함한다. 게이트 드라이버군(11_a)은, 게이트 드라이버[11(a1) 내지 (a7)]를 포함한다. 게이트 드라이버(11_b)는, 게이트 드라이버[11(b1) 내지 (b7)]를 포함한다. 예를 들어, GL(1)의 게이트선(13G)은, 게이트 드라이버[11(a1)]와 게이트 드라이버[11(b1)]에 의해 구동된다. GL(2)의 게이트선(13G)은, 게이트 드라이버[11(a2)]와 게이트 드라이버[11(b2)]에 의해 구동된다. 이하, GL(3) 내지 GL(7)의 게이트선(13G)도 마찬가지로, 각각의 게이트선(13G)과 접속되어 있는 게이트 드라이버군(11_a)과 게이트 드라이버군(11_b)에 있어서의 2개의 게이트 드라이버(11)에 의해 구동된다.
정지 화상 등의 화상을 표시하는 경우에는, 제1 실시 형태와 마찬가지로, 각 게이트선(13G)에 대하여 설치된, 게이트 드라이버군(11_a)의 게이트 드라이버(11)와, 게이트 드라이버군(11_b)의 게이트 드라이버(11)가 동기하여 그 게이트선(13G)을 구동한다.
동화상을 표시하는 경우에는, 게이트 드라이버군(11_a)과 게이트 드라이버군(11_b)에 대한 스타트 펄스 신호의 입력 타이밍을 서로 다르게 한다. 도 18은, 표시 제어 회로(4)로부터의 게이트 드라이버군(11_a)과 게이트 드라이버군(11_b)에 대한 스타트 펄스 신호의 입력 타이밍을 나타내는 도면이다. 도 18의 예에서는, 게이트 드라이버군(11_a)에 스타트 펄스 신호 Sa를 입력한 후, 게이트 드라이버군(11_b)에 스타트 펄스 신호 Sb를 입력한다. 즉, 게이트 드라이버군(11_b)에 대한 스타트 펄스 신호는, 게이트 드라이버군(11_a)의 게이트 드라이버(11)에 의해 최초의 행(GL(1))의 게이트선(13G)의 구동 시간이 경과하는 타이밍에 입력된다.
도 19는, 게이트 드라이버군(11_a와 11_b)에 스타트 펄스 신호가 각각 입력된 경우의 GL(1) 내지 GL(7)의 게이트선(13G)의 구동 타이밍을 나타내는 도면이다. GL(1) 내지 GL(7)의 게이트선(13G)은, 게이트 드라이버군(11_a)의 게이트 드라이버(11)에 의한 구동 후, 게이트 드라이버군(11_b)의 게이트 드라이버(11)에 의해 구동된다. 그로 인해, 도 19에 예시한 바와 같이, 각 게이트선(13G)은 2회 계속해서 구동된다. 그리고, N행째의 게이트선(13G)이 게이트 드라이버군(11_b)에 의해 구동되는 타이밍에, N+1행째의 게이트선(13G)이 게이트 드라이버군(11_a)에 의해 구동되고, N행째와 N+1행째의 게이트선(13G)이 동시에 구동된다.
소스 드라이버(3)는, 각 행의 게이트선(13G)이 2회째 구동되는 타이밍, 즉, 게이트 드라이버군(11_b)의 게이트 드라이버(11)가 게이트선(13G)을 구동하는 타이밍에, 각 행에 있어서의 화소의 데이터 신호를 소스선(15S: 도시생략)으로 출력한다.
도 20은, 도 17에 도시한 GL(1)로부터 GL(3)의 게이트선(13G)과, X열째의 소스선(15S_x)으로 구성되는 화소(17_1, 17_2, 17_3)의 부분을 확대한 모식도이다. GL(1)행째의 화소(17_1)부터 순서대로, 그 행의 게이트선(13G)의 2회째의 구동 타이밍에 각 화소의 데이터 신호가 소스선(15S_x)에 대하여 출력된다.
도 21에 도시한 바와 같이, GL(1)행째의 화소(17_1)에는, GL(1)의 게이트선(13G)의 2회째의 구동 타이밍에 화소(17_1)의 데이터 D1이 기입된다. 그리고, GL(2)행째의 화소(17_2)는, 1회째의 구동 타이밍에 전단의 화소(17_1)의 데이터 D1이 기입되지만, 2회째의 구동 타이밍에 화소(17_2)의 데이터 D2가 기입된다. GL(3)행째의 화소(17_3)는, 1회째의 구동 타이밍에 전단의 화소(17_2)의 데이터 D2가 기입되지만, 2회째의 구동 타이밍에 화소(17_3)의 데이터 D3이 기입된다. 마찬가지로 하여, GL(7)행째의 화소(17_7: 도시생략)는, 1회째의 구동 타이밍에 전단의 화소 데이터 Dn-1이 기입되지만, 2회째의 구동 타이밍에 화소(17_n)의 데이터 Dn이 기입된다. 이와 같이, 각 행에서의 화소는, 그 행의 게이트선(13G)이 마지막으로 구동되는 타이밍에 본래 기입할 데이터가 기입된다.
또한, 본 실시 형태에서는, 하나의 게이트선(13G)을 2개의 게이트 드라이버(11)에 의해 서로 다른 타이밍에 구동시킴으로써, 2개의 게이트선(13G)을 동시에 구동시키는 예였지만, 하나의 게이트선(13G)을 구동시키는 게이트 드라이버(11)의 수는 3개 이상이어도 된다. 즉, 적어도 동시에 구동시키는 게이트선(13G)의 수와 동수의 게이트 드라이버(11)에 의해 하나의 게이트선(13G)을 구동하도록 구성하면 된다. 즉, N개(N>2)의 게이트선(13G)을 동시에 구동시키는 경우에는, 하나의 화소에 N 종류의 데이터 신호 전압이 인가되게 된다. 이 경우에는, 그 화소의 최종적인 기입 신호로서, 그 화소에 본래 기입될 데이터 신호가 입력되는 것은 물론이다.
<제6 실시 형태>
전술한 제1 실시 형태에 있어서, 소스 배선층(15)을 포함하는 배선(15L1)은, 게이트 절연막(21)을 개재하여 게이트 배선층(13)의 상층에 형성되고, 게이트 절연막(21)을 개재하여 게이트선(13G)과 배선(15L1)이 교차하도록 구성되어 있다(도 7c 참조). 게이트 배선층(13)과 소스 배선층(15)이 교차하는 부분의 기생 용량은 비교적 크기 때문에, 배선(15L1)에 의해 공급되는 클럭 신호 등에 신호의 흐트러짐이나 신호 지연 등이 발생하는 경우가 있다. 본 실시 형태에서는, 게이트 절연막(21)을 개재하여 게이트선(13G)과 배선(15L1)이 교차하지 않도록 배선(15L1)을 형성하는 예에 대하여 설명한다.
도 22는, 전술한 게이트 드라이버(11)를 구성하는 스위칭 소자(TFT-F)가 형성되어 있는 화소 영역(203R)을 모식적으로 나타낸 평면도이다. 도 22에 있어서, 소스 배선층(15)을 포함하는 배선(15L1) 및 TFT-F의 드레인 전극(15d)은, 게이트선(13G)과 교차하는 콘택트부(CH6)에 있어서 접속 배선(17c)과 접속되어 있다. 접속 배선(17c)은, 화소 전극(17)과 동일층에 형성되어 있다.
도 23은, 도 22에 있어서의 콘택트부(CH6)를 V-V선으로 절단한 단면을 모식적으로 나타낸 도면이다. 도 23에 도시한 바와 같이, 게이트선(13G)의 상층에는 게이트 절연막(21)과 보호막(22)이 형성되어 있다. 소스 배선층(15)을 포함하는 배선(15L1)은, 게이트 절연막(21)을 개재한 게이트선(13G)의 상부에 있어서 이격하도록, 보호막(22)의 상층에 형성되어 있다. 배선(15L1)의 상층에는, 절연막으로 구성되며, 게이트 절연막(21)보다 두께가 큰 보호막(23)이 형성되어 있다. 보호막(23)의 상층에는, 투명 도전막으로 구성된 실드층(16)이 형성되고, 실드층(16)의 상층에는, 층간 절연막(24)이 형성되어 있다. 배선(15L1)이 이격하는 단부 근방에 있어서, 보호막(23), 실드층(16) 및 층간 절연막(24)을 관통하는 콘택트 홀(H31, 32)이 형성되어 있다. 콘택트 홀(H31, H32)에는, 화소 전극(17)과 마찬가지의 ITO를 포함하는 접속 배선(17c)이 형성되고, 콘택트 홀(H31, H32)에 있어서, 배선(15L1)과 접속 배선(17c)이 접속되어 있다.
이에 의해, 게이트선(13G)의 상부에 있어서 이격하여 형성된 배선(15L1)은 접속 배선(17c)을 통하여 접속되고, 단자부(12G)로부터의 클럭 신호 등의 제어 신호를 게이트 드라이버(11)에 공급할 수 있다. 또한, 게이트 절연막(21)을 개재하여 게이트선(13G)과 교차하는 부분에 배선(15L1)이 형성되지 않기 때문에, 게이트선(13G)의 전기 용량에 의해 발생하는 신호의 흐트러짐이나 신호 지연이 경감된다.
<제7 실시 형태>
본 실시 형태에서는, 소스선(15S)과 교차하는 근방에 있어서의 게이트선(13G)의 일부를 게이트선(13G)의 최대 폭보다 작게 하여 게이트선(13G)을 절단하기 쉬운 형상으로 구성하는 예에 대하여 설명한다.
도 24a는, 게이트선(13G)과 소스선(15S)이 교차하는 부분을 확대하여 모식적으로 나타낸 도면이다. 도 24a에 도시한 바와 같이, 게이트선(13G) 및 소스선(15S)과 접속된 화상 표시용 TFT(TFT-PIX)에는 화소 전극(17)이 접속되어 있다. 게이트선(13G)은, TFT-PIX의 게이트 단자의 접속 위치로부터 소스선(15S)과의 교차 근방 부분(xR)에 있어서의 일부의 폭 h와, 소스선(15S)에 대하여 TFT-PIX가 접속되지 않은 측의 교차 근방 부분(xL)에 있어서의 일부의 폭 h가, 게이트선(13G)의 최대 폭 H보다 좁아지도록 구성되어 있다. 게이트선(13G)에 있어서 폭 h의 부분은 좁게 되어 있기 때문에, 다른 부분과 비교하여 용이하게 절단할 수 있다. 본 실시 형태에 있어서, 게이트선(13G)의 최대 폭 H는, 예를 들어 10㎛ 정도이고, 폭 h는, 예를 들어 5㎛ 정도이다.
제1 실시 형태와 마찬가지로, 게이트선(13G)에 대응하여 복수의 게이트 드라이버(11)가 설치되어 있다. 그로 인해, 동일한 행에 설치되어 있는 게이트 드라이버(11: 도시생략)의 사이에 있어서, 게이트선(13G)과 소스선(15S)이 교차하는 부분이 단락된 경우, 게이트선(13G)에 있어서의 폭 h의 부분에 있어서 게이트선(13G)을 절단하고, 단락된 게이트선(13G)의 부분을 분리한다. 게이트선(13G)을 절단하여도, 소스선(15S)에 대하여 TFT-PIX가 접속되어 있는 측(이하, 'TFT-PIX 접속측'이라고 함)의 게이트선(13G)은, TFT-PIX 접속측에 배치되어 있는 게이트 드라이버(11: 도시생략)에 의해 구동된다. 또한, 소스선(15S)에 대하여 TFT-PIX가 접속되지 않은 측(이하, 'TFT-PIX 비접속측'이라고 함)의 게이트선(13G)은, TFT-PIX 비접속측에 배치되어 있는 게이트 드라이버(11: 도시생략)에 의해 구동된다. 즉, 게이트선(13G)을 절단하여도, 절단된 게이트선(13G)에 접속되어 있는 TFT-PIX를 기능시킬 수 있으므로, 소스선(15S)에의 데이터 신호의 공급에 의해, 단락 부분에 있어서의 화소에 화상을 표시시킬 수 있다.
또한, 도 24a에 도시한 게이트선(13G)은, 소스선(15S)과의 교차 근방의 일부가 게이트선(13G)의 최대 폭보다 좁게 구성되어 있는 예였지만, 예를 들어 도 24b나 도 24c와 같이 구성하여도 된다. 도 24b 및 24c는, 소스선(15S)과의 교차 근방 부분의 게이트선(13G)을 확대한 모식도이다.
도 24b에 도시한 바와 같이, 게이트선(13G)의 교차 근방 부분(xR, xL)에는, 2개의 부분 게이트선(13G_a, 13G_b)으로 분기하는 부분을 갖는다. 또한, 도 24c의 예에서는, 게이트선(13G)의 교차 근방 부분(xR, xL)에 있어서 2개의 부분 게이트선(13G_c, 13G_d)으로 분기하고, 교차 부분(xc)에 있어서 부분 게이트선(13G_c, 13G_d)이 이어져 있다. 부분 게이트선(13G_a, 13G_b)과, 부분 게이트선(13G_c, 13G_d)은, 최대 폭 H보다 좁은 폭 h를 각각 갖는다.
도 24a와 같이, 게이트선(13G)에 좁은 폭 h의 부분을 설치하는 경우, 그 부분에 있어서 저항이 커져 신호가 지연되는 원인이 된다. 도 24b 및 도 24c의 경우, 부분 게이트선(13G_a, 13_b, 13_c, 13_d)의 폭 h는 도 24a와 동등하지만, 도 24b 및 도 24c의 경우에는, 좁은 폭 h의 부분이 병렬로 설치되어 있기 때문에, 도 24a의 경우와 비교하여 저항을 작게 할 수 있다. 또한, 폭 h의 합이 폭 H와 동등 이상이 되도록 구성하여도 된다. 즉, 2개로 분기한 경우에는, h×2≥H가 되도록 구성한다. 이에 의해, 분기가 형성되어 있는 부분 전체에서의 저항을, 다른 부분(분기가 없는 부분)의 저항과 동등 이상으로 할 수 있다.
<제8 실시 형태>
전술한 제1 실시 형태에 있어서, 게이트 드라이버(11)를 구성하는 소자가 형성되어 있는 화소 영역(이하, '게이트 드라이버 형성 영역'이라고 함)과, 게이트 드라이버(11)를 구성하는 소자가 형성되지 않은 화소 영역(이하, '게이트 드라이버 비형성 영역'이라고 함)의 개구율의 차에 따라 휘도 불균일 등이 발생하는 경우가 있다. 그로 인해, 본 실시 형태에서는, 게이트 드라이버 형성 영역과 게이트 드라이버 비형성 영역의 개구율의 차를 경감하도록 게이트 드라이버 비형성 영역을 구성한다.
도 25a는, 본 실시 형태에 있어서의 게이트 드라이버 비형성 영역을 모식적으로 나타낸 평면도이다. 도 25a에 있어서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 제1 실시 형태와 마찬가지의 부호를 부여하였다. 전술한 제1 실시 형태의 도 8a 내지 8d에 도시한 바와 같이, 게이트 드라이버 형성 영역에는, 소스 배선층(15)을 포함하는 배선(15L1)이 소스선(15S)과 대략 평행해지도록 형성되어 있다. 그로 인해, 도 25a에 도시한 바와 같이, 게이트 드라이버 비형성 영역에서도, 소스선(15S)이 대략 평행해지도록, 소스 배선층(15)을 포함하는 더미 배선(15L4: 조정용 배선)을 형성한다. 더미 배선(15L4)은, 배선(15L1)과 대략 동등한 길이와 폭을 갖는다. 또한, 도 25a에서는 블랙 매트릭스에 의해 차광되는 영역의 도시를 생략하였지만, 게이트 드라이버 형성 영역과 개구율이 대략 동등하게 되도록, 전술한 제1 실시 형태의 도 6과 마찬가지로, 게이트선(13G), 더미 배선(15L4) 및 소스선(15S)이 형성되어 있는 부분은 블랙 매트릭스에 의해 차광된다. 이와 같이 구성함으로써, 게이트 드라이버 비형성 영역과 게이트 드라이버 형성 영역의 개구율의 차를 작게 할 수 있어, 휘도 불균일 등을 경감할 수 있다.
또한, 전술한 제1 실시 형태의 도 8a, 8d, 8e에 도시한 바와 같이, 게이트 드라이버 형성 영역에는, 게이트 배선층(13)을 포함하는 배선(13N)이 게이트선(13G)과 대략 평행해지도록 형성되어 있다. 그로 인해, 도 25a에 도시한 바와 같이, 게이트 드라이버 비형성 영역에 있어서, 게이트선(13G)이 대략 평행해지도록, 게이트 배선층(13)을 포함하는 더미 배선(13N': 조정용 배선)을 형성한다. 이 예에 있어서는, 더미 배선(13N')과 더미 배선(15L4)은, 콘택트부 CH2를 통하여 접속되어 있다. 또한, 화소에 보조 용량을 형성하는 경우에는, 더미 배선(13N')을 보조 용량 배선으로서 이용하고, 더미 배선(15L4)을, 보조 용량 배선에 전압 신호를 공급하는 배선으로서 이용하여도 된다. 또한, 더미 배선(13N')을 공통 전극 배선으로서 이용하고, 더미 배선(15L4)을, 공통 전극 배선에 전압 신호를 공급하는 배선으로서 이용하여도 된다. 더미 배선(13N')을 형성함으로써, 게이트 드라이버 비형성 영역과 게이트 드라이버 형성 영역에서의 소스 배선층(15)과 게이트 배선층(13)의 사이에 발생하는 기생 용량의 차를 작게 할 수 있어, 표시 불균일을 경감할 수 있다. 또한, 도 25a에서는, 더미 배선(13N')과 더미 배선(15L4)이 화소 내에 있어서 접속되어 있는 예를 나타내고 있지만, 이들 더미 배선에 공통 전극이나 보조 용량의 전압 신호를 별개로 공급하는 경우에는, 이들 더미 배선이 화소 내에서 접속되지 않아도 된다.
(제8 실시 형태의 응용예)
또한, 전술한 제8 실시 형태에 있어서, 게이트 드라이버 비형성 영역에 배치되는 더미 배선(15L4)과 소스선(15S)의 사이에 기생 용량이 발생한다. 전술한 바와 같이, 더미 배선(15L4)에는, 공통 전극이나 보조 용량의 전위를 제어하는 일정한 전압 신호가 입력된다. 한편, 게이트 드라이버 형성 영역에서, 게이트 배선층(13)을 포함하는 netA나 netB 등의 게이트 드라이버(11) 내의 노드와, 소스선(15S)의 사이에 기생 용량이 발생한다. netA나 netB는, 게이트 드라이버(11)의 TFT-C가 온 상태인 기간은, 전원 전압 VSS로 고정되지만, TFT-C가 오프 상태인 기간은 플로팅 상태로 된다.
게이트 드라이버 비형성 영역은, 대략 일정한 전위가 고정되는 더미 배선(15L4)과 소스선(15S) 사이의 기생 용량을 갖고, 게이트 드라이버 형성 영역은, 플로팅 상태로 되는 노드와 소스선(15S)의 사이에 기생 용량을 갖기 때문에, 게이트 드라이버 비형성 영역과 게이트 드라이버 형성 영역에서 소스선(15S)의 용량에 차이가 발생한다. 그 결과, 게이트 드라이버 형성 영역과 게이트 드라이버 비형성 영역에서 데이터를 기입할 때의 소스선(15S)의 충전율이 서로 달라 게이트 드라이버 형성 영역과 게이트 드라이버 비형성 영역의 사이에서 휘도 불균일이 발생한다. 특히, 중간조의 화상을 표시하는 경우에 휘도 불균일이 인식되기 쉽다. 그로 인해, 게이트 드라이버 형성 영역에 중간조의 화상 데이터를 기입하는 경우에는, 그 화상 데이터에 보정을 행하도록 한다. 이하, 그 구체적인 구성에 대하여 설명한다.
도 25b는, 본 응용예에 있어서의 액정 표시 장치(1)의 구성예를 나타내는 모식도이다. 도 25b에 도시한 바와 같이, 제1 실시 형태의 구성 외에, 화상 보정 회로(6)가 추가되어 있다. 화상 보정 회로(6)는, 표시 제어 회로(4), 소스 드라이버(3) 및 전원(5)과 전기적으로 접속되어 있다. 화상 보정 회로(6)는, 게이트 드라이버 비형성 영역에 기입할 데이터 신호의 전압을 소정량만큼 크게 한 데이터 신호를 소스 드라이버(3)에 입력하도록 한다.
도 25c는, 화상 보정 회로(6)에 의한 보정 전의 데이터 신호와 보정 후의 데이터 신호를 게이트 드라이버 비형성 영역의 소스선(15S)에 대하여 입력한 경우의 화소 구동 파형을 나타내는 도면이다. 도 25c의 (a)에 도시한 바와 같이, 게이트 드라이버 비형성 영역의 게이트선(13G)이 구동되는 타이밍 t1에, 소스선(15S)에 보정 전의 데이터 신호 D1이 입력되는 경우에는, 게이트 드라이버 형성 영역의 소스선(15S)의 전위는 파형 P1과 같이 추이한다. 또한, 게이트 드라이버 비형성 영역의 소스선(15S)의 전위는 파형 P2와 같이 추이한다. 즉, 게이트 드라이버 비형성 영역의 화소 전위는, 게이트 드라이버 형성 영역의 화소 전위보다도 작아지게 되어 있으며, 게이트 드라이버 비형성 영역과 게이트 드라이버 형성 영역 사이에서 휘도 불균일이 발생한다.
그로 인해, 게이트 드라이버 비형성 영역의 화소에 대한 데이터 신호에 대해서는, 화상 보정 회로(6)에 의해, 데이터 신호 D1보다 전압을 소정량만큼 올린 데이터 신호 D2(파선)를 입력하도록 한다. 도 25c의 (b)에 있어서, 게이트 드라이버 비형성 영역의 화소에 대하여 데이터 신호 D2를 입력하면, 게이트 드라이버 비형성 영역의 소스선(15S)의 전위는 게이트 드라이버 형성 영역의 소스선(15S)의 전위와 대략 동등해진다. 그 결과, 게이트 드라이버 형성 영역과 게이트 드라이버 비형성 영역 사이의 휘도 불균일이 경감된다. 또한, 전술한 응용예에서는, 게이트 드라이버 비형성 영역에 기입할 데이터 신호의 전압을 올리는 경우에 대하여 설명하였지만, 게이트 드라이버 형성 영역에 기입할 데이터 신호의 전압을 소정량만큼 내리도록 구성하여도 된다.
<제9 실시 형태>
본 실시 형태에서는, 액정 표시 장치(1)의 표시 모드가 VA 모드(Vertical Alignment)인 경우에, 시야각 특성을 향상시키기 위해, 각 화소가 휘도가 서로 다른 2개의 부화소로 구성되어 있는 예에 대하여 설명한다.
도 26은, 본 실시 형태에 있어서의 하나의 화소의 등가 회로를 나타내는 도면이다. 도 26에 도시한 바와 같이, 화소 PIX는, 부화소 PIX1과 부화소 PIX2로 구성되어 있다. 또한, GL(n)의 게이트선(13G)을 사이에 두고, 게이트선(13G)과 대략 평행하게 배치된 보조 용량 배선 CS1, CS2가 형성되어 있다. GL(n)의 게이트선(13G)과 소스선(15S)에는, 박막 트랜지스터를 포함하는 2개의 스위칭 소자 T1, T2가 접속되어 있다.
스위칭 소자 T1의 드레인 단자에는 화소 전극(17a)과 캐패시터(보조 용량 전극) Ccs1의 한쪽 전극이 접속되고, 캐패시터 Ccs1의 다른 쪽 전극은 보조 용량 배선 CS1(n)과 접속되어 있다. 부화소 PIX1은, 화소 전극(17a: 제1 화소 전극)과 액정층과 공통 전극(도시생략)에 의해 형성되는 액정 용량 LC1과, 캐패시터 Ccs1의 보조 용량 C1을 갖는다.
스위칭 소자 T2의 드레인 단자에는 화소 전극(17b: 제2 화소 전극)과 캐패시터(보조 용량 전극) Ccs2의 한쪽 전극이 접속되고, 캐패시터 Ccs2의 다른 쪽 전극은 보조 용량 배선 CS2(n)과 접속되어 있다. 이에 의해, 부화소 PIX2는, 화소 전극(17b)과 액정층과 공통 전극(도시생략)에 의해 형성되는 액정 용량 LC2와, 캐패시터 Ccs2의 보조 용량 C2를 갖는다.
보조 용량 배선 CS1(n), CS2(n)은 표시 영역 내에 설치된 보조 용량 신호 배선 CSL1, CSL2와 각각 접속되어 있다. 보조 용량 신호 배선 CSL1, CSL2는, 소스 드라이버(3: 도시생략)측에 설치된 제어 회로(도시생략)로부터의 전압 신호 VCS1, VCS2를 보조 용량 배선 CS1(n), CS2(n)에 각각 공급한다. 보조 용량 배선 CS1(n), CS2(n)에는, 보조 용량 배선 CS1(n), CS2(n)의 전위가 역위상이 되도록 전압 신호 VCS1, VCS2가 공급된다. 전압 신호 VCS1, VCS2는, 공통 전극(도시생략)의 전위를 기준으로 하여 진폭을 증감시킨 정극성 또는 부극성의 전압 신호이며, 그 극성은, 제어 회로(도시생략)에 의해 프레임마다 반전된다.
GL(n)의 게이트선(13G)은, 제1 실시 형태와 마찬가지로, 표시 영역 내에 설치된 게이트 드라이버(11)에 의해 구동된다. 소스선(15S)에는, 공통 전극(도시생략)의 전위를 기준으로 하는 정극성 또는 부극성의 데이터 신호가 입력된다. 데이터 신호는, 프레임마다 그 극성이 반전되어 소스선(15S)에 입력된다.
여기서, 게이트 드라이버(11), 보조 용량 신호 배선 CSL1, CSL2가 형성되어 있는 화소 영역을 모식적으로 나타낸 도면을 도 27a, 27b에 도시한다. 또한, 표시 영역은, 도 27a, 27b에 있어서의 열 200x에 있어서 연속하고 있는 것으로 한다.
도 27a 및 도 27b에 도시한 바와 같이, GL(n-2) 내지 GL(n+1)의 게이트선(13G)을 각각 사이에 끼우도록 보조 용량 배선 CS1, CS2가 형성되어 있다. 이 예에서는, 보조 용량 배선 CS1, CS2는, 게이트선(13G)마다, 보조 용량 배선 CS1과 CS2의 위치가 바뀌게 배치된다. 또한, 도 27a 및 도 27b에 있어서, "TFT-"의 표기를 생략하였지만, 도 27a 및 도 27b에 있어서의 "A 내지 J"는, 게이트 드라이버(11)를 구성하는 TFT-A 내지 TFT-J를 나타내고 있다. 제1 실시 형태와 마찬가지로, 게이트 드라이버를 구성하는 각 소자(TFT-A 내지 J, Cbst)는 각 화소 영역으로 분산되어 배치되어 있다. 또한, 소자 사이를 접속하는 배선(13N)과, 제어 신호를 소자에 공급하는 배선(15L1)이 화소 영역에 형성되어 있다.
도 27b에 있어서의 열 211x 내지 214x의 화소 영역에는, 게이트 드라이버(11)를 구성하는 소자가 형성되지 않는다. 이 예에 있어서는, 열 211x 내지 214x의 화소 영역에, 보조 용량 배선 CS1, CS2에 전압 신호 VCS1, VCS2를 공급하는 보조 용량 신호 배선 CSL1, CSL2가 형성되어 있다. 열 211x 및 212x에는, 보조 용량 신호 배선 CSL1이 형성되어 있다. 열 211x에 있어서, 보조 용량 신호 배선 CSL1은, 보조 용량 배선 CS1과 접속되지 않고, 보조 용량 신호 배선 CSL1 내지 열 212x에 있어서 분기시킨 보조 용량 신호 배선 CSL1'에 의해, 열 212x에 있어서 보조 용량 배선 CS1과 접속되어 있다. 또한, 열 213x 및 214x에는 보조 용량 배선 CSL2가 형성되어 있다. 열 213x에 있어서, 보조 용량 신호 배선 CSL2는, 보조 용량 배선 CS2와 접속되지 않고, 보조 용량 신호 배선 CSL2부터 열 214x에 있어서 분기시킨 보조 용량 신호 배선 CSL2'에 의해 보조 용량 배선 CS2와 접속되어 있다.
전술한 바와 같이, 보조 용량 배선 CS1, CS2에는, 보조 용량 배선 CS1, CS2의 전위가 역위상이 되도록 전압 신호 VCS1, VCS2가 공급된다. 보조 용량 배선 CS1, CS2의 전위가 역위상이 됨으로써, 부화소 PIX1, PIX2에 인가되는 실효 전압에 차가 발생하고, 부화소 PIX1과 PIX2의 밝기를 서로 다르게 할 수 있다. 도 28은, 화소 PIX의 구동 파형을 나타내는 타이밍차트이다. 도 28의 예는, 소스선(15S)에 정극성의 데이터 신호가 공급되는 경우를 나타내고 있다.
도 28에 있어서의 시각 t0으로부터, 전압 신호 VCS1, VCS2가 보조 용량 배선 CS1, CS2에 각각 입력된다. 시각 t1-t2의 기간에 있어서, 게이트 드라이버(11)에 의해 GL(n)의 게이트선(13G)이 구동되면, 스위칭 소자 T1, T2가 온으로 되고, 소스선(15S)에 정극성의 데이터 신호가 공급된다. 이에 수반하여 부화소 PIX1과 부화소 PIX2의 전위는 올라간다. 그리고, 스위칭 소자 T1이 오프로 되는 시각 t2에 있어서, 보조 용량 배선 CS1에 H 레벨의 전압 신호 VCS1이 입력됨으로써, 부화소 PIX1의 전위는, 캐패시터 Ccs1에 의한 전압의 급상승에 따라 증대된다. 한편, 스위칭 소자 T2가 오프로 되는 t2의 타이밍에, 보조 용량 배선 CS2에 L 레벨의 전압 신호 VCS2가 입력됨으로써, 부화소 PIX2의 전위는, 캐패시터 Ccs2에 의한 전압의 급하강에 따라 감소된다. t2 이후에는, 게이트선(13G)은 플로트 상태가 되기 때문에, 부화소 PIX1, PIX2의 전위는, 전압 신호 VCS1, VCS2에 따라서 증감한다.
이에 의해, 부화소 PIX1에서는, 데이터 신호보다도 고휘도로 화상을 표시하고, 부화소 PIX2에서는, 데이터 신호보다도 저휘도로 화상을 표시한다. 하나의 화소에 있어서 서로 다른 2개의 휘도의 화상을 표시함으로써, γ 특성의 시야각 의존성이 경감된다. 또한, 표시 영역 내에 게이트 드라이버(11)를 설치함과 함께, 보조 용량 배선 CS1, CS2에 전압 신호를 공급하는 보조 용량 신호 배선 CSL1, CSL2를 표시 영역 내에 설치함으로써 협프레임화를 도모할 수 있다.
<제10 실시 형태>
전술한 제9 실시 형태에서는, 보조 용량 제어 소자로서 보조 용량 신호 배선 CSL1, CSL2를 화소 영역 내에 형성하고, 보조 용량 신호 배선 CSL1, CSL2에 공급되는 전압 신호에 따라서 보조 용량 배선 CS1, CS2의 전위를 제어하는 예에 대하여 설명하였다. 본 실시 형태에서는, 보조 용량 제어 소자로서, 보조 용량 배선 CS1, CS2의 전위를 제어하는 CS 드라이버가 화소 영역에 설치되어 있는 예에 대하여 설명한다.
도 29는, 본 실시 형태에 있어서의 하나의 화소의 등가 회로를 나타내는 도면이다. 도 29에 있어서, 제9 실시 형태와 마찬가지의 구성에는, 제9 실시 형태와 마찬가지의 부호를 부여하였다. 이하, 제9 실시 형태와 상이한 부분에 대하여 설명한다. 도 29에 도시한 바와 같이, 보조 용량 배선 CS1, CS2에는, 전술한 보조 용량 신호 배선 CSL1, CSL2는 접속되지 않았다.
다음으로, CS 드라이버의 구성에 대하여 설명한다. 도 30은, 본 실시 형태에 있어서의 CS 드라이버의 등가 회로를 나타내는 도면이다. 이 예에서는, 보조 용량 배선 CS1(n)의 전위를 제어하는 CS 드라이버(80)에 대하여 나타내고 있다. 도 30에 도시한 바와 같이, CS 드라이버(80)는, 박막 트랜지스터를 포함하는 TFT-a내지 j, TFT-k1 및 TFT-k2와, 캐패시터 cbst를 갖는다. TFT-a 내지 j 및 cbst를 포함하는 구성은, 입력되는 클럭 신호(CKC, CKD)가 서로 다른 점 이외에는, TFT-A 내지 J 및 Cbst를 포함하는 게이트 드라이버(11)의 구성과 마찬가지이다.
이 예에 있어서, TFT-b의 게이트 단자 및 드레인 단자와, TFT-j의 게이트 단자에는, GL(n+1)의 게이트선(13G)의 전위가 입력된다. TFT-h의 게이트 단자와 TFT-f의 드레인 단자에는 클럭 신호(CKC)가 입력된다. TFT-d, g의 각 게이트 단자에는 클럭 신호(CKD)가 입력된다. 클럭 신호(CKC)와 클럭 신호(CKD)는 1 수평 주사 기간마다 위상이 반전되는 2상의 클럭 신호이다(도 31 참조). 또한, 클럭 신호(CKC)는 클럭 신호(CKB)와 동위상이며, 클럭 신호(CKD)는 클럭 신호(CKA)와 동 위상이다.
도 30에 도시한 클럭 신호(CKC, CKD), 전원 전압 신호(VSS), 리셋 신호(CLR)가 입력되는 CS 드라이버(80)의 TFT 소자는, 소스 배선층(15)을 포함하는 배선(15L1)을 통하여, 소스 드라이버(3: 도시생략) 측에 설치된 제어 회로(도시생략)와 접속되어 있다.
도 30에 있어서, TFT-b의 소스 단자와, TFT-a의 드레인 단자와, TFT-c의 소스 단자와, 캐패시터 cbst의 한쪽 전극과, TFT-f의 게이트 단자가 접속되어 있는 배선을 netC라고 한다. 또한, TFT-c의 게이트 단자와, TFT-g의 소스 단자와, TFT-h의 드레인 단자와, TFT-i의 소스 단자와, TFT-j의 소스 단자가 접속되어 있는 배선을 netD라고 한다. 또한, 캐패시터 cbst의 다른 쪽 전극과, TFT-f의 소스 단자와, TFT-e 및 TFT-d의 드레인 단자가 접속되어 있는 배선을 배선 CL(n)이라고 한다.
또한, CS 드라이버(80)는, 배선 CL(n)에 게이트 단자가 각각 접속된 TFT-k1 및 TFT-k2를 갖는다. TFT-k1의 소스 단자는 보조 용량 배선 CS1과 접속되어 있다. TFT-k1의 드레인 단자에는, 소스 드라이버(3: 도시생략)와 동일한 변에 설치된 제어 회로(도시생략)로부터 전압 신호 VCS1 또는 VCS2가 입력된다. TFT-k2의 소스 단자는 보조 용량 배선 CS2와 접속되어 있다. TFT-k2의 드레인 단자에는, 제어 회로(도시생략)로부터 전압 신호 VCS1 또는 VCS2가 입력된다. 전압 신호 VCS1과 전압 신호 VCS2는, 전술한 제9 실시 형태와 마찬가지로, 전위가 역위상이 되는 신호이며, 제어 회로(도시생략)에 의해 프레임마다 그 극성이 반전된다.
배선 CL(n)이 H 레벨로 되면, TFT-k1 및 TFT-k2는 온 상태가 된다. 그리고, TFT-k1 및 TFT-k2에 입력된 전압 신호 VCS1의 전위는, 보조 용량 배선 CS1(n) 및 CS1(n+1)에 입력된다. 또한, TFT-k1 및 TFT-k2에 입력된 전압 신호 VCS2의 전위는, 보조 용량 배선 CS2(n) 및 CS2(n+1)에 입력된다.
상기한 CS 드라이버(80)를 구성하는 각 소자는, 게이트 드라이버(11)가 형성되지 않은 화소 영역에 배치되어 있다. 여기서, 도 31a 및 도 31b에, CS 드라이버(80)의 배치예를 나타낸다. 또한, 도 31a 및 도 31b는, 열 200x에 있어서 연속하고 있는 것으로 한다.
도 31a 및 도 31b에 있어서," TFT-"의 표기는 생략하였지만, 도 31a 및 도 31b에 있어서의 "a 내지 k2"는, CS 드라이버(80)를 구성하는 TFT-a 내지 k2를 나타내고 있다. 이 예에 도시한 바와 같이, CS 드라이버(80)의 각 소자는 동일한 행의 화소 영역으로 분산되어 배치되어 있다. 클럭 신호(CKC, CKD), 전원 전압 신호(VSS), 리셋 신호(CLR)가 입력되는 CS 드라이버(80)의 TFT 소자(TFT-a, c 내지 j)가 형성되어 있는 열의 화소 영역에는 배선(15L1)이 형성되어 있다. 또한, 전압 신호 VCS1, VCS2가 입력되는 TFT 소자(TFT-k1, k2)가 형성되어 있는 열의 화소 영역에는, 보조 용량 신호 배선 CSL1, CSL2가 형성되어 있다. 각 행에 있어서의 CS 드라이버(80)는, 인접하는 행의 CS 드라이버(80)에 입력되는 클럭 신호와 전압 신호가 각각 역위상이 되도록 배치된다.
다음으로, CS 드라이버(80)의 동작에 대하여 설명한다. 도 32는, CS 드라이버(80)의 동작을 나타내는 타이밍차트이다. 도 32에서는, 보조 용량 배선 CS1을 구동하는 경우에 대하여 나타내고 있지만, 보조 용량 배선 CS2의 경우에도 마찬가지이다. 도 32에 있어서, t2부터 t3의 기간이 GL(n+1)의 게이트선(13G)이 선택되어 있는 기간이다. 제어 회로(도시생략)로부터 클럭 신호(CKC)와 클럭 신호(CKD)가 CS 드라이버(80)에 입력된다. 클럭 신호(CKC)와 클럭 신호(CKD)는 1 수평 주사 기간마다 위상이 반전된다. 또한, 도 32에서는 도시를 생략하였지만, 1 수직 주사 기간마다 일정 기간 H(High) 레벨이 되는 리셋 신호(CLR)가 제어 회로(도시생략)로부터 CS 드라이버(80)에 입력된다. 리셋 신호(CLR)가 입력되면, netC, netD, 게이트선(13G)은 L(Low) 레벨로 천이된다.
시각 t0부터 t1에 있어서, L 레벨의 클럭 신호(CKC)가 입력되고, H 레벨의 클럭 신호(CKD)가 입력되면, TFT-g가 온 상태로 되고, TFT-h가 오프 상태로 되기 때문에 netD는 H 레벨로 충전된다. 또한, TFT-c와 TFT-d가 온 상태로 되고, TFT-f가 오프 상태로 되기 때문에 netC는 L 레벨의 전원 전압(VSS)으로 충전되고, 배선 CL(n)에는 L 레벨의 전위가 출력된다.
다음으로, 시각 t1에 있어서, 클럭 신호(CKC)가 H 레벨이 되고, 클럭 신호(CKD)가 L 레벨이 되면, TFT-g가 오프 상태로 되고, TFT-h가 온 상태로 되기 때문에, netC는 L 레벨로 충전된다. 그리고, TFT-c와 TFT-d가 오프 상태로 되기 때문에 netC의 전위는 L 레벨로 유지되고, 배선 CL(n)에는 L 레벨의 전위가 출력된다.
시각 t2에 있어서, 클럭 신호(CKC)가 L 레벨, 클럭 신호(CKD)가 H 레벨로 되고, GL(n+1)의 게이트선(13G)을 통하여 세트 신호(S)가 CS 드라이버(80)에 입력되면, TFT-b가 온 상태로 되고, netC가 H 레벨로 충전된다. 또한, TFT-j가 온 상태로 되고, TFT-g가 온 상태, TFT-h가 오프 상태로 되기 때문에 netD는 L 레벨로 유지된다. TFT-c와 TFT-f는 오프 상태로 되기 때문에, netC의 전위는 내려가지 않고 유지된다. 이 동안에, TFT-d는 온 상태로 되어 있기 때문에, 배선 CL(n)에는 L 레벨의 전위가 출력된다.
시각 t3에 있어서, 클럭 신호(CKC)가 H 레벨이 되고, 클럭 신호(CKD)가 L 레벨이 되면, TFT-f가 온 상태로 되고, TFT-d가 오프 상태로 된다. netC에 접속된 캐패시터 Cbst에 의해, TFT-f의 드레인 단자의 전위 상승에 수반하여, netC는 클럭 신호(CKC)의 H 레벨보다 높은 전위까지 충전된다. 이 동안에, TFT-g와 TFT-j가 오프 상태, TFT-h가 온 상태로 되기 때문에, netD의 전위는 L 레벨로 유지된다. TFT-c는 오프 상태이기 때문에 netC의 전위는 내려가지 않고, 클럭 신호(CKC)의 H 레벨의 전위가 배선 CL(n)으로 출력되고, TFT-k1 및 TFT-k2가 온 상태로 된다. TFT-k1 및 TFT-k2가 온 상태가 되면, TFT-k1 및 TFT-k2에 입력되어 있는 전압 신호 VCS1의 전위가 보조 용량 배선 CS1로 출력된다.
시각 t4에 있어서, 클럭 신호(CKC)가 L 레벨이 되고, 클럭 신호(CKD)가 H 레벨이 되면, TFT-g가 온 상태로 되고, TFT-h가 오프 상태로 되기 때문에 netD는 H 레벨로 충전된다. 이에 의해 TFT-c는 온 상태로 되고 netC는 L 레벨로 충전된다. 이 동안에, TFT-d가 온 상태, TFT-f가 오프 상태로 되기 때문에, 배선 CL(n)에는 L 레벨의 전위가 출력되고, TFT-k1 및 TFT-k2가 오프 상태로 된다. 보조 용량 배선 CS1에 접속되어 있는 캐패시터 Ccs1에 의해, 보조 용량 배선 CS1의 전위는 H 레벨로 유지된다.
다음으로, 게이트 드라이버(11)와 CS 드라이버(80)의 동작을 나타내는 타이밍차트를 도 33a에 도시한다. 이 예에 있어서, m프레임째는, L 레벨의 전압 신호 VCS2와 H 레벨의 전압 신호 VCS1이 공급된다. 도 33a에 도시한 바와 같이, m프레임째에 있어서, GL(n-1) 내지 GL(n+1)의 게이트선(13G)은, 게이트 드라이버(11)에 의해 클럭 신호(CKA, CKB)에 따라서 순차 구동된다. CS 드라이버(80)에 있어서의 배선 CL(n-1) 내지 CL(n)의 전위는, 클럭 신호(CKC, CKD)에 따라서, 각각, 다음 단의 게이트선(13G)의 구동 후에 H 레벨로 천이된다. 배선 CL(n-1)에 접속되어 있는 TFT-k1, k2에는, 전압 신호 VCS2가 입력된다. 그로 인해, m프레임째에 있어서, 배선 CL(n-1)이 H 레벨이 되면, 보조 용량 배선 CS1(n-1)에는 전압 신호 VCS2의 L 레벨의 전위가 입력된다.
또한, 도 31b에 도시한 바와 같이, 배선 CL(n)에 접속되어 있는 TFT-k1, k2에는, 전압 신호 VCS1이 입력된다. 그로 인해, 배선 CL(n)이 H 레벨이 되면, 보조 용량 배선 CS(n)에는 전압 신호 VCS1의 H 레벨의 전위가 입력된다. 또한, 배선 CL(n+1)에 접속되어 있는 TFT-k1, k2에 대해서도 마찬가지로, L 레벨의 전압 신호 VCS2가 입력되면, 보조 용량 배선 CS1(n+1)에는 L 레벨의 전위가 입력된다.
(m+1)프레임째에서는, 전압 신호 VCS1, VCS2의 극성이 반전되고, H 레벨의 전압 신호 VCS2와 L 레벨의 전압 신호 VCS1이 공급된다. 그로 인해, 보조 용량 배선 CS1(n-1) 내지 CS1(n+1)에 입력되는 전위는 m프레임째와 반대가 된다.
따라서, 도 33b에 도시한 바와 같이, 시각 t1에 있어서, GL(n)의 게이트선(13G)이 구동되면, 부화소 PIX1(n), PIX2(n)의 스위칭 소자 T1, T2가 온으로 되고, 소스선(15S)에 정극성의 데이터 신호가 공급된다. 이에 수반되어 부화소 PIX1(n)과 부화소 PIX2(n)의 전위는 올라간다.
그리고, 시각 t2에 있어서 GL(n)의 게이트선(13G)의 전위가 H 레벨로부터 L 레벨로 천이되면, CS 드라이버(80)의 배선 CL(n-1)이 L 레벨로부터 H 레벨로 천이된다. 그리고, 시각 t2의 타이밍에 보조 용량 배선 CS2(n)에 L 레벨의 전압 신호 VCS2가 입력되면, 부화소 PIX2(n)의 전위는 캐패시터 Ccs2를 통하여 내려간다. 한편, 시각 t2에 있어서 GL(n+1)의 게이트선(13G)이 구동되고, 시각 t3에 있어서 GL(n+1)의 게이트선(13G)의 전위가 H 레벨로부터 L 레벨로 천이되면, CS 드라이버(80)의 배선 CL(n)이 H 레벨로 천이된다. 그리고, 시각 t3의 타이밍에 보조 용량 배선 CS1(n)에 H 레벨의 전압 신호 VCS1이 입력되면, 부화소 PIX1(n)의 전위는 캐패시터 Ccs1을 통하여 올라간다. 이에 의해, 부화소 PIX1(n)은 데이터 신호보다도 고휘도로 화상을 표시하고, 부화소 PIX2(n)은 데이터 신호보다도 저휘도로 화상을 표시한다.
<제11 실시 형태>
본 실시 형태에서는, 액정 표시 장치(1)의 표시 모드가 VA 모드인 경우에, 제9 및 제10 실시 형태와는 서로 다른 방법에 의해 시야각 특성을 개선하는 예를 설명한다.
도 34는, 본 실시 형태에 있어서의 화소 PIX의 등가 회로를 나타내는 도면이다. 도 34에 있어서, 제10 실시 형태와 마찬가지의 구성에는 제10 실시 형태와 동일한 부호를 부여하였다. 이하, 전술한 실시 형태와 상이한 부분에 대하여 설명한다.
도 34에 도시한 바와 같이, 화소 PIX에 있어서의 부화소 PIX1(n)과 부화소 PIX2(n)의 스위칭 소자 T1, T2의 게이트 단자는, GLa(n)의 게이트선(13G)에 접속되어 있다. 본 실시 형태에서는, 부화소 PIX1(n)은 캐패시터 C가 설치되지 않고, 화소 전극(17a)과 공통 전극(도시생략)의 사이에 형성되는 액정 용량 LC1을 갖는다.
부화소 PIX2에는 캐패시터 Ccs가 설치되어 있다. 캐패시터 Ccs의 한쪽 전극은 게이트선(13G)과 대략 평행하게 형성된 보조 용량 배선 CS와 접속되어 있다. 또한, 캐패시터 Ccs의 다른 쪽 전극은, 박막 트랜지스터를 포함하는 스위칭 소자 T3과 접속되어 있다. 스위칭 소자 T3의 게이트 단자는, GLa(n)의 게이트선(13G)과 대략 평행하게 형성된 GLb(n)의 게이트선(13G)(이하, '서브 게이트선'이라고 함)과 접속되어 있다. 또한, 스위칭 소자 T3의 소스 단자는, 화소 전극(17b)과 접속되고, 드레인 단자는 캐패시터 Ccs의 다른 쪽 전극과 접속되어 있다. 부화소 PIX2(n)은 화소 전극(17b)과 공통 전극(도시생략)에 의해 형성되는 액정 용량 LC2와, 캐패시터 Ccs에 의한 보조 용량을 갖는다.
이와 같이, 본 실시 형태에서는, 부화소 PIX1(n)과 부화소 PIX2(n) 사이의 GLa(n)의 게이트선(13G)에 대하여 부화소 PIX2(n)의 측에, GLb(n)의 서브 게이트선(13G)이 형성되어 있다. GLa(n)의 게이트선(13G)과 GLb(n)의 서브 게이트선(13G)은, 표시 영역 내에 설치된 각각에 대응하는 게이트 드라이버(11)에 의해 각각 구동된다. 또한, 보조 용량 배선 CS에는, 소스선(15S)에 입력되는 데이터 신호와 역극성의 전위가 보조 용량 제어 회로(도시생략)에 의해 인가된다.
여기서, GLa(n)의 게이트선(13G)을 구동하는 게이트 드라이버(11)(이하, '게이트 드라이버(11_A)'라고 함)의 표시 영역에서의 배치예를 도 35a, 35b에 도시한다. GLb(n)의 서브 게이트선(13G)을 구동하는 게이트 드라이버(11)(이하, '게이트 드라이버(11_B)'라고 함)(서브 게이트선 구동부)의 표시 영역에서의 배치예를 도 3 6a, 36b에 도시한다.
도 35a, 35b는, 각각의 도면에 도시한 열 200x의 화소 영역에서 연속되어 있다. 또한, 도 36a, 36b는, 각각의 도면에 도시한 열 201x의 화소 영역에서 연속되어 있다. 도 35a 및 도 35b, 도 36a 및 도 36b에 있어서, "TFT"의 표기는 생략되었지만, 각 도면에 기재된 "A 내지 J"는, "TFT-A 내지 TFT-J"를 나타내고 있다.
게이트 드라이버(11_A)를 구성하는 각 소자(TFT-A 내지 J, Cbst)는 도 35a 및 도 35b에 있어서의 GLa의 각 게이트선(13G)의 사이에 분산되어 배치되어 있다. 게이트 드라이버(11_A)의 TFT-B, D 내지 F, J는, GLa의 각 게이트선(13G)과 접속되어 있다. GLa의 각 게이트선(13G)은, 배선(15L1)을 통하여 공급되는 제어 신호(CKA, CKB, CLR, VSS)에 따라서 게이트 드라이버(11_A)에 의해 순차 구동된다.
도 36a 및 도 36b에 있어서, 게이트 드라이버(11_B)를 구성하는 각 소자(TFT-A 내지 J, Cbst)는, 게이트 드라이버(11_A)가 형성되지 않은 열에 있어서, GLa의 각 게이트선(13G)의 사이에 분산되어 배치되어 있다. 게이트 드라이버(11_B)의 TFT-B, D~F, J는, GLb의 각 게이트선(13G)과 접속되어 있다. GLb의 각 게이트선(13G)은, 배선(15L1)을 통하여 공급되는 제어 신호(CKA, CKB, CLR, VSS)에 따라서 게이트 드라이버(11_B)에 의해 순차 구동된다.
도 37은, 부화소 PIX1(n), PIX2(n)이 구동되는 타이밍차트를 나타내고 있다. 도 37에 도시한 바와 같이, 시각 t1에 있어서 게이트 드라이버(11_A)에 의해, GLa(n)의 게이트선(13G)의 전위가 H 레벨로 천이되면, 스위칭 소자 T1, T2가 온이 된다. 그리고, 소스선(15S)에 정극성의 데이터 신호가 입력되면, 이에 수반하여 부화소 PIX1(n) 및 부화소 PIX2(n)의 전위는, 데이터 신호의 전압에 따라서 올라가고, 부화소 PIX1(n) 및 부화소 PIX2(n)에 데이터가 기입된다.
시각 t2에 있어서 GLa(n)의 게이트선(13G)의 전위가 L 레벨로 천이된 후, 시각 t3에 있어서 게이트 드라이버(11_B)에 의해 GLb(n)의 서브 게이트선(13G)의 전위가 H 레벨로 천이된다. 스위칭 소자 T1은 오프로 되기 때문에, 부화소 PIX1(n)의 전위는 유지되고, 부화소 PIX1(n)에서는 데이터 신호와 동등한 휘도로 화상이 표시된다. 한편, 스위칭 소자 T3은 온으로 되기 때문에, 캐패시터 Ccs의 한쪽 단자측(Va)과 화소 전극(17b)이 동전위가 될 때까지 전하가 재분배된다. 이에 의해, 부화소 PIX2(n)의 전위는 내려가고, 데이터 신호보다도 저휘도로 화상이 표시된다.
<제12 실시 형태>
본 실시 형태에서는, 액정 표시 장치(1)의 표시 모드가 VA 모드인 경우에, 제10 및 제11 실시 형태와는 서로 다른 방법에 의해 시야각 특성을 개선하는 예를 설명한다. 도 38은, 본 실시 형태에 있어서의 화소 PIX의 등가 회로를 나타내는 도면이다. 도 38에 도시한 바와 같이, 본 실시 형태에서는, 화소 PIX에 있어서, GL1(n)의 게이트선(13G)과 GL2(n)의 게이트선(13G: 서브 게이트선)이 형성되어 있다. GL1(n)의 게이트선(13G)에는, 화소 전극(17a)에 접속된 스위칭 소자 T1의 게이트 단자가 접속되어 있다. GL2(n)의 게이트선(13G)에는, 화소 전극(17b)에 접속된 스위칭 소자 T2의 게이트 단자가 접속되어 있다. 또한, 화소 전극(17a)과 화소 전극(17b)의 사이에는 캐패시터 C가 접속되어 있다. GL1(n)의 게이트선(13G)과 GL2(n)의 게이트선(13G)은, 표시 영역 내에 설치된 각각에 대응하는 게이트 드라이버(11: 도 4 참조)에 의해 구동된다. 이하, GL1(n)의 게이트선(13G)을 구동하는 게이트 드라이버(11)를, 게이트 드라이버(11_1: 구동 회로)라고 한다. 또한, GL2(n)의 게이트선(13G)을 구동하는 게이트 드라이버(11)를, 게이트 드라이버(11_2: 서브 게이트선 구동부)라고 한다.
게이트 드라이버(11_1), 게이트 드라이버(11_2) 모두, 제1 실시 형태의 게이트 드라이버(11)의 구성과 마찬가지이지만, 단자(111, 112)에 입력되는 세트 신호(S)와, 단자(120)로부터의 주사 신호(OUT)의 출력처가 서로 다르다. 게이트 드라이버(11_1)는, 도 4에 도시한 단자(111, 112)에, 전단의 GL2(n-1)의 게이트선(13G)으로 출력된 주사 신호가 세트 신호(S)로서 입력된다. 그리고, 도 4에 도시한 단자(120)로부터 GL1(n)의 게이트선(13G)으로 주사 신호가 출력된다. 게이트 드라이버(11_2)는, 도 4에 도시한 단자(111, 112)에, GL1(n)의 게이트선(13G)으로 출력된 주사 신호가 세트 신호(S)로서 입력된다. 그리고, 도 4에 도시한 단자(120)로부터 GL2(n)의 게이트선(13G)으로 주사 신호가 출력된다.
여기서, 게이트 드라이버(11_1)와 게이트 드라이버(11_2)의 표시 영역에서의 배치예를 도 39a 내지 39d에 도시한다. 도 39a 내지 39d의 화소 영역은 연속되어 있다. 도 39a, 39b는, 각각의 도면에 도시한 열 200x의 화소 영역에서 연속되어 있다. 또한, 도 39c, 39d는, 각 도면에 도시한 열 202x의 화소 영역에서 연속되어 있다.
도 39a 내지 도 39d에 있어서, "TFT"의 표기는 생략되었지만, 각 도면에 있어서의 "A 내지 J"는, 게이트 드라이버(11)를 구성하는 TFT-A 내지 J를 나타내고 있다. 도 39a 및 도 39b에 도시한 바와 같이, 게이트 드라이버(11_1)를 구성하는 각 소자(TFT-A 내지 J, Cbst)는 GL1의 각 게이트선(13G)의 사이에 분산되어 배치되어 있다. 게이트 드라이버(11_1)의 TFT-B, J는, 전단의 GL2의 각 게이트선(13G)과 접속되어 있다. 또한, 게이트 드라이버(11_1)의 TFT-D 내지 F, Cbst는, GL1의 각 게이트선(13G)과 접속되어 있다. GL1의 각 게이트선(13G)은, 배선(15L1)을 통하여 공급되는 제어 신호(CKA, CKB, CLR, VSS)에 따라서 게이트 드라이버(11_1)에 의해 순차 구동된다.
도 39c 및 도 39d에 도시한 바와 같이, 게이트 드라이버(11_2)를 구성하는 각 소자(TFT-A 내지 J, Cbst)는 게이트 드라이버(11_1)가 형성되지 않은 열에 있어서, GL1의 각 게이트선(13G)의 사이에 분산되어 배치되어 있다. 게이트 드라이버(11_2)의 TFT-B, J는, GL1의 각 게이트선(13G)과 접속되어 있다. 또한, 게이트 드라이버(11_2)의 TFT-D 내지 F, Cbst는, 후단의 GL2의 각 게이트선(13G)과 접속되어 있다. GL2의 각 게이트선(13G)은, 배선(15L1)을 통하여 공급되는 제어 신호(CKA, CKB, CLR, VSS)에 따라서 게이트 드라이버(11_2)에 의해 순차 구동된다. 즉, 본 실시 형태에서는, GL2(n-1)의 게이트선(13G)의 구동 후, 게이트 드라이버(11_1)에 의해 GL1(n)의 게이트선(13G)이 구동된다. 그리고, GL1(n)의 게이트선(13G)의 구동 후, 게이트 드라이버(11_2)에 의해 GL2(n)의 게이트선(13G)이 구동된다.
도 40은, GL1(n)과 GL2(n)의 게이트선(13G)의 구동과 화소 전위의 변화를 나타내는 타이밍차트이다. 도 40에 도시한 바와 같이, 본 실시 형태에서는, 1 수평 기간을 T1 기간과 T2 기간으로 나누고, T1 기간에 있어서 GL1(n)의 게이트선(13G)을 구동시키고, T2 기간에 있어서 GL(2)의 게이트선(13G)을 구동시킨다.
시각 t1에 있어서 GL1(n)의 게이트선(13G)이 게이트 드라이버(11_1)에 의해 구동되고, 소스선(15S)에 정극성의 데이터 신호가 입력되면, 스위칭 소자 T1이 온으로 된다. 이에 의해, 부화소 PIX1의 전위는 데이터 신호에 따라서 증가된다. 시각 t2의 경과 후, GL1(n)의 게이트선(13G)의 전위가 L 레벨로 되고, GL2(n)의 게이트선(13G)이 게이트 드라이버(11_2)에 의해 구동되면, 스위칭 소자 T1이 오프가 되고, 스위칭 소자 T2가 온이 된다. 이에 의해, 부화소 PIX2의 전위는 데이터 신호에 따라서 증가한다. 이때, 부화소 PIX1의 전위는 플로팅 상태이기 때문에, 부화소 PIX1의 전위는 캐패시터 C를 통하여 증폭된다. 그 결과, 부화소 PIX2는, 데이터 신호에 따른 휘도에서 화상을 표시하고, 부화소 PIX1은, 데이터 신호보다도 고휘도로 화상을 표시한다.
<제13 실시 형태>
본 실시 형태에서는, 액정 표시 장치(1)의 표시 모드가 VA 모드인 경우에, 화소에 형성된 보조 용량의 전위를 제어하여 데이터 신호의 전압 진폭을 내리고, 소비 전력을 저감하는 예에 대하여 설명한다.
도 41은, 본 실시 형태에 있어서의 화소 PIX의 등가 회로를 나타내는 도면이다. 도 41에 도시한 바와 같이, 본 실시 형태에서는, 화소 PIX에는, GL(n)의 게이트선(13G)에 접속된 스위칭 소자 TFT-PIX와, 화소 전극(17)과, 캐패시터 Ccs와, 게이트선(13G)과 대략 평행하게 형성된 보조 용량 배선 CS(n)이 형성되어 있다. 캐패시터 Ccs의 한쪽 전극은 화소 전극(17)과 접속되고, 다른 쪽 전극은 보조 용량 배선 CS(n)과 접속되어 있다. 화소 PIX는, 화소 전극(17)과 공통 전극(18: 도 42 참조)의 사이에 형성되는 액정 용량 LC와, 캐패시터 Ccs에 의한 보조 용량을 갖는다.
도 42는, 본 실시 형태에 있어서의 표시 패널(2)의 단면을 나타내는 모식도이다. 도 42에 도시한 바와 같이, 액티브 매트릭스 기판(20a)과 대향 기판(20b)의 사이에 액정층(30)이 형성되어 있다. 대향 기판(20b)에는, 유리 기판(2b)에 공통 전극(18)이 형성되어 있다. 또한, 액티브 매트릭스 기판(20a)에 있어서, 화소 전극(17)의 하층에는 층간 절연막(24)을 개재하여 캐패시터 Ccs가 형성되어 있다. 공통 전극(18)과 화소 전극(17) 사이의 액정 용량 LC에 전압이 인가되지 않은 상태에서 액정 분자는 수직 배향되고, 인가되는 전압에 따라서 액정 분자의 배향이 변화된다. 본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 표시 영역 내에 설치된 게이트 드라이버(11)에 의해 게이트선(13G)을 구동시킨다. 또한, 표시 영역 내에 설치된 CS 드라이버(보조 용량 배선 구동부)에 의해 보조 용량 배선 CS(n)의 전위가 제어된다.
본 실시 형태에 있어서, 게이트 드라이버(11)와 CS 드라이버를 구성하는 소자가 일체로 되어 구성되어 있다. 도 43은, CS 드라이버와 게이트 드라이버(11)가 소자를 포함하는 등가 회로를 나타내는 도면이다. 도 43에 있어서의 TFT-A 내지 J, Cbst는, 제1 실시 형태의 게이트 드라이버(11)와 마찬가지의 구성이다. 도 43에 있어서, netA와 접속되지 않은 캐패시터 Cbst의 전극과, TFT-F의 소스 단자와, TFT-E 및 TFT-D의 드레인 단자가 접속되어 있는 배선을 배선 CL(n)이라 한다. 배선 CL(n)은 GL(n+1)의 게이트선(13G)과 접속되어 있다.
게이트 드라이버(11)의 배선 CL(n)은, TFT-K의 게이트 단자와 접속되어 있다. TFT-K는, CS 드라이버를 구성하는 스위칭 소자이다. TFT-K의 소스 단자에는 전압 신호 VCS1 또는 VCS2가 입력되고, 드레인 단자는 보조 용량 배선 CS(n)과 접속되어 있다.
제1 실시 형태와 마찬가지로, GL(n+1)의 게이트선(13G)을 구동하는 게이트 드라이버(11)의 TFT-B, J는, 전단(GL(n))의 게이트선(13G)으로부터 세트 신호(S)가 입력된다. 제어 신호(CKA, CKB, CLR, VSS)에 따라서 배선 CL(n)의 전위가 GL(n+1)의 게이트선(13G)으로 출력된다. TFT-K는, 배선 CL(n)의 전위가 H 레벨로 천이되면 온 상태가 되고, 전압 신호 VCS1 또는 VCS2의 전위가 보조 용량 배선 CS(n)에 입력된다. 전압 신호 VCS1, VCS2는, 전위가 역위상이 되는 전압 신호이며, 제어 회로(도시생략)에 의해, 프레임마다 그 극성이 반전되어 입력된다.
여기서, 도 43에 도시한 각 소자의 표시 영역에서의 배치예를 도 44a, 44b에 도시한다. 도 44a, 44b는, 각 도면에서의 열 200x에 있어서 연속되어 있다. 도 44a, 44b에 도시한 바와 같이, 게이트선(13G)과 대략 평행해지도록 보조 용량 배선 CS가 형성되어 있다. 도 44a, 44b에 있어서," TFT-"의 표기는 생략되었지만, 각 도면에 있어서의 "A 내지 K"는, TFT-A 내지 J를 나타내고 있다. 각 도면에 도시한 바와 같이, TFT-A 내지 J, Cbst, TFT-K는, 각 게이트선(13G)의 사이에 있어서의 화소 영역으로 분산되어 배치되어 있다. 또한, 예를 들어 GL(n)의 게이트선(13G)을 구동하는 게이트 드라이버(11)의 TFT-B, J의 게이트 단자는, GL(n-1)의 게이트선(13G)과 접속되어 있다. TFT-D 내지 F의 소스 단자와 Cbst의 한쪽 전극은, GL(n)의 게이트선(13G)과 접속되어 있다.
도 44b에 있어서 TFT-K가 형성되어 있는 열의 화소 영역에는, 전압 신호 VCS1 또는 VCS2를 공급하는 보조 용량 신호 배선 VCSL1, VCSL2가 소스선(15S)과 대략 평행해지도록 형성되어 있다. TFT-K의 게이트 단자와 TFT-F의 소스 단자는, 배선 CL(n)에 의해 접속되어 있다. TFT-K의 드레인 단자는 보조 용량 배선 CS와 접속되어 있다. 각 TFT-K는, 인접하는 행에 배치되어 있는 TFT-K에 입력되는 전압 신호와 전위가 역위상이 되도록 배치된다.
다음으로, 도 43에 도시한 등가 회로로 구성되는 게이트 드라이버(11) 및 CS 드라이버의 동작에 대하여 설명한다. 도 45는, 도 43에 도시한 등가 회로의 동작을 나타내는 타이밍차트이다. 도 45에서는, GL(n+1)의 게이트선(13G)이 게이트 드라이버(11)에 의해 구동되는 예를 나타내고 있다. 게이트 드라이버(11)에 의해 게이트선(13G)을 구동시키는 동작은, 도 9에서 설명한 동작(GL(n)의 게이트선(13G)을 구동하는 예)과 마찬가지이기 때문에, 설명을 생략한다.
도 45의 시각 t3에 있어서, netA의 전위가 더 증폭되고, 배선 CL(n), 즉, GL(n+1)의 게이트선(13G)에 H 레벨의 전위가 입력되면, TFT-K가 온 상태가 된다. 이에 의해, TFT-K에 입력되는 전압 신호 VCS1의 전위가 보조 용량 배선 CS(n)으로 출력된다. 이 예에서는, H 레벨의 전압 신호 VCS1이 입력되어 있다. 보조 용량 배선 CS(n)의 전위는, 전압 신호 VCS1에 따라서 L 레벨로부터 H 레벨로 천이된다.
즉, 도 46에 도시한 바와 같이, GL(n-1)로부터 GL(n)의 각 게이트선(13G)이 순차 구동되고, 다음 단의 게이트선(13G)이 구동되는 타이밍에 배선 CL의 전위가 L 레벨로부터 H 레벨로 천이된다. 도 46에 있어서, m프레임째에, H 레벨의 전압 신호 VCS1과 L 레벨의 전압 신호 VCS2가 제어 회로(도시생략)에 의해 출력되는 경우, m+1프레임째는, L 레벨의 전압 신호 VCS1과 H 레벨의 전압 신호 VCS2가 제어 회로(도시생략)에 의해 출력된다.
도 44a, 44b에 도시한 바와 같이, 보조 용량 배선 CS(n-1)과, 보조 용량 배선 CS(n+1)에 접속되어 있는 TFT-K에는 전압 신호 VCS2가 입력된다. 또한, 보조 용량 배선 CS(n)에 접속되어 있는 TFT-K에는 전압 신호 VCS1이 입력된다. 그로 인해, 보조 용량 배선 CS(n-1)의 전위는, GL(n)의 게이트선(13G)이 구동될 때까지는, m-1프레임째에 입력된 전압 신호 VCS2에 의해 H 레벨이 유지된다. 그리고, GL(n)의 게이트선(13G)이 구동되는 타이밍, 즉, 배선 CL(n-1)의 전위가 H 레벨이 되면, m프레임째의 전압 신호 VCS2에 의해 L 레벨로 천이된다.
또한, 보조 용량 배선 CS(n)의 전위는, GL(n+1)의 게이트선(13G)이 구동될 때까지는, m-1프레임째에 입력된 전압 신호 VCS1에 의해 L 레벨이 유지된다. 그리고, GL(n+1)의 게이트선(13G)이 구동되는 타이밍, 즉, 배선 CL(n)의 전위가 H 레벨이 되면, m프레임째의 전압 신호 VCS1에 의해 H 레벨로 천이된다. 마찬가지로, 보조 용량 배선 CS(n+1)의 전위는, 배선 CL(n+1)의 전위가 H 레벨이 되면, m프레임째의 전압 신호 VCS2에 의해 L 레벨로 천이된다.
m+1프레임째에서는, m프레임째의 전압 신호 VCS1, VCS2의 극성이 각각 반전되고, 보조 용량 배선 CS(n-1) 내지 CS(n+1)은 m프레임째에 있어서의 각 전위의 극성이 반전된 전위가 입력된다.
따라서, GL(n)의 게이트선(13G)에 접속되어 있는 화소 전극(17)을 갖는 화소 PIX(n)의 전위는, m프레임째에 있어서, GL(n)의 게이트선(13G)이 구동되면, 데이터 신호에 따라서 증가한다. 그리고, GL(n+1)의 게이트선(13G)이 구동되고, 보조 용량 배선 CS(n)이 H 레벨이 되면, 화소 PIX(n)의 전위는 캐패시터 Ccs를 통하여 증폭된다. 또한, m+1프레임째에서는, 부극성의 데이터 신호가 소스선(15S)에 입력되고, L 레벨의 전압 신호 VCS1이 보조 용량 신호 배선 VCSL1을 통하여 보조 용량 배선 CS(n)에 입력된다. 그 결과, GL(n)의 게이트선(13G)이 구동되면, 데이터 신호에 따라서 화소 PIX(n)의 전위는 부극성측으로 증가하고, GL(n+1)의 게이트선(13G)이 구동되어 보조 용량 배선 CS(n)이 H 레벨이 되면, 캐패시터 Ccs를 통하여 부극성측으로 증폭된다.
이에 의해, 화소 PIX(n)은 m프레임째에 있어서 입력되는 데이터 신호보다도 고휘도의 화상을 표시할 수 있다. 그 결과, 데이터 신호의 진폭을 내릴 수 있어, 저소비 전력화를 도모할 수 있다. 또한, 본 실시 형태에서는, 보조 용량 배선 CS의 전위를 제어하는 CS 드라이버를 구성하는 소자(TFT-K)를 게이트 드라이버(11)와 함께 표시 영역 내에 형성하고, 보조 용량 신호 배선 VCSL1, VCSL2를 통하여 소스 드라이버(3)측으로부터 전압 신호 VCS1, VCS2를 CS 드라이버에 공급한다. 그로 인해, CS 드라이버를 표시 영역 밖에 설치하는 경우와 비교하여, 소스 드라이버(3)가 설치되지 않은 변에 대하여 협프레임화를 도모할 수 있다.
<제14 실시 형태>
본 실시 형태에서는, 액정 표시 장치(1)의 표시 모드가 FFS(Fringe Field Switching) 모드인 경우에, 공통 전극의 전위를 제어하여 데이터 신호의 전압 진폭을 내리고, 소비 전력을 저감하는 예에 대하여 설명한다.
도 47은, 본 실시 형태에 있어서의 화소 PIX의 등가 회로를 나타내는 도면이다. 도 47에 도시한 바와 같이, 화소 PIX에는, GL(n)의 게이트선(13G)에 접속된 TFT-PIX와, 화소 전극(17)과, 캐패시터 C와, 게이트선(13G)과 대략 평행하게 형성된 공통 전극선[18L(COM(n))]이 형성되어 있다. 캐패시터 C의 한쪽 전극은 화소 전극(17)과 접속되고, 다른 쪽 전극은 COM(n)의 공통 전극선(18L)과 접속되어 있다. 화소 PIX는, 화소 전극(17)과 공통 전극선(18L)에 의해 형성되는 액정 용량 LC와, 캐패시터 C의 보조 용량을 갖는다.
도 48은, 본 실시 형태에 있어서의 표시 패널(2)의 단면을 나타내는 모식도이다. 도 48에 도시한 바와 같이, 액티브 매트릭스 기판(20a)과 대향 기판(20b)의 사이에 액정층(30)이 형성되어 있다. 또한, 액티브 매트릭스 기판(20a)에는, 빗살 모양으로 화소 전극(17)이 형성되어 있다. 화소 전극(17)의 하층에는 층간 절연막(24)을 개재하여 공통 전극선(18L)이 형성되어 있다. 공통 전극선(18L)과 화소 전극(17)의 사이에 전압이 인가되지 않은 상태에서 액정 분자가 수평 배향되고, 인가되는 전압에 따라서 액정 분자의 배향이 변화된다.
본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 표시 영역 내에 설치된 게이트 드라이버(11)에 의해 게이트선(13G)을 구동시킴과 함께, 표시 영역 내에 설치된 COM 드라이버(공통 전극 구동부)에 의해 공통 전극선(18L)의 전위를 제어한다. 공통 전극선(18L)의 전위는, 프레임마다 그 극성이 반전된다. 소스선(15S)에는, 프레임마다 공통 전극선(18L)에 대하여 그 극성이 반전된 데이터 신호가 입력된다.
본 실시 형태에 있어서, 게이트 드라이버(11)와 COM 드라이버를 구성하는 소자가 일체로 되어 구성되어 있다. 도 49는, COM 드라이버와 게이트 드라이버(11)의 소자를 포함하는 등가 회로를 나타내는 도면이다. 도 49에 도시한 등가 회로에서는, GL(n-1)의 게이트선(13G)을 구동하고, TFT-K의 소스 단자가 COM(n)의 공통 전극선(18L)과 접속되어 있는 점 이외에는, 제13 실시 형태의 도 43에 도시한 등가 회로와 동등한 구성이다. 본 실시 형태에 있어서, TFT-K는, COM 드라이버를 구성하는 스위칭 소자이다. TFT-K의 드레인 단자에 입력되는 전압 신호 V1, V2는, 전위가 역위상이 되는 전압 신호이다. 전압 신호 V1, V2는, 제어 회로(도시생략)에 의해 프레임마다 그 극성이 반전된다.
여기서, 도 49에 도시한 등가 회로를 구성하는 각 소자의 표시 영역에서의 배치예를 도 50a, 50b에 도시한다. 도 50a, 50b는, 각 도면에 있어서의 열 200x에 있어서 연속되어 있다. 도 50a, 50b에 도시한 바와 같이, 게이트선(13G)과 대략 평행해지도록 공통 전극선(18L)이 형성되어 있다. 도 50a, 50b에 있어서, "TFT-F"의 표기는 생략되었지만, 각 도면에 있어서의 A 내지 K는, 상기한 TFT-A 내지 K를 나타내고 있다. TFT-A 내지 J, Cbst, TFT-K는, 각 게이트선(13G)의 사이에 있어서의 화소 영역으로 분산되어 배치되어 있다. GL(n-1)의 게이트선(13G)을 구동하는 게이트 드라이버(11)의 TFT-B, J의 게이트 단자는, 전단 GL(n-2)의 게이트선(13G)과 접속되고, TFT-D 내지 F의 소스 단자와 Cbst의 한쪽 전극은, GL(n-1)의 게이트선(13G)과 접속되어 있다.
도 50b에 있어서 TFT-K가 형성되어 있는 열의 화소 영역에는, 전압 신호 V1 또는 V2를 공급하는 공통 전극 신호 배선 VL1, VL2가 소스선(15S)과 대략 평행해지도록 형성되어 있다. GL(n-1)의 게이트선(13G)을 구동하는 게이트 드라이버(11)의 TFT-F의 소스 단자는, 배선 CL(n)에 의해 TFT-K의 게이트 단자와 접속되어 있다. TFT-K의 소스 단자는, COM(n)의 공통 전극선(18L)과 접속되어 있다. 각 TFT-K는, 인접하는 행에 배치되어 있는 TFT-K에 입력되는 전압 신호와 전위가 역위상이 되도록 배치된다.
다음으로, 게이트 드라이버(11) 및 COM 드라이버의 동작에 대하여 설명한다. 도 51은, 도 49에 도시한 등가 회로의 동작을 나타내는 타이밍차트이다. 도 51에서는, GL(n+1)의 게이트선(13G)을 게이트 드라이버(11)에 의해 구동하는 예를 나타내고 있다. 게이트 드라이버(11)에 의해 게이트선(13G)을 구동시키는 동작은, 도 9에서 설명한 동작(GL(n)의 게이트선(13G)을 구동하는 예)과 마찬가지이기 때문에, 설명을 생략한다.
도 51의 시각 t3에 있어서, 클럭 신호(CKA)가 H 레벨로 천이됨으로써 netA의 전위가 더 증폭되고, 배선 CL(n), 즉, GL(n-1)의 게이트선(13G)으로 H 레벨의 전위가 출력되면, TFT-K가 온 상태로 된다. 이에 의해, TFT-K에 입력되는 전압 신호 V1의 전위가 COM(n)의 공통 전극선(18L)으로 출력된다. 이 예에 있어서, H 레벨의 전압 신호 V1이 입력된다. COM(n)의 공통 전극선(18L)의 전위는, L 레벨로부터 H 레벨로 천이된다. COM(n)의 공통 전극선(18L)이 H 레벨로 천이된 후, GL(n-1)의 게이트선(13G)의 구동과 마찬가지로 하여 GL(n)의 게이트선(13G)이 구동된다.
즉, 도 52에 도시한 바와 같이, GL(n-1)부터 GL(n+1)의 각 게이트선(13G)이 순차 구동되고, 전단의 게이트선(13G)이 구동되는 타이밍에 배선 CL(n-1) 내지 CL(n+1)의 전위가 L 레벨로부터 H 레벨로 순차 천이된다. 도 52에 있어서, m프레임째에, H 레벨의 전압 신호 V1과 L 레벨의 전압 신호 V2가 제어 회로(도시생략)에 의해 출력된다. m+1프레임째에는, L 레벨의 전압 신호 V1과 H 레벨의 전압 신호 V2가 제어 회로(도시생략)에 의해 출력된다.
COM(n)의 공통 전극선(18L)에 접속되어 있는 TFT-K에는 전압 신호 V1이 입력되고, COM(n+1)의 공통 전극선(18L)에 접속되어 있는 TFT-K에는 전압 신호 V2가 입력된다(도 50a, 50b 참조). 그로 인해, COM(n)의 공통 전극선(18L)의 전위는, GL(n-1)의 게이트선(13G)이 구동될 때까지는, m-1프레임째에 입력된 전압 신호 V1에 의해 L 레벨이 유지된다. 그리고, GL(n-1)의 게이트선(13G)이 구동되는 타이밍, 즉, 배선 CL(n)의 전위가 H 레벨이 되면, m프레임째의 전압 신호 V1에 의해 H 레벨로 천이된다. 또한, COM(n-1)의 공통 전극선(18L)의 전위는, 상기와 마찬가지로, GL(n-2)의 게이트선(13G)이 구동되는 타이밍, 즉, 배선 CL(n-1)의 전위가 H 레벨이 되면, m프레임째의 전압 신호 V2에 의해 L 레벨로 천이된다.
m+1프레임째에서는, m프레임째의 전압 신호 V1, V2의 극성이 각각 반전되기 때문에, COM(n-1) 내지 COM(n+1)의 공통 전극선(18L)의 각 전위는, m프레임째의 극성을 반전한 전위가 입력된다. 각 화소 PIX에 있어서의 공통 전극선(18L)의 전위는, 그 화소 PIX의 데이터의 기입 전에 극성이 반전되고, 공통 전극선(18L)에 대하여 역극성이 되는 데이터 신호가 소스 드라이버(3)로부터 소스선(15S)에 대하여 출력된다. 그로 인해, m프레임째에 있어서, 화소 PIX(n)에 부극성의 데이터 신호가 기입되는 경우에는, 도 52에 도시한 바와 같이, 배선 CL(n)의 전위가 H 레벨이 되고, COM(n)의 공통 전극선(18L)의 전위가 H 레벨로 천이되면, 화소 PIX(n)의 전위는 정극성측으로 일단 증가한다. 그리고, GL(n)의 게이트선(13G)이 구동되고, 소스선(15S)에 부극성의 데이터 신호가 입력된다. 이에 의해, 화소 PIX(n)의 전위는, 데이터 신호와 COM(n)의 공통 전극선(18L)의 전위에 따라서 부극성측으로 증가하고, m+1프레임째까지 유지된다.
m+1프레임째에 있어서, COM(n)의 공통 전극선(18L)의 전위가 H 레벨로부터 L 레벨로 천이되면, 화소 PIX(n)의 전위는 부극성측으로 증가한다. 그리고, GL(n)의 게이트선(13G)이 구동되고, 소스선(15S)에 정극성의 데이터 신호가 입력된다. 이에 의해, 화소 PIX(n)의 전위는, 데이터 신호와 COM(n)의 공통 전극선(18L)의 전위에 따라서 정극성측으로 증가하고, m+2프레임째까지 유지된다.
이와 같이, 프레임마다 극성이 반전되는 공통 전극선(18L)에 대하여 데이터 신호의 극성을 반전시킴으로써, 공통 전극선(18L)의 전위가 일정한 경우와 비교하여 데이터 신호의 진폭을 내릴 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 게이트 드라이버(11)와 함께, 공통 전극선(18L)의 전위를 제어하는 COM 드라이버를 구성하는 소자를 표시 영역 내에 설치함으로써, 소스 드라이버(3)가 설치된 1변을 제외한 3변에 대하여 협프레임화를 도모할 수 있다.
<제15 실시 형태>
제14 실시 형태에서는, 화소 전극과 공통 전극에 의해 발생하는 횡전계에 의해 액정 분자의 배향을 제어하는 예에 대하여 설명하였다. 본 실시 형태에서는, 액정 분자의 응답 속도를 향상시키기 위해, 종전계와 횡전계를 사용하여 액정 분자의 배향을 제어하는 예에 대하여 설명한다.
도 53은, 본 실시 형태에 있어서의 화소의 등가 회로를 나타내는 도면이다. 또한, 도 54는, 도 53에 도시한 화소의 단면을 나타내는 모식도이다. 이하, 도 53 및 도 54를 이용하여 본 실시 형태에 있어서의 표시 패널(2)과 화소의 구성에 대하여 설명한다.
본 실시 형태에 있어서의 화소 PIX에는, 도 53에 도시한 바와 같이, 게이트선(13G) 및 소스선(15S)에 접속된 TFT-PIX와, 화소 전극(17)과, 공통 전극(18)과, 캐패시터 C가 설치되어 있다. 또한, 화소 PIX에는, 게이트선(13G)과 대략 평행하게 형성된 공통 전극선(18L)이 설치되어 있다. TFT-PIX의 드레인 단자에는, 화소 전극(17)과 캐패시터 C의 한쪽 전극이 접속되어 있다. 캐패시터 C의 다른 쪽 전극은 공통 전극선(18L)과 접속되어 있다.
도 54에 도시한 바와 같이, 대향 기판(20b)에는, 유리 기판(2b) 위에 대향 전극(181)과 블랙 매트릭스 및 컬러 필터(모두 도시생략)가 형성되어 있다. 대향 전극(181)의 상층에는, 오버코트층(19)이 형성되어 있다. 액티브 매트릭스 기판(20a)에는, 화소 전극(17)과 공통 전극(18)이 병렬로 설치되고, 화소 전극(17)과 공통 전극(18)의 하층에는 층간 절연막(24)이 형성되어 있다. 층간 절연막(24)의 하층에는 공통 전극선(18L)이 형성되고, 층간 절연막(24)에 형성된 콘택트 홀을 통해 공통 전극선(18L)과 공통 전극(18)은 접속되어 있다.
화소 PIX는, 액정 용량 CLC1, CLC2a, CLC2b를 갖는다. 액정 용량 CLC1은, 화소 전극(17)과 공통 전극(18)의 사이에 형성된다. 액정 용량 CLC2a는, 대향 전극(181)과 화소 전극(17)의 사이에 형성된다. 액정 용량 CLC2b는, 공통 전극(18) 및 공통 전극선(18L)과 대향 전극(181)의 사이에 형성된다. 액정 용량 CLC1에 의해 횡전계가 발생하고, 액정 용량 CLC2a와 액정 용량 CLC2b에 의해 종전계가 발생한다.
공통 전극(18) 및 공통 전극선(18L)의 전위는, 프레임마다 그 극성이 반전되도록, 후술하는 COM 드라이버(공통 전극 구동부)에 의해 제어된다. 또한, 공통 전극(18) 및 공통 전극선(18L)에 대하여 극성이 반전된 데이터 신호가 소스 드라이버(3)로부터 소스선(15S)에 입력된다.
정극성의 데이터 신호를 화소에 기입하는 경우에 있어서, 예를 들어 대향 전극(181)에 직류 전압 7.5V, 화소 전극(17)과 공통 전극(18) 및 공통 전극선(18L)에 15V가 각각 인가되면, 화소 전극(17)과 공통 전극(18)의 사이에 횡전계가 발생하지 않는다. 그 결과, 도 55a에 도시한 바와 같이 액정 분자(301)가 수직 배향이 된다. 이와 같은 배향이 되는 화소는 흑색 표시로 된다. 한편, 상기에 있어서, 화소 전극(17)을 0V로 하면, 화소 전극(17)과 공통 전극(18)의 사이에 횡전계가 발생한다. 이 경우에는, 도 55b에 도시한 바와 같이, 횡전계의 강도에 따라서 액정 분자(301)의 배향이 변화된다. 이와 같은 배향이 되는 화소는 백색 표시로 된다. 횡전계가 없어지면, 종전계의 작용에 의해, 액정 분자(301)가 수직 배향으로 되돌아간다. 이에 의해, 액정 분자(301)의 응답 속도가 향상된다.
또한, 부극성의 데이터 신호를 기입하는 경우에 있어서, 예를 들어 화소 전극(17)에 15V, 공통 전극(18) 및 공통 전극선(18L)에 0V를 인가하면, 액정 분자(301)는 도 55b에 도시한 배향 상태가 되어 백색 표시로 된다. 이 경우에 있어서, 화소 전극(17)을 0V로 하면, 액정 분자(301)는 도 55a에 도시한 배향 상태(수직 배향)가 되어 흑색 표시로 된다.
본 실시 형태에 있어서, 게이트선(13G)은, 제1 실시 형태와 마찬가지로, 표시 영역 내에 설치된 게이트 드라이버(11)에 의해 구동된다. 또한, 공통 전극(18) 및 공통 전극선(18L)의 전위를 제어하는 COM 드라이버도 표시 영역 내에 설치되어 있다.
본 실시 형태에 있어서의 게이트 드라이버(11)와 COM 드라이버는, 전술한 제14 실시 형태와 마찬가지로, 게이트 드라이버(11)에 COM 드라이버를 구성하는 소자가 일체로 되어 구성되어 있다. 본 실시 형태에 있어서의 게이트 드라이버(11)와 COM 드라이버 등가 회로는, 도 49에 도시한 등가 회로와 마찬가지이다. 또한, 본 실시 형태에 있어서의 게이트 드라이버(11) 및 COM 드라이버를 구성하는 각 소자는, 전술한 도 50a, 50b와 마찬가지로 표시 영역 내에 배치되어 있으며, 화소의 구동을 나타내는 타이밍차트는 전술한 도 52와 마찬가지이다.
따라서, 도 52에 도시한 바와 같이, m프레임째에 있어서, 배선 CL(n)의 전위가 H 레벨이 되고, COM(n)의 공통 전극선(18L)과 공통 전극(18)의 전위가 H 레벨로 천이되면, 화소 PIX(n)의 전위는 정극성측으로 일단 증가한다. 그리고, GL(n)의 게이트선(13G)이 구동되고, 소스선(15S)에 부극성의 데이터 신호가 입력된다. 이에 의해, 화소 PIX(n)의 전위는, 데이터 신호와 COM(n)의 공통 전극선(18L) 및 공통 전극(18)의 전위에 따라서 부극성측으로 증가하고, m+1프레임째까지 유지된다.
m+1프레임째에서는, COM(n)의 공통 전극선(18L) 및 공통 전극(18)의 전위가 H 레벨로부터 L 레벨로 천이되고, 화소 PIX(n)의 전위는 부극성측으로 증가한다. 그리고, GL(n)의 게이트선(13G)이 구동되고, 소스선(15S)에 정극성의 데이터 신호가 입력된다. 이에 의해, 화소 PIX(n)의 전위는, 데이터 신호와 COM(n)의 공통 전극선(18L) 및 공통 전극(18)의 전위에 따라서 정극성측으로 증가하고, m+2프레임째까지 유지된다.
이와 같이, 종전계와 횡전계를 병용함으로써 각 화소에 있어서의 액정층(30)의 응답 속도를 고속화시킬 수 있다. 또한, 공통 전극선(18L) 및 공통 전극(18)의 전위를 제어하는 COM 드라이버와 게이트선(13G)을 구동하는 게이트 드라이버(11)를 표시 영역 내에 형성함으로써, 소스 드라이버(3)가 설치된 1변을 제외한 변에 대하여 협프레임화를 도모할 수 있다.
이상, 본 발명의 실시 형태를 설명하였지만, 전술한 실시 형태는 본 발명을 실시하기 위한 예시에 지나지 않는다. 따라서, 본 발명은 전술한 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위 내에서 전술한 실시 형태를 적절히 변형, 또는 조합하여 실시하는 것이 가능하다. 이하, 본 발명의 변형예에 대하여 설명한다.
<변형예>
(1) 전술한 제1 내지 제15 실시 형태에 있어서, 하나의 화소 영역에 TFT-F(도 8c 및 도 10b 참조)가 형성되어 있는 예에 대하여 설명하였지만, 복수의 화소 영역에 걸쳐 TFT-F가 형성되어 있어도 된다. 도 56은, 본 변형예에 있어서의 TFT-F의 접속예를 나타내는 평면도이다. 도 56에 도시한 바와 같이, TFT-F는, P31과 P32의 2개의 화소 영역에 형성된 TFT-F1과 TFT-F2를 병렬로 접속하여 구성되어 있다. P31과 P32의 각 화소 영역에는, 소스 배선층(15)에 의해, 배선(15L1)과, TFT-F1과 TFT-F2의 드레인 단자(15d)가 형성되어 있다. 또한, 게이트 배선층(13)에 의해, P31과 P32의 화소 영역에 걸쳐 배선(13N)이 형성됨과 함께, 배선(13N)과 접속된 TFT-F1과 TFT-F2의 게이트 단자(13g)가 형성되어 있다. TFT-F1과 TFT-F2의 소스 단자(15s)는, 콘택트부 CH5에 있어서 GL(n)의 게이트선(13G)과 접속되어 있다.
TFT-F1과 TFT-F2에는, 배선(15L1)을 통하여 클럭 신호(CKA)가 입력되고, TFT-F1과 TFT-F2로부터 콘택트부 CH5를 통하여 게이트선(13G)에 netA의 전위가 출력된다. 이와 같이, 다른 TFT와 비교하여 출력이 큰 TFT-F나 TFT-D를 복수의 화소 영역에 걸쳐 구성함으로써 화소 영역의 개구율의 저하를 억제하면서, TFT 자체를 크게 구성할 수 있다.
(2) 전술한 제1 실시 형태에서는, 모든 색의 화소 영역에 게이트 드라이버(11)의 스위칭 소자나 배선(15L1)이 형성되어 있는 예에 대하여 설명하였지만, 제1 내지 제15 실시 형태에 있어서, 특정한 색의 화소 영역에만, 게이트 드라이버(11)나 CS 드라이버(80) 등의 구동 회로를 구성하는 소자를 형성하도록 하여도 된다. 도 57은, 본 변형예에 있어서의, 게이트 드라이버(11)를 구성하는 스위칭 소자(예를 들어, TFT-A)의 접속예를 나타내는 평면도이다. 도 57에 도시한 바와 같이, 전원 전압 신호(VSS) 및 리셋 신호(CLR)를 TFT-A에 공급하기 위한 배선(15L1)은 청(B)의 화소 영역 P41b, P42b에 형성되어 있다. 또한, TFT-A는, 화소 영역 P41b에 형성되어 있다. TFT-A의 게이트 단자(13g)는, 화소 영역 P42b의 콘택트부 CH2에 있어서 배선(15L1)과 접속되도록 P41b부터 P42b의 화소 영역에 걸쳐 형성되어 있다. 이와 같이, 특정한 색의 화소 영역에 TFT와 배선(15L1)을 형성함으로써, 게이트 드라이버(11)를 구성하는 소자를 더 분산시킬 수 있어, 개구율의 저하를 억제할 수 있다. 또한, 적(R), 녹(G), 청(B) 중, 적(R) 화소와 녹(G) 화소에 비하여 휘도의 영향이 작은 청(B) 화소에 스위칭 소자나 배선을 배치함으로써, 화소 영역에 게이트 드라이버(11)를 배치함에 따른 휘도 저하의 영향을 저감할 수 있다.
(3) 또한, 전술한 변형예 (2)에 있어서, 구동 회로를 구성하는 소자가 형성되는 화소 영역을 다른 색의 화소 영역보다 크게 구성하여도 된다. 도 58은, 게이트 드라이버(11)를 구성하는 소자(예를 들어 TFT-A와 배선(15L1))가 형성되어 있는 화소 영역의 구성을 나타내는 평면도이다. 도 58에 도시한 바와 같이, TFT-A와 배선(15L1)이 형성되어 있는 화소 영역 P41b, P42b는, 가로 방향(소스선(15S)의 배열 방향)의 길이가, 다른 색의 화소 영역의 가로 방향 길이와 비교하여 크게 형성되어 있다. 이와 같이 구성함으로써, 변형예 (2)의 경우에 비하여, 적(R), 녹(G), 청(B)의 각 화소 영역의 개구율이 대략 균일화되어, 개구율의 차에 따라 발생하는 색 밸런스의 변화가 억제된다.
(4) 전술한 제1 실시 형태에서는, 화소 영역에 형성되는 게이트 드라이버(11)와 화소 전극(17)의 간섭을 피하기 위해서, 화소 전극(17)과 게이트 드라이버(11)의 사이에 실드층(16)이 형성되어 있는 예에 대하여 설명하였다. 제2 내지 제15 실시 형태에 있어서도, 구동 회로를 구성하는 소자와 화소 전극의 사이에 실드층(16)이 형성되어 있어도 된다. 또한, 제1 내지 제15 실시 형태에 있어서, 실드층(16)을 형성하지 않고, 화소 영역에서, 화소 전극과 겹치지 않도록 구동 회로의 소자를 배치하도록 하여도 된다. 도 59는, 게이트 드라이버(11)를 구성하는 소자로서 TFT-A가 배치되어 있는 화소 영역을 나타내는 평면도이다. 도 59에 도시한 바와 같이, TFT-A와, 배선(13N) 및 배선(15L1)은, 화소 전극(17)과 겹치지 않는 위치에 형성되어 있다. 이와 같이 구성함으로써, 게이트 드라이버(11)를 구성하는 스위칭 소자 및 배선과 화소 전극(17)의 사이에 발생하는 기생 용량이 저감되어 적절하게 화상 표시를 행할 수 있다.
(5) 전술한 제1 내지 제15 실시 형태에 있어서, 게이트 드라이버(11)를 구성하는 배선(13N) 및 배선(15L1: 배선부)을 액정의 표시 모드에 따른 화소 영역 내의 위치에 형성하도록 하여도 된다. 이하, VA 모드, FFS 모드, IPS(In-Plane Switching) 모드의 각 표시 모드의 경우의 배선예에 대하여 설명한다.
도 60a는, VA 모드의 경우의 배선예를 나타내는 평면도이다. 이 도면에서는, TFT-A를 구성하는 소자가 형성되는 영역을 예시하고 있다. 액티브 매트릭스 기판(20a)과 대향 기판(20b)에 형성된 배향막에 복수의 방향으로부터 광을 조사함으로써, 도 60a에 도시한 바와 같이, 1개의 화소 영역에서의 액정 분자의 배향 방향이 화살표(50a, 50b, 50c, 50d)로 나타내는 4방향이 되도록 배향 분할되어 있다. 배향 방향이 전환되는 경계 부분에서는 액정 분자가 서로 부딪쳐서, 직선 편광판의 편광축을 따른 방향으로 액정 분자가 배향되는 영역이 존재한다. 그로 인해, 그 영역에서는 광의 투과율이 저하되어 암선이 발생한다.
도 60a에 있어서, 파선(51)은 암선이 발생하는 영역(이하, '암선 영역'이라고 함)을 나타내고 있다. 도 60a와 같이 암선 영역(51)이 존재하는 경우, 암선 영역(51)에 겹치도록 배선(15L1)과 배선(13N)을 형성하여도 된다. 이와 같이 구성함으로써, 게이트 드라이버(11)가 형성되는 화소 영역에서 투과율의 저하가 억제된다.
또한, TFT-A나 TFT-D 등, 복수의 화소 영역에 걸쳐 TFT가 형성되는 경우, 예를 들어 도 60a에 있어서 좌측의 화소 영역에 형성되어 있는 TFT-A의 A1측의 드레인 단자(15sd1)와 대략 동일한 크기의 배선(15L3)을, 우측의 화소 영역의 배선(13N)에 콘택트부 CH2를 통하여 접속하도록 구성하여도 된다. 이와 같이 구성함으로써, 각 화소 영역의 개구율을 대략 균일화할 수 있다.
다음으로, FFS 모드의 경우에 대하여 설명한다. 도 60b는, FFS 모드의 경우의 배선예를 나타내는 평면도이다. 도 60b에 있어서, 각 화소 영역에 형성되어 있는 화소 전극(17)에는 복수의 슬릿부[171(171a, 171b)]가 설치되어 있다. 도 60b에 있어서 각 화소 전극(17)의 상방측에 슬릿부(171a)가 형성되고, 하방측에 슬릿부(171b)가 형성되어 있다. 각 화소 영역에서의 슬릿부(171a)와 슬릿부(171b)의 경계에 있어서 대략 선대칭이 되도록, 슬릿부(171a)와 슬릿부(171b)는 일정한 각도를 이루고 형성되어 있다. 이에 의해, 액정 분자의 배향 방향이 2방향이 되도록 배향 분할된다. 도 60b의 예에서는, 배향 방향이 전환되는 파선(52)의 부분이 암선 영역으로 된다. 이 경우에는, 암선 영역(52)에 겹치도록 배선(13N)을 형성하여도 된다. 또한, 도 60a와 마찬가지로, TFT-A의 A1측의 드레인 단자(15sd1)와 대략 동일한 크기의 배선(15L3)을, 우측의 화소 영역에서 배선(13N)과 접속하도록 구성하여도 된다.
다음으로, IPS 모드의 경우에 대하여 설명한다. 도 60c는, IPS 모드의 경우 의 배선예를 나타내는 평면도이다. 도 60c에 도시한 바와 같이, 각 화소 영역에는, 빗살 모양의 화소 전극(17)이 형성되어 있다. 또한, 액티브 매트릭스 기판(20a)에는, 차광 영역 BM의 일부, 소스선(15S) 및 배선(15L1)에 겹치는 위치에 공통 전극(18)이 형성되어 있다. 차광 영역 BM을 제외한 영역에서, 소스선(15S), 배선(15L1), 화소 전극(17), 공통 전극(18)은, 연장 방향의 대략 중앙에 있어서 2 방향으로 굴곡한 형상을 갖는다. 빗살 모양의 화소 전극(17)과 공통 전극(18)에 의해 가로 방향의 전계가 발생하고, 각 화소 영역에서의 액정 분자는 2방향으로 배향 제어된다. 도 60c에 도시한 바와 같이, 이 경우에는, 공통 전극(18)의 하방에 게이트 드라이버(11)를 구성하는 스위칭 소자나 배선(13N) 및 배선(15L1)을 배치하도록 하여도 된다. 이와 같이 구성함으로써, 화소 전극(17)과 게이트 드라이버(11)의 사이에 발생하는 기생 용량이 저감된다.
(6) 전술한 제1 내지 제15 실시 형태에 따른 표시 패널(2)을 복수 배열하여 배치하여 대형 디스플레이를 구성하여도 된다. 도 61a에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 프레임 영역(2Ra)에는 단자부(12g: 도시생략)가 형성되어 있다. 다른 프레임 영역(2Rb, 2Rc, 2Rd)은 프레임 영역(2Ra)보다도 좁아지게 되어 있다. 도 61b에 도시한 바와 같이, 복수의 표시 패널(2)을 프레임 영역(2Ra)이 외측이 되도록 배열하여 배치함으로써, 타일 형상의 대형 패널(2b)이 형성된다. 이 경우, 표시 패널(2)의 3변의 프레임 영역(2Rb, 2Rc, 2Rd)은 협프레임화되어 있기 때문에, 표시 패널(2)의 경계가 시인되기 어려워진다.
(7) 전술한 제1 내지 제15 실시 형태에 있어서, 게이트 드라이버(11)를 이하와 같이 구성하여도 된다. 도 62는, 본 변형예에 따른 게이트 드라이버의 등가 회로의 일례를 나타내는 도면이다. 도 62에 도시한 바와 같이, 게이트 드라이버(11a)는, 도 4에 도시한 구성 외에, netA와 netB의 사이에 캐패시터 Cab를 접속하여 구성되어 있다.
전술한 바와 같이, 게이트 드라이버(11)를 구성하는 각 소자는 화소 영역에 형성되어 있다. 그로 인해, 게이트 배선층(13)으로 구성되어 있는 netA 및 netB의 배선(13N)과 소스선(15S)의 사이에 기생 용량이 발생하는 경우가 있으며, 그 경우에는 게이트선(13G)에 노이즈가 발생할 가능성이 있다. 예를 들어, 도 63a에 도시한 TFT-A가 형성되어 있는 화소 영역에서, 소스선 SLa(15S) 및 SLb(15S)과 netA의 배선(13N)의 사이에 기생 용량이 발생하는 경우의 파형도를 도 63b에 도시한다.
도 63b에 도시한 바와 같이, 클럭 신호(CKB)가 L 레벨, 클럭 신호(CKA)가 H 레벨이 되는 시각 t1부터 t2에 있어서, 소스선 SLa와 SLb가 상대적으로 높은 전위로 변화되는 표시를 행한 경우에, netA의 배선(13N)과 소스선 SLa 및 SLb 사이의 기생 용량에 의해 TFT-F가 오프 상태를 유지할 수 없어, GL(n)의 게이트선(13G)에 노이즈가 발생한다. 즉, 시각 t1부터 t2의 기간은, netA를 L 레벨로 유지하기 위한 TFT-C가 오프 상태이기 때문에, GL(n)의 게이트선(13G)은, 이 기간에 소스선 SLa와 SLb의 영향을 받기 쉬워진다. 한편, 클럭 신호(CKB)가 H 레벨이 되는 시각 t4 내지 t5의 기간에서는, TFT-C나 TFT-D가 온 상태로 된다. 그로 인해, netA의 배선(13N)과 GL(n)의 게이트선(13G)의 전위는, L 레벨로 유지되고, 소스선 SLa 및 SLb의 전위의 변동을 받지 않는다.
게이트선(13G)의 전위가 L 레벨이 되는 기간에 노이즈가 발생하면, TFT-PIX의 오프 마진이 저하되어 오동작을 일으킬 가능성이 있다. 특히, 이하에 나타내는 패턴일 때 노이즈가 발생하기 쉽다. 도 64a 내지 도 64c는, 노이즈가 발생하기 쉬운 패턴의 화소 영역의 극성을 나타내는 도면이다. 도 64a 내지 도 64c의 직사각형으로 나타내는 영역 P는 화소 영역을 나타내고 있다. 영역 P에 있어서의 「+」 「-」의 기호는 화소 영역의 극성을 나타내고 있다. 도 64a는, 노멀리 블랙 모드에 있어서 라인 반전 구동으로 백색 표시를 행하는 경우의 극성을 나타내고 있다. 도 64b는, 노멀리 블랙 모드에 있어서 도트 반전 구동으로 백색과 흑색의 라인 표시를 행하는 경우의 극성을 나타내고 있다. 또한, 도 64c는, 노멀리 블랙 모드에 있어서 소스 반전 구동으로 백색과 흑색의 지그재그 표시를 행하는 경우의 극성을 나타내고 있다.
본 변형예에서는, 도 62에 도시한 바와 같이, netA와 netB의 사이에 캐패시터 Cab를 설치함으로써, 도 63b에 도시한 netA의 파형에 발생하는 노이즈를 저감하여 TFT-F를 오프 상태로 유지한다. 도 65는, 도 64a 또는 도 64c에 도시한 극성 패턴의 경우에 있어서 캐패시터 Cab를 설치했을 때의 파형예를 나타내고 있다. 캐패시터 Cab가 설치되지 않은 경우에는, 도 63b에 도시한 바와 같이, 시각 t1부터 t2의 기간에 있어서, netA와 소스선 SLa, SLb 사이의 기생 용량에 의해 netA의 전위는 L 레벨을 유지할 수 없다. 그러나, 캐패시터 Cab를 설치함으로써, 시각 t1에 있어서 netA의 전위가 급상승함과 동시에 netB의 전위 변동에 의해 netA의 전위가 L 레벨의 측에 인입된다. 그 결과, 도 65에 도시한 바와 같이, 시각 t1부터 t2에 있어서 netA의 전위는 L 레벨로 유지되고, TFT-F를 오프 상태로 유지할 수 있어, GL(n)의 게이트선(13G)의 노이즈의 발생을 억제할 수 있다.
캐패시터 Cab는, 이하와 같이 접속하여도 된다. 도 66은, 캐패시터 Cab와 TFT-C가 형성되어 있는 화소 영역을 예시하는 모식도이다. 도 66에 도시한 바와 같이, 화소 영역 P51에는, 콘택트부 CH1에 있어서 TFT-PIX와 화소 전극(17)이 접속되어 있다. 또한, 게이트 배선층(13)에 의해, 캐패시터 Cab를 구성하는 한쪽 전극(13c1)과, 게이트선(13G) 및 배선(13Na)이 형성되어 있다. 소스 배선층(15)에 의해, 캐패시터 Cab의 다른 쪽 전극(15c1), 소스선(15S) 및 배선(15L1)이 형성되어 있다. 전극(15c1)은, 콘택트부 CH2에 있어서, netA의 배선(13Na)과 접속되어 있다. 또한, 캐패시터 Cab의 전극(13c1)은, 화소 영역 P51 내지 화소 영역 P52에 걸쳐 형성되고, netB의 배선(13Nb)과 접속되어 있다.
(8) 전술한 제1 내지 제15 실시 형태에서는, 게이트 드라이버(11)를 구성하는 스위칭 소자의 반도체층(14)은, 산화물 반도체로 구성되어 있는 예에 대하여 설명하였지만, 반도체층(14)으로서는, 폴리실리콘이나 아몰퍼스 실리콘 등을 포함하여도 된다.
(9) 전술한 제1 내지 제15 실시 형태에서는, 액티브 매트릭스 기판(20a)의 기판(20) 위에는 게이트선(13G), 소스선(15S), 게이트 드라이버(11), 게이트 드라이버(11)에 대한 제어 신호 등이 입력되는 단자부(12g), 소스선(15S)에 대한 데이터 신호 등이 입력되는 단자부(12s)가 형성되는 예에 대하여 설명하였지만, 이들 이외에 소스 드라이버(3) 및 표시 제어 회로(4)가 형성되어 있어도 된다.
(10) 전술한 제1 내지 제15 실시 형태에서는, 표시 패널(2)이 액정 패널인 예를 설명하였지만, 유기 EL(Electro-Luminescence) 등을 사용한 패널이어도 된다. 이하, 유기 EL 패널의 경우에 대하여 설명한다.
도 67은, 본 변형예에 따른 표시 패널(2')의 화소 등가 회로를 나타내는 도면이다. 도 67에 도시한 바와 같이, 화소 PIX'(n)에는, 박막 트랜지스터를 포함하는 스위칭 소자 T1 내지 T5, 캐패시터 C1, C2 및 유기 발광 소자(90: OLED)가 설치되어 있다. 또한, 화소 PIX'(n)에는, 게이트선(13G)과 대략 평행하게 형성된 발광 제어선(91)과, 데이터선(15S)과 대략 평행하게 형성된 전원 공급선(92)(EL(n-1)이 설치되어 있다.
T3과 T4의 게이트 단자는, 전단(GL(n-1))의 게이트선(13G)과 접속되어 있다. T3의 소스 단자는, 전원 공급선(92)과 접속되고, 드레인 단자는 캐패시터 C1, C2의 한쪽 전극(이하, 제1 전극) 및 T1의 드레인 단자와 각각 접속되어 있다.
GL(n-1)의 게이트선(13G)의 구동에 의해, T3이 온 상태가 되면, 전원 공급 선(92)에 입력되는 전압 신호 EVDD가 캐패시터 C1, C2에 입력된다.
T4의 드레인 단자는, 캐패시터 C1의 다른 쪽 전극(이하, 제2 전극) 및 TFT-T2의 게이트 단자와 접속되고, 소스 단자는, T2의 드레인 단자와 접속되어 있다. GL(n-1)의 게이트선(13G)의 구동에 의해, T4가 온 상태가 되면, T2와 다이오드 접속된다.
T1은, GL(n)의 게이트선(13G) 및 데이터선(15S)과 접속되어 있다. T1은, GL(n)의 게이트선(13G)이 선택되면 온 상태가 되고, 데이터선(15S)에 입력되는 데이터 신호 Vdata가 캐패시터 C1의 제1 전극에 입력된다.
T2의 소스 단자는, 캐패시터 C2의 제2 전극 및 전원 공급선(92)과 접속되고, 드레인 단자는, T5를 통하여 OLED(90)와 접속되어 있다.
T5(발광 제어용 스위칭 소자)는, T2의 드레인 단자와 OLED(90)의 애노드의 사이에 접속된다. T5의 게이트 단자는, 전단(EL(n-1))의 발광 제어선(91)과 접속되어 있다. T5는, EL(n-1)의 발광 제어선(91)의 전위에 따라서, OLED(90)를 T2와 분리한다. OLED(90)는, T5를 통하여 T2로부터의 전류에 따른 광을 발한다.
본 변형예에 있어서, 발광 제어선(91)의 전위는, 표시 영역 내에 설치된 EL 드라이버(발광 제어선 구동부)에 의해 제어된다. 도 68a는, EL(n-1)의 발광 제어선(91)의 전위를 제어하는 EL 드라이버의 등가 회로를 나타내고 있다. 도 68a에 도시한 바와 같이, EL 드라이버(93)는, 박막 트랜지스터를 포함하는 스위칭 소자 L 및 M을 구비한다.
스위칭 소자 L은, 직렬로 접속된 스위칭 소자 L1 및 L2를 갖는다. 스위칭 소자 L1 및 L2의 게이트 단자는, 스위칭 소자 L1의 드레인 단자와 접속되어 있다. L1의 드레인 단자에는, 전원 전압 신호 VDD가 입력된다. 이에 의해, EL(n-1)의 발광 제어선(91)에는, 스위칭 소자 L을 통하여 전원 전압 신호 VDD가 항상 입력된다. 또한, 스위칭 소자 L은, 스위칭 소자 M보다도 구동 능력을 작게 하기 위해서, 예를 들어 듀얼 게이트 구조의 스위칭 소자나, 스위칭 소자 M보다도 채널 길이가 긴 스위칭 소자를 사용하도록 한다.
스위칭 소자 M은, 게이트 단자가 GL(n-1)의 게이트선(13G)과 접속되고, 드레인 단자가 EL(n-1)의 발광 제어선(91)과 접속되어 있다. 스위칭 소자 M의 소스 단자에는 전원 전압 신호 VSS가 입력된다. 스위칭 소자 M은, GL(n-1)의 게이트선(13G)이 구동될 때 온 상태로 되고, 전원 전압 신호 VSS가 입력된다.
전술한 바와 같이, 스위칭 소자 L을 통하여 EL(n-1)의 발광 제어선(91)에는 항상 전원 전압 신호 VDD가 입력되지만, 스위칭 소자 M의 구동 능력이 높아지도록 스위칭 소자 L은 구성되어 있다. 그로 인해, 도 68b에 도시한 바와 같이, GL(n-1)의 게이트선(13G)의 전위가 H 레벨이 되는 시각 t0부터 t1의 사이에, EL(n-1)의 발광 제어선(91)은, 전원 전압 신호 VSS로 충전된다. 한편, GL(n-1)의 게이트선(13G)의 전위가 L 레벨이 되고, GL(n)의 게이트선(13G)의 전위가 H 레벨이 되는 시각 t1 이후에는, EL(n-1)의 발광 제어선(91)은, 전원 전압 신호 VDD로 충전된다.
다음으로, 본 변형예에 있어서의 게이트 드라이버(11)와 EL 드라이버(93)를 구성하는 소자의 표시 영역 내의 배치예에 대하여 설명한다. 도 69a 내지 69e는, 게이트 드라이버(11)와 EL 드라이버(93)의 소자가 설치되어 있는 화소 영역을 모식적으로 나타낸 평면도이다. 도 69a 내지 69e의 화소 영역은 연속되어 있다.
도 69a 내지 69e에 도시한 바와 같이, 본 변형예에서는, 각 화소에는, 그 화소에 대응하는 게이트선(13G)과, 그 전단의 화소에 대응하는 게이트선(13G)의 출력을 얻기 위한 게이트선(13G)(이하, '전단 게이트선'이라고 함)이 대략 평행해지도록 배열되어 있다.
예를 들어, 도 69a에 도시한 화소 PIX'(n)에는, GL(n-1)의 전단 게이트선(13G)과 GL(n)의 게이트선(13G)이 형성되어 있다. GL(n-1)의 전단 게이트선(13G)의 출력에 따라서 GL(n)의 게이트선(13G)이 구동되고, 화소 PIX'(n)에 데이터가 기입된다. 또한, 화소 PIX'(n)의 전단에 설치되어 있는 화소 PIX'(n-1)에는, GL(n-1)의 게이트선(13G)과, GL(n-2)의 전단 게이트선(13G)이 형성되어 있다. GL(n-2)의 전단 게이트선(13G)의 출력에 따라서 GL(n-1)의 게이트선(13G)이 구동되고, 화소 PIX'(n-1)에 데이터가 기입된다. 전단 게이트선(13G)은, 도 69e에 있어서 형성된 배선(95)에 의해, 대응하는 게이트선(13G)과 접속되어 있다. 예를 들어 GL(n)의 게이트선(13G)이 게이트 드라이버(11)에 의해 구동되면, GL(n+1)행의 화소에 있어서의 GL(n)의 전단 게이트선(13G)을 통하여, 그 출력이 GL(n+1)의 화소에 입력된다.
도 69a, 69b에 있어서, "TFT"의 표기를 생략하였지만, A 내지 J, L, M은, TFT-A 내지 J, TFT-L, TFT-M을 나타내고 있다. 전술한 제1 실시 형태와 마찬가지로, 게이트선(13G)을 구동하는 게이트 드라이버(11)를 구성하는 각 소자(TFT-A 내지 J, Cbst)는, 화소 영역으로 분산되어 배치되어 있다. 또한, 제어 신호(CKA, CKB, VSS, CLR)가 입력되는 게이트 드라이버(11)의 소자가 형성되어 있는 열의 화소 영역에는, 제어 신호를 공급하는 배선(15L1)이 형성되어 있다.
발광 제어선 EL(91)마다, EL 드라이버(93)의 스위칭 소자 L 및 M이 배치되어 있다. 스위칭 소자 M은, 열 301x 내지 302x의 화소 영역에 걸쳐 형성되어 있다. 스위칭 소자 L은, 열 303x 내지 304x의 화소 영역에 걸쳐 형성되어 있다. 또한, 스위칭 소자 M 및 L이 형성되어 있는 열 302x, 304x에는, 전원 전압 신호 VSS, VDD를 각각 공급하는 배선(15L1)이 형성되어 있다. 이와 같이, EL 드라이버(93)를 구성하는 소자는, 게이트 드라이버(11)의 각 소자가 형성되지 않은 화소 영역에 형성된다.
다음으로, 도 67에 도시한 화소 PIX'의 구동 타이밍을 나타내는 타이밍차트를 도 70에 도시한다. 도 70에 있어서, T1 기간은, EL(n-1)의 발광 제어선(91)의 전위가 L 레벨이며, GL(n-1)의 게이트선(13G)의 전위가 H 레벨로 되어 있다. 이 상태에 있어서, T5는 오프 상태로 되고, OLED(90)는 T2와 분리된다. 또한, T3이 온 상태로 되기 때문에, 도 67에 있어서의 V1은, 전원 공급선(92)으로부터 입력되는 전압 신호 EVDD로 충전된다. 또한, T4가 온 상태로 되기 때문에, 도 67에 있어서의 V2, V3은 단락되고, 전압 신호 EVDD+T2의 임계값 전압 Vth로 충전된다.
t1 기간의 경과 후, t2 기간에서는, EL(n-1)의 발광 제어선(91)의 전위가 H 레벨로 되고, GL(n-1)의 게이트선(13G)의 전위가 L 레벨, GL(n)의 게이트선(13G)의 전위가 H 레벨로 되어 있다. GL(n)의 게이트선(13G)이 H 레벨로 되는 타이밍에 소스선(15S)에 데이터 신호 Vdata가 입력된다. 이 상태에 있어서, T5는 온 상태로 되기 때문에, OLED(90)는 T2와 접속된다. 또한, T3이 오프 상태, T1이 온 상태로 되기 때문에, 도 67에 있어서의 V1은, 데이터 신호 Vdata로 충전된다.
또한, T4가 오프 상태로 되기 때문에, 도 67에 있어서의 V2는, 캐패시터 C1을 통하여 V1의 전위 변동을 받는다. 이에 의해, V2의 전위는, 전압 신호 EVDD+임계값 전압 Vth+A×(데이터 신호 Vdata-전압 신호 EVDD)로 변화된다. 여기서, A=C1/(C1+Cp)이다(C1; 캐패시터 C1의 용량, Cp; 스위칭 소자의 기생 용량 등). 이때, 도 67에 있어서의 V3의 전위는, T2의 임계값 전압 Vth만큼 낮은 값으로 된다. 즉, V3=전압 신호 EVDD+A×(데이터 신호 Vdata-전압 신호 EVDD)로 된다. 따라서, V3에는, 임계값 전압 Vth에 의존하지 않는 전류가 흐르게 되어, 임계값 전압 Vth의 변동을 없앨 수 있다.
(11) 또한, 전술한 제5 실시 형태에서는, 1조의 게이트 드라이버군(11_a, 11_b)에 의해 2개의 게이트선(13G)을 동시에 구동시키는 예였지만, 2조 이상의 게이트 드라이버군을 사용하여 구동시켜도 된다. 예를 들어, 도 71에 도시한 바와 같이, 전술한 1조의 게이트 드라이버군(11_a, 11_b) 외에, 게이트 드라이버군 (11_a, 11_b)과 마찬가지의 게이트 드라이버군(11_c)(게이트 드라이버 11(c1) 내지 11(c7))과, 게이트 드라이버군(11_d)(게이트 드라이버 11(d1) 내지 11(d7))이 설치되어 있어도 된다. 게이트 드라이버군(11_c)과 게이트 드라이버군(11_d)은, 게이트 드라이버군(11_a, 11_b)과는 서로 다른 열에 설치된다. 이 경우, 게이트 드라이버군(11_c)에는, 게이트 드라이버군(11_a)과 동일한 타이밍에 스타트 펄스 신호 Sa를 입력하고, 게이트 드라이버군(11_d)에는, 게이트 드라이버군(11_b)과 동일한 타이밍에 스타트 펄스 신호 Sb를 입력하도록 한다. 이에 의해, 게이트 드라이버군(11_a)의 게이트 드라이버[11(an)]와 게이트 드라이버군(11_c)의 게이트 드라이버[11(cn)]가 동기하여 n행째의 게이트선(13G)을 구동한다(n: 정수, 1≤n≤7). 그리고, 게이트 드라이버군(11_a)과 게이트 드라이버군(11_c)에 의한 구동 후, 게이트 드라이버군(11_b)의 게이트 드라이버[11(bn)]와 게이트 드라이버군(11_d)의 게이트 드라이버[11(dn)]가 동기하여 n행째의 게이트선(13G)을 구동시킨다.
(12) 전술한 제1 실시 형태, 제3 실시 형태, 제6 내지 제8 실시 형태 및 전술한 변형예 (1) 내지 (9)에 있어서, 게이트 드라이버(11)를 이하에 기재한 바와 같이 배치하여도 된다.
(12-1 구성예 1)
본 변형예에서는, 짝수 행째의 게이트선(13G)에 대하여 설치된 게이트 드라이버(11)(이하, '게이트 드라이버(11x)'라고 함)를 배선(15L1)에 의해 접속하고, 홀수 행째의 게이트선(13G)에 대하여 설치된 게이트 드라이버(11)(이하, '게이트 드라이버(11y)'라고 함)를 배선(15L1)에 의해 접속한다. 그리고, 게이트 드라이버(11x)와 게이트 드라이버(11y)를 별개로 구동함으로써 모든 게이트선(13G)을 순차 구동한다.
도 72는, 본 변형예에 따른 액티브 매트릭스 기판(20a)의 개략 구성을 나타내는 모식도이다. 상기 도면에서는, 편의상, 소스선(15S) 및 제1 단자부(12s)의 도시를 생략하였다. 도 72에 예시한 바와 같이, 액티브 매트릭스 기판(20a)에는, GL(1) 내지 GL(M)의 M개의 게이트선(13G)이 형성되어 있다. 액티브 매트릭스 기판(20a)은, M개의 게이트선(13G) 중, 짝수 행째(GL(2), GL(4)…GL(M))의 게이트선(13G)에 대하여 설치된 게이트 드라이버(11x)는, 동일한 복수 열에 걸쳐 배치되고, 배선(15L1)을 통하여 서로 접속되어 있다. 또한, 홀수 행째(GL(1) 내지 GL(M-1))의 게이트선(13G)에 대하여 설치된 게이트 드라이버(11y)는, 동일한 복수 열에 걸쳐 배치되고, 배선(15L1)을 통하여 서로 접속되어 있다. 게이트 드라이버(11x)와 게이트 드라이버(11y)는, 서로 다른 복수 열의 화소 영역에 배치되어 있다.
게이트 드라이버(11x)와 게이트 드라이버(11y)는, 제1 실시 형태에 있어서의 게이트 드라이버(11)와 마찬가지의 회로 구성(도 4 참조)을 갖는다. 도 73a는, 표시 영역에 배치된 게이트 드라이버(11x)의 등가 회로를 나타내고, 도 73b는, 표시 영역에 배치된 게이트 드라이버(11y)의 등가 회로를 나타내고 있다. 도 73a 및 73b에 있어서, 편의상 "TFT"의 표기는 생략하였지만, 도면에 기재된 "A 내지 J"는, 도 4에 도시한 "TFT-A" 내지 "TFT-J"에 대응하고 있다.
도 73a에 예시한 바와 같이, GL(n)과 GL(n-1)의 사이에는, GL(n)의 게이트선(13G)을 구동하는 게이트 드라이버(11x)(이하, '게이트 드라이버[11x(n)]'라고 함)가 설치되어 있다. 또한, GL(n+2)와 GL(n)의 사이에는, GL(n+2)의 게이트선(13G)을 구동하는 게이트 드라이버(11x)(이하, '게이트 드라이버[11x(n+2)]'라고 함)가 설치되어 있다. 게이트 드라이버(11x)를 구성하는 TFT-A 내지 TFT-J, 캐패시터 Cbst, 내부 노드(netA(n), netA(n+2), netB(n), netB(n+2))는 배치된 행에 있어서의 복수 열(400a)의 화소 영역에 걸쳐 배치되어 있다. 또한, 도 73a에 있어서, 제어 신호(VSS, CLR, CKA, CKB)가 입력되는 소자가 배치되어 있는 열 및 그 근방의 열 화소 영역에는, 소스선(15S)과 대략 평행한 배선(15L1)이 배치되어 있다. 인접하는 게이트 드라이버[11x(n)]와 게이트 드라이버[11x(n+2)]는 배선(15L1)을 통하여 접속되어 있다.
또한, 도 73b에 예시한 바와 같이, GL(n-2)와 GL(n-1)의 사이에는, GL(n-1)의 게이트선(13G)을 구동하는 게이트 드라이버(11y)(이하, 게이트 드라이버[11y(n-1)]라고 함)가 설치되어 있다. 또한, GL(n+1)과 GL(n)의 사이에는, GL(n+1)의 게이트선(13G)을 구동하는 게이트 드라이버(11y)(이하, '게이트 드라이버[11y(n+1)]라고 함)가 설치되어 있다. 게이트 드라이버(11y)를 구성하는 TFT-A 내지 TFT-J, 캐패시터 Cbst, 내부 노드(netA(n-1), netA(n+1), netB(n-1), netB(n+1))는, 배치된 행의 복수 열(400b)의 화소 영역에 걸쳐 배치되어 있다. 또한, 도 73b에 있어서, 제어 신호(VSS, CLR, CKA, CKB)가 입력되는 소자가 배치되어 있는 열 및 그 근방의 열에는, 소스선(15S)과 대략 평행한 배선(15L1)이 배치되어 있다. 인접하는 게이트 드라이버[11y(n-1)]와 게이트 드라이버[11y(n+1)]는 배선(15L1)을 통하여 접속되어 있다.
다음으로, 게이트 드라이버(11x, 11y)가 배치되어 있는 행의 화소 영역의 크기에 대하여 설명한다. 도 74는, 게이트 드라이버(11y)가 배치되어 있는 복수 열(400b)의 화소 영역의 일부를 간략화한 모식도이다. 도 74에 있어서, 화소 PIX에 있어서의 RGB의 문자는, 화소 PIX에 대응하는 컬러 필터의 색을 나타내고 있다. 또한, 제1 실시 형태와 마찬가지로, 일점쇄선으로 나타내는 영역 BM은, 블랙 매트릭스에 의해 차광되는 차광 영역을 나타내고 있다. 이 도면에서는, 도시를 생략하였지만, GL(n+1)과 GL(n)의 사이에 있어서 GL(n+1)의 게이트선(13G) 근방과, GL(n-1)과 GL(n-2)의 사이에 있어서 GL(n-1)의 게이트선(13G) 근방에, 게이트 드라이버(11y)를 구성하는 소자의 일부가 배치되어 있다.
도 74에 도시한 바와 같이, 게이트 드라이버(11y)가 배치되지 않은 게이트선(13G)과 게이트선(13G) 사이의 길이 l1에 대하여, 게이트 드라이버(11y)가 배치되어 있는 게이트선(13G)과 게이트선(13G) 사이의 길이 l2는 길어지게 되어 있다. 그러나, 게이트 드라이버(11y)의 배치의 유무에 관계없이, 각 화소 PIX에 있어서의 소스선(15S)의 연신 방향의 개구부 길이는 대략 동등한 길이 l3이 되도록, 차광되어 있다. 따라서, 각 화소의 개구율은 대략 균일화되어 있다.
즉, 게이트 드라이버(11x, 11y)가 배치되어 있는 복수 열(400a, 400b)에 있어서, 게이트 드라이버(11x, 11y)가 배치되어 있는 게이트선(13G) 사이에는, 게이트 드라이버(11x, 11y)가 배치되지 않은 게이트선(13G) 사이보다도 길게 구성되어 있다. 또한, 모든 화소 영역의 개구율이 대략 동등하게 되도록, 게이트 드라이버(11x, 11y)가 배치되지 않은 행의 화소 영역에 비하여 게이트 드라이버(11x, 11y)가 배치되어 있는 행의 화소 영역의 차광 영역은 크게 되어 있다.
이와 같이, 게이트 드라이버가 배치되는 영역에 있어서, 모든 게이트선 사이에 게이트 드라이버를 배치하지 않음으로써, 모든 게이트선 사이에 게이트 드라이버가 배치되는 경우와 비교하여 개구율을 향상시킬 수 있다.
또한, 게이트 드라이버(11x)가 배치되는 영역과 게이트 드라이버(11y)가 배치되는 영역의 사이를 두고 게이트 드라이버(11x, 11y)를 설치하는 경우, 그 사이의 영역(이하, '게이트 드라이버 비배치 영역'이라고 함)에 있어서의 게이트선(13G)의 간격은 대략 동등한 길이가 되도록 구성하여도 된다. 구체적으로는, 예를 들어 게이트 드라이버 비배치 영역에서의 게이트선(13G)의 간격은, 도 74에 도시한, 게이트 드라이버(11x, 11y)가 배치되지 않은 행의 게이트선(13G)의 간격 l1과, 게이트 드라이버(11x), 게이트 드라이버(11y)가 배치되는 행의 게이트선(13G)의 간격 l2의 중간 길이이어도 된다. 또한, 게이트 드라이버 비배치 영역에서의 화소 영역의 개구부 세로 방향(도 74의 y축 방향)의 폭이, 게이트 드라이버(11x, 11y)의 배치 영역에서의 개구부의 그 폭(도 74의 폭 l3)이 되도록, 게이트 드라이버 비배치 영역이 차광되어 있으면 된다. 구체적으로는, 예를 들어 게이트 드라이버 비배치 영역의 게이트선(13G)을 덮는 차광 영역 BM의 세로 방향(도 74)의 y축 방향)의 폭이, 도 74에 도시한 GL(n+1)의 게이트선(13G)을 덮는 차광 영역 BM의 그 폭과, 도 74에 도시한 GL(n)의 게이트선(13G)을 덮는 차광 영역 BM의 그 폭의 중간 길이이어도 된다.
(12-2 구성예 2)
다음으로, 게이트 드라이버(11x, 11y)를, RGB 중 하나의 색에 대응하는 화소에만 배치하는 경우의 배치예에 대하여 설명한다. 도 75a는, 게이트 드라이버(11y)를 구성하는 TFT-A 내지 TFT-J, Cbst를 B의 화소에 배치하는 경우의 표시 영역을 간략화한 모식도이다. 또한, 이하의 설명에서는, 게이트 드라이버(11y)의 배치예에 대하여 설명하지만, 게이트 드라이버(11x)에 대해서도 도 75a와 마찬가지로 배치하면 된다.
도 75a에 도시한 바와 같이, B의 화소에 있어서의 x축 방향의 폭 lx1은, R, G의 화소에 있어서의 x축 방향의 폭 lx2보다도 길다. 또한, R, G의 화소에 있어서의 y축 방향의 폭은, 게이트 드라이버(11y)의 배치의 유무에 관계없이, 대략 동등한 길이 ly2를 갖는다. 한편, B의 화소에 있어서의 y축 방향의 폭은, 게이트 드라이버(11y)의 배치의 유무에 따라 서로 다르다. 즉, 게이트 드라이버(11y)가 배치되는 행의 B의 화소는, R, G의 화소에 있어서의 y축 방향의 폭 ly2보다 긴 폭 ly1을 갖는다. 또한, 게이트 드라이버(11y)가 배치되지 않는 행의 B의 화소는, R, G의 화소에 있어서의 y축 방향의 폭 ly2보다 짧은 폭 ly3을 갖는다. 즉, 도 75a에 도시한 바와 같이, 게이트 드라이버(11y)가 배치되는 행을 구성하는 한쪽 게이트선(13G)은, 그 행에 있어서의 B의 화소의 부분에서, R, G의 화소의 부분보다도 외측으로 어긋난 위치에 배치된다. 게이트 드라이버(11y)가 배치되는 행을 구성하는 다른 쪽 게이트선(13G)은, 그 행에 있어서의 RGB의 각 화소에 있어서 대략 동일한 위치에 배치되어 있다.
또한, 도 75a에 도시한 바와 같이, 게이트 드라이버(11y)가 배치되는 행에 있어서의 B의 화소는, B의 화소의 개구율이 대략 동등하게 되도록, 게이트 드라이버(11y)의 소자가 배치되는 부분이 차광되어 있다. 여기서, 도 75b에, 도 75a에 도시한 파선 프레임(401)의 부분을 확대한 모식도를 나타낸다.
도 75b에 도시한 바와 같이, 게이트선(13G)은, B 및 R의 화소에 있어서는 소스선(15S)에 대하여 대략 직교하고(13G(B), 13G(R)), 소스선(15S)과 교차하는 부분에 있어서는 소스선(15S)에 대하여 비스듬히(비직교로) 형성되어 있다. 또한, B의 화소에 있어서의 차광 영역은, R의 화소에 배치된 게이트선[13G(R)]의 중심축 근방을 통과하는 일점쇄선 O를 기준으로 하여, y축 방향으로 ±Δd2의 범위에 미치고, 그 y축 방향의 폭은 d2(=2·Δd2)로 되어 있다. R의 화소에 있어서의 차광 영역은, 일점쇄선 O를 기준으로 하여, y축 방향으로 ±Δd1의 범위까지 미치고, 그 y축 방향의 폭은 d1(=2·Δd1)이다.
(12-3 구성예 3)
표시 패널이 고정밀이 될수록, 게이트 드라이버를 구성하는 소자를 화소에 배치하는 것이 곤란해진다. 그로 인해, 게이트 드라이버의 소자가 배치되는 화소를 구성하는 소스선(15S)과 소스선(15S)의 폭을, 소자가 배치되는 부분에 있어서 다른 부분보다도 커지도록 구성하여도 된다.
도 76a는, 도 75a에 도시한 게이트 드라이버(11y)의 소자가 배치되는 B의 화소를 구성하는 소스선(15S)과 소스선(15S)의 사이가, 소스 드라이버(11y)의 소자가 배치되는 부분, 즉 차광 영역의 부분에 있어서, B의 화소의 개구부보다도 넓어지도록 구성되어 있는 예를 나타내고 있다. 도 76b는, 도 76a에 도시한 파선 프레임(402)의 부분을 확대한 모식도이다. 도 76b에 도시한 바와 같이, B의 화소를 구성하는 한쪽 소스선(15S)은, B의 화소의 차광 영역 BM의 y축 방향의 폭 d2의 부분에 있어서, 인접하는 R의 화소 측으로 Δd만큼 외측에 형성되어 있다. 도 76a 및 76b에 도시한 바와 같이 구성함으로써, 게이트 드라이버(11y)의 소자를 배치 가능한 영역이 도 75a와 비교하여 커져, 게이트 드라이버(11y)의 소자를 B의 화소에 배치하기 쉬워진다.
(12-4 구성예 4)
상기 도 73a 및 73b에서는, 게이트선(13G)과 게이트선(13G) 사이의 1행에, 게이트 드라이버(11x, 11y)를 구성하는 소자 및 내부 노드의 배선을 배치하는 예에 대하여 설명하였지만, 복수 행의 화소 영역에 걸쳐 게이트 드라이버(11x, 11y)를 구성하는 소자 및 내부 노드의 배선이 배치되어 있어도 된다. 이 경우의 구체예를 도 77에 예시한다.
도 77은, GL(n)의 게이트선(13G)을 구동하는 게이트 드라이버[11x(n)]를 구성하는 소자 및 그 내부 노드의 배선 배치예를 나타내고 있다. 도 77에 있어서, "TFT-"의 표기는 생략하였지만, 도 77에 도시한 "A 내지 J"는, TFT-A 내지 TFT-J에 대응하고 있다. 도 77에 도시한 바와 같이, 게이트 드라이버[11x(n)]를 구성하는 TFT-A 내지 TFT-J 및 캐패시터 Cbst는, GL(n)과 GL(n-1)의 게이트선(13G)의 사이에 배치되어 있다. 또한, 게이트 드라이버[11x(n)]의 내부 노드인 netA(n), netB(n)은, GL(n+1)과 GL(n)의 게이트선(13G)의 사이에 배치되어 있다. 그리고, GL(n-1)과 GL(n-2)의 게이트선(13G)의 사이에는, 내부 노드 배선 N1 내지 N3이 배치되어 있다.
내부 노드 배선 N1은, TFT-H, I, J의 각 소스 단자를 접속하고, 전원 전압 VSS가 공급되는 배선(15L1)과 접속되어 있다. 내부 노드 배선 N2는, TFT-G의 드레인 단자와 클럭 신호 CKB가 공급되는 배선(15L1)과 접속되어 있다. 내부 노드 배선 N3은, TFT-A, C, D, E의 각 소스 단자를 접속하고, 전원 전압 VSS가 공급되는 배선(15L1)과 접속되어 있다.
이와 같이 구성함으로써, 예를 들어 도 77에 도시한 TFT-H가 배치되어 있는 화소 영역(403)에서는, 클럭 신호 CKA를 공급하는 배선(15L1)과 접속하기 위한 배선과, TFT-H의 드레인 단자를 netB(n)에 접속하기 위한 배선과, TFT-H의 소스 단자를 내부 노드 배선 N1과 접속하기 위한 배선을 설치하기만 하면 된다. 도 73a의 경우에는, TFT-H의 화소 영역에 netB(n)이 배치되지만, 도 77의 경우에는, netB(n)은 상단의 화소 영역에 설치되기 때문에, TFT-H에 배치되는 배선수를 줄일 수 있어, 개구율을 향상시킬 수 있다.
(12-5 구성예 5)
상기의 예에서는, 액티브 매트릭스 기판(20a)의 표시 영역에 있어서, 서로 상이한 2개의 복수 열(400a, 400b)을 포함하는 각 영역에, 짝수 행째의 게이트선(13G)을 구동하는 게이트 드라이버(11x)와, 홀수 행째의 게이트선(13G)을 구동하는 게이트 드라이버(11y)를 설치하는 예에 대하여 설명하였지만, 예를 들어 표시 영역에 있어서, 게이트선(13G)의 연신 방향에서의 3개의 영역에, 3n-2행째의 게이트선(13G)을 구동하는 게이트 드라이버와, 3n-1행째의 게이트선(13G)을 구동하는 게이트 드라이버와, 3n행째의 게이트선(13G)을 구동하는 게이트 드라이버를 각각 설치하는 것이어도 된다. 요컨대, 표시 영역에서, 게이트선(13G)의 연신 방향에 있어서의 K(K: 정수, K≥2)개의 영역에 있어서, K행마다 영역 사이에서 서로 상이한 게이트선(13G)마다 게이트 드라이버(11)가 설치되어 있으면 된다.
(13) 전술한 제14 실시 형태에 있어서, 화소 전극(17)과 공통 전극(18) 사이의 전기적 단락에 의해 화소에 명점 결함이 생기는 경우가 있다. 명점 결함이 생긴 화소가, 더미 배선(15L4, 13N')(도 25a 참조)이 설치되는 화소인 경우에는, 더미 배선(15L4, 13N')에 레이저광 등을 조사하여 단락시켜서, 화소 전극(17)과 공통 전극(18)을 전기적으로 접속하도록 하여도 된다. 명점 결함이 생긴 화소의 화소 전극(17)에 전압을 인가되지 않음으로써, 공통 전극(18)과 화소 전극(17)이 동전위로 되고, 그 화소 영역은 흑색 표시(흑점 결함)로 된다. 명점 결함이 생긴 화소를 흑점 결함으로 함으로써, 명점 결함의 경우와 비교하여, 표시 품질의 저하를 경감할 수 있다.
또한, 본 변형예에서는, 더미 배선이 배치된 화소에 있어서 명점 결함이 생긴 경우에, 더미 배선을 단락시켜 화소 전극(17)과 공통 전극(18)을 전기적으로 접속하는 예를 설명하였지만, 화소에 보조 용량 전극이 설치되는 경우에는, 더미 배선을 단락시켜 화소 전극(17)과 보조 용량 전극을 접속하도록 하여도 된다.
(14) 전술한 제1 실시 형태 내지 제15 실시 형태 및 상기 변형예에 있어서, 게이트 드라이버(11)에 클럭 신호 등의 제어 신호를 공급하는 배선(15L1)은, 화소 영역의 중심 근방에 배치되어 있는 예(도 8b 내지 8d 등 참조)를 설명하였지만, 고정밀의 표시 패널과 같이 화소 피치가 작은 경우에는, TFT-PIX를 피하도록 배선(15L1)을 설치할 필요가 있다. 예를 들어, 도 78a에 도시한 바와 같이, 화소 PIX(a)의 한쪽 소스선[15S(b)] 근처에 배선(15L1)을 설치하는 경우, 배선(15L1)과 소스선[15S(b)] 사이의 용량에 의해, 소스선[15S(b)]에 입력되는 데이터 신호가 노이즈의 영향을 받아 휘도 불균일이 발생한다. 그로 인해, 본 변형예에서는, 화소 PIX(a)에 있어서, 소스선[15S(a), 15S(b)]으로부터 거리가 대략 동일해지는 위치에 배선(15L1)의 일부가 배치되도록 구성한다.
도 78b는, 본 변형예의 배선(15L1)의 배치예를 나타내는 모식도이다. 도 78b의 예에서는, 화소 PIX(a)에 있어서, 화소 PIX(a)에 대한 데이터 신호를 공급하는 소스선[15S(a)]과, 화소 PIX(b)에 데이터 신호를 공급하는 소스선[15S(b)]의 사이는 거리는 X이다. 배선(15L1)은, 소스선[15S(a)]과 소스선[15S(b)]으로부터의 거리가 각각 대략 X/2가 되는 위치에 배선(15L1)의 일부가 배치되도록, 화소 PIX(a)에 있어서 대략 직각으로 절곡된 절곡부(151)을 갖는다. 이와 같이 구성함으로써, 배선(15L1)과 소스선[15S(a), 15S(b)] 사이의 용량이 저감된다. 이하, 도 78a와 비교해서 그 효과를 설명한다.
배선(15L1)과 소스선[15S(a)]의 거리를 d1, 배선(15L1)과 소스선[15S(b)]의 거리를 d2로 하고, 배선(15L1)과, 소스선[15S(a), 15S(b)]을 평행 평판 콘덴서로 간주하여 근사한다. 이 경우, 단위 길이당 배선(15L1)과 소스선[15S(a), 15S(b)] 사이의 용량 CCON-SL은, 이하의 식으로 표현된다.
Figure pct00001
따라서, 도 78a의 경우의 CCON - SL은, CCON - SL_A=(36k/5)/X로 표현된다. 한편, 도 78b의 경우의 CCON - SL은, CCON - SL_B=4k/X로 표현된다. 즉, CCON - SL_B <CCON - SL_A로 되고, 도 78a에 도시한 배선(15L1)의 배치보다 도 78b에 도시한 배선(15L1)의 배치 쪽이 용량 CCON - SL을 저감할 수 있다. 그 결과, 인접하는 화소 PIX(b)에 대한 데이터 신호의 노이즈가 저감되어 휘도 불균일을 경감할 수 있다.
또한, 도 78b의 예에서는, 배선(15L1)의 절곡부(151)는, 대략 직각으로 절곡되어 있는 예를 설명하였지만, 도 78c에 도시한 바와 같이 비스듬히(비직각으로) 절곡되어 있어도 된다. 이와 같이 구성함으로써, 도 78b의 경우와 비교하여, 화소 PIX(a)에 있어서의 배선(15L1)의 전체 길이가 짧아져서, 배선(15L1)에 제어 신호가 입력될 때의 부하를 작게 할 수 있다.
도 78b 및 78c에서는, 인접하는 상하 화소에 있어서의 TFT-PIX가, 동일한 소스선[15S(a) 또는 15S(b)]에 접속되어 있는 예이지만, 도 79a 및 79b에 도시한 바와 같이, 인접하는 상하 화소에 있어서의 TFT-PIX가 서로 반대측의 소스선[15S(a), 15S(b)]에 접속되어 있어도 된다. 이 경우에는, 배선(15L1)의 절곡부(151)는, 도 78b 및 78c와 반대측으로 절곡되어 있으면 된다.
(15) 전술한 제1 실시 형태 내지 제8 실시 형태, 및 변형예 (1) 내지 (9), (11) 내지 (14)에 있어서, 화소 전극과 접속된 보조 용량 전극이 설치되어 있어도 된다. 이와 같은 구성으로서, 예를 들어 도 80에 도시한 바와 같이, 표시 영역(200)에 화소 전극과 접속된 보조 용량 전극 Cs를 설치하고, 표시 영역(200) 외에 있어서 보조 용량 전극 Cs의 외주부에 배선된 보조 용량 배선 CsL과 보조 용량 전극 Cs를 접속하고, 보조 용량 배선 CsL을 통하여 보조 용량 전극 Cs에 소정의 전위를 인가하는 구성이 얻어지는 경우가 있다. 이 경우, 배선(15L1)이 배치된 화소에 있어서의 보조 용량 전극 Cs가 배선(15L1)에 의한 노이즈의 영향을 받는 경우가 있다. 배선(15L1)이 배치되지 않은 화소는 배선(15L1)에 의한 노이즈의 영향을 받지 않기 때문에, 배선(15L1)이 배치되어 있는 화소인지 여부에 따라 화소 전극(17)의 전위가 서로 달라, 휘도 불균일이 발생하는 경우가 있다. 본 변형예에서는, 보조 용량 전극 Cs와 보조 용량 배선 CsL의 접촉부를 외주부뿐만 아니라, 표시 영역 내까지 확장하고, 보조 용량 전극 Cs가 소정의 전위를 유지할 수 있도록 구성한다. 이하, 구체적으로 설명한다.
(15-1 구성예 1)
도 81a는, 더미 배선(조정용 배선)이 설치된 화소의 개략 구성을 예시하는 모식도이다. 이 도면의 예에서는, 화소 PIX에, 게이트선(13G)과 대략 평행하게 배치된 더미 배선(13N'), 소스선(15S)과 대략 평행하게 배치된 더미 배선(15L4), 및 더미 배선(15L4)과 겹치도록 배치된 저 임피던스 배선(40)이 설치되어 있다. 또한, 이 도면에서는, 보조 용량 전극 Cs의 도시는 생략되어 있다. 저 임피던스 배선(40)은, 소스선(15S)과 대략 평행하게 설치되고, 저 임피던스 배선(40)의 단부는, 도 80에 도시한 보조 용량 전극 Cs의 외주부에 설치된 보조 용량 배선 CsL과 전기적으로 접속되어 있다. 또한, 저 임피던스 배선(40)은, 대향 기판(20b)에 설치된 공통 전극과 동전위이며, 이 전위는 고정 전위로 한정되지는 않는다.
도 81b는, 도 81a에 도시한 화소 PIX를 A-A선으로 절단한 단면을 나타내는 단면도이다. 도 81b에 도시한 바와 같이, 더미 배선(15L4)은, 소스선(15S)과 동일한 소스 배선층(15)에 형성되어 있다. 소스 배선층(15)의 위에는 보호막(23)이 형성되어 있다. 보호막(23)의 위에는, 더미 배선(15L4)과 겹치는 위치에 저 임피던스 배선(40)이 형성되고, 저 임피던스 배선(40)과 접촉하도록 보조 용량 전극 Cs가 형성되어 있다. 보조 용량 전극 Cs의 위에는, 층간 절연막(24)을 개재하여 화소 전극(17)이 형성되어 있다.
저 임피던스 배선(40)은, 더미 배선(15L4) 위에 겹치도록 배치되어 있기 때문에, 저 임피던스 배선(40)의 배치에 의한 화소 PIX의 개구율의 저하를 억제할 수 있다. 또한, 이 예에서는, 저 임피던스 배선(40)은, 게이트 드라이버(11)의 스위칭 소자가 배치되는 화소에 배치되지 않기 때문에, 게이트 드라이버(11)의 동작에 대한 영향을 작게 할 수 있다.
또한, 저 임피던스 배선(40)을 배치함으로써, 보조 용량 배선 CsL과 보조 용량 전극 Cs의 접촉부가, 보조 용량 전극 Cs의 외주부뿐만 아니라, 더미 배선(15L4)이 배치된 화소에 있어서도 설치된다. 그로 인해, 저 임피던스 배선(40)의 주변 보조 용량 전극 Cs가 배선(15L1)에 의한 노이즈의 영향을 받아, 소정의 전위로부터 벗어난 경우이더라도, 저 임피던스 배선(40)을 통하여 보조 용량 배선 CsL로부터 전하가 공급되므로, 소정의 전위로 회복시킬 수 있다.
(15-2 구성예 2)
상기 도 81a 및 81b의 예에서는, 저 임피던스 배선(40)을 더미 배선(15L4)의 위에 설치하였지만, 소스 배선층(15)에 있어서 더미 배선을 겸한 저 임피던스 배선(40)을 형성하여도 된다. 도 82a는, 이 경우에 있어서의 화소의 개략 구성을 예시하는 모식도이다. 이 도면의 예에서는, 화소 PIX에, 더미 배선(13N')과, 더미 배선(15L4)을 겸한 저 임피던스 배선(40)이 설치되어 있다. 저 임피던스 배선(40)은, 소스선(15S)과 대략 평행하게 설치되고, 저 임피던스 배선(40)의 단부가, 도 80에 도시한 보조 용량 전극 Cs의 외주부에 있어서 보조 용량 배선 CsL에 전기적으로 접속되어 있다.
도 82b는, 도 82a에 도시한 화소 PIX를 B-B선으로 절단한 단면을 나타내는 단면도이다. 도 82b에 도시한 바와 같이, 소스 배선층(15)에 있어서, 소스선(15S)과 소스선(15S)의 사이에는, 저 임피던스 배선(40)이 형성되어 있다. 소스 배선층(15)의 위에는, 저 임피던스 배선(40)의 표면까지 관통하는 콘택트 홀 CH가 형성된 보호막(23)이 형성되고, 보호막(23)의 위에는, 보조 용량 전극 Cs가 형성되어 있다. 저 임피던스 배선(40)은, 콘택트 홀 CH를 통해 보조 용량 전극 Cs와 접속된다.
저 임피던스 배선(40)은, 보조 용량 전극 Cs 및 보조 용량 배선 CsL과 접속되기 때문에, 보조 용량 전극 Cs가 소정의 전위를 유지하기 쉬워진다. 또한, 저 임피던스 배선(40)은, 화소의 개구부에 설치되기 때문에, 화소의 개구율을 조정하기 위한 더미 배선(15L4)으로서 기능시킬 수 있다. 또한, 이 예에서는, 저 임피던스 배선(40)을 소스 배선층(15)에 형성하기 때문에, 저 임피던스 배선(40)을 형성하기 위한 마스크 패턴이 불필요하다. 그로 인해, 저 임피던스 배선(40)을 다른 층에 형성하는 경우와 비교하여 제조 비용을 경감할 수 있다.
(15-3 구성예 3)
상기한 구성예 1 및 2에서는, 더미 배선(15L4)이 설치된 화소에 저 임피던스 배선(40)을 설치하는 예를 설명하였지만, 더미 배선(15L4)이 배치되어 있는 화소인지 여부에 관계없이 저 임피던스 배선(40)을 설치하는 예에 대하여 설명한다.
도 83a는, 이 경우에 있어서의 화소의 개략 구성을 예시하는 모식도이다. 이 도면의 예에서는, 저 임피던스 배선(40)은, 차광 영역 BM에 있어서 게이트선(13G)과 대략 평행하게 설치되고, 저 임피던스 배선(40)의 단부가 도 80에 도시한 보조 용량 전극 Cs의 외주부에 있어서 보조 용량 배선 Cs와 전기적으로 접속되어 있다. 또한, 이 도면에서는, 보조 용량 전극 Cs와, 더미 배선(15L4) 또는 배선(15L1)을 포함하는 게이트 드라이버(11)를 구성하는 소자의 도시를 생략하였다.
도 83b는, 도 83a에 도시한 화소 PIX를 C-C선으로 절단한 단면을 나타내는 단면도이다. 도 83b에 도시한 바와 같이, 보호막(23)의 위에는, 저 임피던스 배선(40)과 보조 용량 전극 Cs가 형성되어 있으며, 보조 용량 전극 Cs는, 저 임피던스 배선(40) 위에 접촉되어 있다. 이와 같이, 차광 영역 BM에 저 임피던스 배선(40)을 설치함으로써, 화소의 개구율을 저하시키지 않고, 게이트 드라이버(11)를 구성하는 소자가 배치된 화소에도 설치할 수 있다. 그로 인해, 배선(15L1)의 노이즈에 의한 영향을 가장 받기 쉬운 배선(15L1) 근방의 보조 용량 전극 Cs의 전위가 소정의 전위로부터 벗어났다고 하여도, 그 보조 용량 전극 Cs의 전위를 소정의 전위로 회복시킬 수 있다.
(15-4 구성예 4)
상기 도 83b의 예에서는, 저 임피던스 배선(40)과 보조 용량 전극 Cs가 접촉하도록, 저 임피던스 배선(40) 위에 보조 용량 전극 Cs를 형성하는 예를 설명하였지만, 보조 용량 전극 Cs와 저 임피던스 배선(40)이 접촉하고 있으면 이하와 같이 구성하여도 된다.
도 83c는, 도 83a에 도시한 화소 PIX를 C-C선으로 절단한 단면을 나타내는 단면도이다. 도 83c에 도시한 바와 같이, 저 임피던스 배선(40)은, 게이트선(13G)과 동일층의 게이트층(13)에 형성되어 있다. 게이트층(13)의 위에는 게이트 절연막(21)과 보호막(22, 23)이 적층되고, 게이트 절연막(21)과 보호막(22, 23)에는, 저 임피던스 배선(40)의 표면까지 관통하는 콘택트 홀 CH가 형성되어 있다. 보호막(23) 위에 보조 용량 전극 Cs가 형성되고, 콘택트 홀 CH를 통해 저 임피던스 배선(40)과 보조 용량 전극 Cs가 접속되어 있다. 이와 같이 구성함으로써, 도 83b와 마찬가지로, 화소의 개구율을 저하시키지 않고, 게이트 드라이버(11)를 구성하는 소자가 배치된 화소에 있어서의 보조 용량 전극 Cs의 전위를 소정의 전위로 유지하기 쉬워진다.
(16) 전술한 제1 실시 형태 내지 제15 실시 형태에 있어서, 게이트 드라이버(11)를 구성하는 소자가 표시 영역에 형성되어 있는 예를 설명하였지만, 데이터선과 교차하는 신호선군 중 적어도 하나의 동종의 기능을 갖는 신호선의 전위를 제어하는 구동 회로를 구성하는 소자가 표시 영역 내에 설치되어 있으면 된다. 게이트 드라이버(11, 11_A, 11_B, 11_1, 11_2)를 구성하는 소자의 적어도 일부 또는 CS 드라이버(80)를 구성하는 소자의 적어도 일부 또는 EL 드라이버(93)를 구성하는 소자의 적어도 일부가 표시 영역 내에 설치되어 있으면 된다.
본 발명은, 액티브 매트릭스 기판을 구비한 표시 장치로서 산업상의 이용이 가능하다.

Claims (28)

  1. 복수의 데이터선과,
    상기 복수의 데이터선과 교차하고, 적어도 게이트선을 포함하는 복수의 배선과,
    상기 복수의 배선의 적어도 일부에 접속되고, 상기 데이터선과 상기 게이트선으로 규정되는 화소 영역을 포함하는 표시 영역의 외측으로부터 공급되는 제어 신호에 따라서 상기 배선의 전위를 제어하는 구동 회로를 구비하고,
    상기 구동 회로는, 복수의 스위칭 소자를 포함하고,
    상기 복수의 스위칭 소자의 적어도 일부가 상기 화소 영역에 형성되어 있는, 액티브 매트릭스 기판.
  2. 제1항에 있어서,
    상기 구동 회로는, 상기 게이트선의 각각에 접속되고, 상기 제어 신호에 따라서 상기 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가함으로써 상기 게이트선의 전위를 제어하는, 액티브 매트릭스 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 표시 영역의 외측에 설치되고, 상기 복수의 데이터선에 데이터 신호를 공급하는 제1 단자부와,
    상기 표시 영역의 외측에 설치되고, 상기 구동 회로에 상기 제어 신호를 공급하는 제2 단자부
    를 구비하고,
    상기 제1 단자부 및 상기 제2 단자부는, 상기 표시 영역에서 상기 게이트선과 평행한 1변의 외측에 설치되어 있는, 액티브 매트릭스 기판.
  4. 제2항 또는 제3항에 있어서,
    상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고,
    상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자와, 상기 화소 전극의 사이에 투명성을 갖는 도전막을 포함하는 실드층이 형성되어 있는, 액티브 매트릭스 기판.
  5. 제2항 또는 제3항에 있어서,
    상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 더 구비하고,
    상기 구동 회로의 스위칭 소자로서, 상기 화소 영역에 형성되어 있는 스위칭 소자는, 상기 화소 전극과 겹치지 않는 위치에 형성되어 있는, 액티브 매트릭스 기판.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 구동 회로의 스위칭 소자가 형성되지 않은 화소 영역에, 상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역의 개구율과 대략 동등하게 되도록 조정용 배선이 더 설치되어 있는, 액티브 매트릭스 기판.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 게이트선이 형성되어 있는 게이트 배선층과 상기 데이터선이 형성되어 있는 데이터 배선층의 사이에 형성된 제1 절연층과,
    상기 화소 영역에서, 상기 데이터선과 대략 평행해지도록 상기 데이터 배선층에 형성되고, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선과,
    상기 제1 절연층보다 큰 두께를 갖고 상기 데이터 배선층의 상층에 형성되고, 상기 데이터 배선층까지 관통하는 콘택트 홀을 갖는 제2 절연층과,
    상기 콘택트 홀에 형성된 도전층을 구비하고,
    상기 제어 신호 배선은, 상기 게이트선과 겹치는 부분에 있어서 불연속이며, 불연속 부분에 있어서, 상기 제2 절연층의 상기 콘택트 홀에 있어서의 상기 도전층을 거쳐서 접속되어 있는, 액티브 매트릭스 기판.
  8. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 화소 영역에서, 상기 제2 단자부로부터의 상기 제어 신호를 상기 구동 회로에 공급하는 제어 신호 배선을 더 구비하고,
    상기 제어 신호 배선은, 상기 제어 신호 배선의 적어도 일부가, 상기 화소 영역에서의 2개의 상기 데이터선으로부터의 거리가 대략 동일해지는 위치에 있어서, 상기 데이터선과 대략 평행해지도록 배치되어 있는, 액티브 매트릭스 기판.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 화소 영역에, 상기 데이터선과 상기 게이트선에 접속된 화소 스위칭 소자를 더 구비하고,
    상기 화소 스위칭 소자의 게이트 단자가 접속되어 있는 상기 게이트선의 위치로부터 상기 데이터선과 상기 게이트선의 교차 위치까지의 상기 게이트선의 부분과, 상기 게이트 단자가 접속되지 않은 측의 상기 데이터선과 상기 게이트선의 교차 근방에 있어서의 상기 게이트선의 부분에 있어서, 상기 게이트선의 최대 폭보다 좁은 폭의 부분을 갖는, 액티브 매트릭스 기판.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서,
    상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고,
    상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있는, 액티브 매트릭스 기판.
  11. 제2항 내지 제10항 중 어느 한 항에 있어서,
    상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에서, 상기 게이트선의 연신 방향에 있어서의 폭은, 다른 화소 영역에서의 상기 폭보다 큰, 액티브 매트릭스 기판.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 화소 영역에서, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극에 접속된 보조 용량 전극을 갖고,
    상기 표시 영역의 외측에 있어서 상기 보조 용량 전극과 접속되고, 상기 보조 용량 전극에 소정의 전위를 공급하는 보조 용량 배선과,
    상기 화소 영역에서 상기 보조 용량 전극과 접속됨과 함께, 상기 보조 용량 배선과 접속된 저 임피던스 배선을 구비하는, 액티브 매트릭스 기판.
  13. 제2항 내지 제12항 중 어느 한 항에 있어서,
    상기 게이트선의 각각에 대하여 복수의 상기 구동 회로가 설치되어 있는, 액티브 매트릭스 기판.
  14. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 표시 영역은, 상기 게이트선의 배열 방향을 따라서 복수의 분할 영역으로 분할되고,
    상기 복수의 분할 영역의 각각에 배치되어 있는 상기 게이트선에 대하여 설치된 상기 구동 회로는, 상기 분할 영역마다 정해진 주파수로, 상기 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는, 액티브 매트릭스 기판.
  15. 제3항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수의 게이트선은 N개(N은 자연수)이며,
    상기 게이트선마다 제1 내지 제M(M은 자연수, M≥2)의 M개의 상기 구동 회로가 설치되고,
    n행째(1≤n≤N)의 상기 게이트선에 대하여 설치된 상기 M개의 구동 회로는, 상기 제1 구동 회로로부터 상기 제M 구동 회로의 순으로 상기 n행째의 게이트선에 선택 전압을 인가하고, 상기 M개의 구동 회로 중, 제2 상기 구동 회로 내지 상기 제M 구동 회로는, 직전의 상기 구동 회로가 n+1행째의 상기 게이트선에 상기 선택 전압을 인가하는 타이밍에, 상기 n행째의 게이트선에 상기 선택 전압을 인가하고,
    상기 제1 단자부는, 상기 제M 구동 회로에 의해 상기 n행째의 게이트선에 선택 전압이 인가되는 타이밍에, 상기 n행째의 게이트선과 상기 데이터선으로 규정되는 상기 화소 영역에 기입할 화상의 데이터 신호를 상기 데이터선에 공급하는, 액티브 매트릭스 기판.
  16. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 화소 영역은, 복수의 부화소 영역을 포함하고,
    상기 배선은 상기 게이트선과 서브 게이트선을 포함하고,
    하나의 상기 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 구비하고,
    다른 부화소 영역에, 상기 서브 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 하나의 부화소 영역에서의 상기 화소 전극의 사이에 접속된 캐패시터를 구비하고,
    상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고,
    1 수평 기간에 있어서, 상기 게이트선에 선택 전압이 인가된 후, 상기 서브 게이트선 구동부가 상기 서브 게이트선에 선택 전압을 인가하는, 액티브 매트릭스 기판.
  17. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 화소 영역은 복수의 부화소 영역을 포함하고,
    상기 배선은 상기 게이트선과 서브 게이트선과 보조 용량 배선을 포함하고,
    상기 복수의 부화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고,
    하나의 상기 부화소 영역에, 상기 보조 용량 배선과 접속된 보조 용량과, 상기 서브 게이트선에 접속된 게이트 단자와, 상기 하나의 부화소 영역에서의 상기 화소 전극에 접속된 소스 단자와, 상기 보조 용량에 접속된 드레인 단자를 갖는 스위칭 소자를 구비하고,
    상기 구동 회로는, 상기 스위칭 소자가 배치되지 않은 화소 영역에서 상기 서브 게이트선마다 설치되고, 상기 서브 게이트선에 선택 전압과 비선택 전압 중 한쪽을 인가하는 서브 게이트선 구동부를 포함하고,
    상기 서브 게이트선 구동부는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제어 신호에 따라서 상기 서브 게이트선에 선택 전압을 인가하는, 액티브 매트릭스 기판.
  18. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 화소 영역은 복수의 부화소 영역을 포함하고,
    상기 배선은 상기 게이트선과 제1 보조 용량 배선 및 제2 보조 용량 배선을 포함하고,
    상기 복수의 부화소 영역은, 상기 게이트선과 상기 데이터선에 접속된 화소 전극을 각각 구비하고,
    하나의 상기 부화소 영역에, 상기 하나의 부화소 영역에서의 상기 화소 전극과 상기 제1 보조 용량 배선에 접속된 제1 보조 용량을 구비하고,
    다른 부화소 영역에, 상기 다른 부화소 영역에서의 상기 화소 전극과 상기 제2 보조 용량 배선에 접속된 제2 보조 용량을 구비하고,
    상기 구동 회로는, 상기 표시 영역에 형성되고, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위를 제어하는 보조 용량선 제어 소자를 포함하고,
    상기 보조 용량선 제어 소자는, 상기 게이트선에 선택 전압이 인가된 후, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선의 전위가 역위상이 되도록, 상기 제1 보조 용량 배선과 상기 제2 보조 용량 배선에 전압을 인가하는, 액티브 매트릭스 기판.
  19. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 배선은 상기 게이트선과 보조 용량 배선을 포함하고,
    상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 보조 용량 배선에 접속된 보조 용량을 구비하고,
    상기 구동 회로는, 상기 보조 용량 배선마다 설치된 보조 용량 배선 구동부를 포함하고,
    상기 보조 용량 배선 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전압과 동일한 극성의 전압을 상기 보조 용량 배선에 인가하는, 액티브 매트릭스 기판.
  20. 제2항 내지 제9항 중 어느 한 항에 있어서,
    상기 구동 회로는, 상기 표시 영역의 상기 게이트선의 연신 방향에 있어서의 K개(K는 자연수, K≥2)의 영역에서, 상기 영역 사이에서 서로 상이한, K행마다의 상기 게이트선에 대하여 설치되어 있는, 액티브 매트릭스 기판.
  21. 제20항에 있어서,
    상기 화소 영역은, 복수의 색 중 어느 하나의 색에 대응하고,
    상기 구동 회로는, 상기 복수의 색 중 하나의 색에 대응하는 상기 화소 영역에 형성되어 있는, 액티브 매트릭스 기판.
  22. 제21항에 있어서,
    상기 구동 회로의 스위칭 소자가 형성되어 있는 상기 화소 영역에서, 상기 게이트선 및 상기 데이터선 중 적어도 한쪽의 연신 방향에서의 폭은, 다른 화소 영역에서의 상기 폭보다 큰, 액티브 매트릭스 기판.
  23. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 배선은 상기 게이트선과 공통 전극선을 포함하고,
    상기 화소 영역에, 상기 게이트선과 상기 데이터선에 접속된 화소 전극과, 상기 화소 전극과 상기 공통 전극선에 접속된 보조 용량을 갖고,
    상기 구동 회로는, 상기 스위칭 소자가 형성되지 않은 화소 영역에서 상기 공통 전극선마다 설치된 공통 전극 구동부를 포함하고,
    상기 공통 전극 구동부는, 상기 제어 신호에 따라서 상기 데이터선의 전위와 역극성이 되도록 상기 공통 전극선에 전압을 인가하는, 액티브 매트릭스 기판.
  24. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배선은 상기 게이트선과 발광 제어선을 포함하고,
    상기 화소 영역에, 발광 소자와, 상기 데이터선과 상기 게이트선에 접속된 전기 회로와, 상기 발광 제어선과 접속된 게이트 단자와, 상기 전기 회로와 접속된 소스 단자와, 상기 발광 소자와 접속된 드레인 단자를 갖는 발광 제어 스위칭 소자를 갖고,
    상기 구동 회로는, 상기 발광 제어선마다 설치되고, 상기 제어 신호에 따라서 상기 발광 제어선의 전위를 제어하는 발광 제어선 구동부를 포함하는, 액티브 매트릭스 기판.
  25. 제1항 내지 제22항 중 어느 한 항에 기재된 액티브 매트릭스 기판과,
    컬러 필터와 대향 전극을 구비하는 대향 기판과,
    상기 액티브 매트릭스 기판과 상기 대향 기판 사이에 끼움 지지된 액정층
    을 구비하는, 표시 패널.
  26. 제23항에 기재된 액티브 매트릭스 기판과,
    컬러 필터를 구비하는 대향 기판과,
    상기 액티브 매트릭스 기판과 상기 대향 기판 사이에 끼움 지지된 액정층
    을 구비하는, 표시 패널.
  27. 제25항 또는 제26항에 있어서,
    상기 액티브 매트릭스 기판에 있어서, 상기 구동 회로의 적어도 일부의 소자는, 상기 화소 영역에서의 상기 액정층의 배향 상태에 따라서 발생하는 암선(暗線) 영역에 배치되는, 표시 패널.
  28. 제25항 내지 제27항 중 어느 한 항에 기재된 표시 패널과,
    상기 표시 패널을 수납하는 하우징을 구비하고,
    상기 하우징은, 상기 표시 패널의 프레임 영역의 일부와 표시 영역의 일부에 겹치는 위치에 설치되고 관찰자측의 표면이 곡면 형상을 갖는 렌즈부를 포함하는 제1 커버부와, 상기 표시 패널의 측면을 적어도 덮는 제2 커버부를 갖는, 표시 장치.
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