JP6196387B2 - アクティブマトリクス基板 - Google Patents
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Description
本発明は、表示装置に関し、特に、共通電極を有するアクティブマトリクス基板、および、その製造方法に関する。
液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置に含まれる液晶パネルは、アクティブマトリクス基板と対向基板を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。アクティブマトリクス基板には、複数のゲート線と、複数のデータ線と、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）および画素電極を含む複数の画素回路とが形成される。
液晶パネルの液晶層に電界を印加する方式として、縦電界方式と横電界方式が知られている。縦電界方式の液晶パネルでは、画素電極と対向基板に形成された共通電極とを用いて液晶層に概ね縦方向の電界が印加される。横電界方式の液晶パネルでは、共通電極は画素電極と共にアクティブマトリクス基板に形成され、画素電極と共通電極を用いて液晶層に概ね横方向の電界が印加される。横電界方式の液晶パネルは、縦電界方式の液晶パネルよりも視野角が広いという利点を有する。
横電界方式として、ＩＰＳ（In-Plane Switching）モードとＦＦＳ（Fringe Field Switching）モードが知られている。ＩＰＳモードの液晶パネルでは、画素電極と共通電極はそれぞれ櫛歯状に形成され、平面視で重ならないように配置される。ＦＦＳモードの液晶パネルでは、共通電極および画素電極のいずれか一方にスリットが形成され、画素電極と共通電極は保護絶縁膜を介して平面視で重なるように配置される。ＦＦＳモードの液晶パネルは、ＩＰＳモードの液晶パネルよりも開口率が高いという利点を有する。
ＦＦＳモードの液晶パネルのアクティブマトリクス基板は、５枚または６枚のフォトマスクを用いて製造される。特許文献１には、５枚のフォトマスクを用いたアクティブマトリクス基板の製造方法が記載されている。特許文献１に記載された製造方法では、半導体層用のフォトマスクを使用せずに、ソース層用のフォトマスクを用いて半導体層をパターニングし、画素電極層用のフォトマスクを用いてＴＦＴのチャネル領域を形成する。特許文献１に記載されたアクティブマトリクス基板では、データ線は、半導体層、オーミックコンタクト層、ソース層、および、画素電極層に形成された積層配線となる。データ線の半導体層、オーミックコンタクト層、および、ソース層に形成された部分は同じ形状を有し、画素電極層に形成された部分は３層に形成された部分を覆うように形成される。
ＦＦＳモードの液晶パネルのアクティブマトリクス基板では、画素電極と共通電極は保護絶縁膜を挟んで対向する。シャドーイングやフリッカなどの表示不良を抑制するためには、各画素に備えられる画素電極と共通電極の間の容量（蓄積容量）を大きくすることが好ましい。そして、この蓄積容量を大きくするためには、画素電極と共通電極との間の層間膜となる保護絶縁膜は薄いことが好ましい。しかしながら、保護絶縁膜を薄くすると、パーティクルや生成異物が保護絶縁膜を突き破ることがある。このため、画素電極と共通電極のリークに起因する点欠陥や、データ線と共通電極のリークに起因する線状欠陥が発生し、アクティブマトリクス基板の歩留りが低下することが問題となる。
それ故に、本発明は、共通電極を有する高歩留りのアクティブマトリクス基板を提供することを目的とする。
本発明の第１の局面は、アクティブマトリクス基板であって、
第１配線層に形成された複数のゲート線と、
第１半導体層、第２半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記スイッチング素子は、
前記第１配線層に形成されたゲート電極と、
前記第２配線層に形成されたソース電極およびドレイン電極と、
前記第１半導体層に形成されたチャネル領域と、
前記第２半導体層において前記ソース電極および前記ドレイン電極の下に形成された半導体部と、
前記画素電極層において前記ソース電極および前記ドレイン電極の上に形成された導体部とを含み、
前記データ線の前記第２半導体層に形成された部分は、前記第２配線層および前記画素電極層に形成された部分よりも大きく形成され、前記半導体部は、前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成されていることを特徴とする。
第１配線層に形成された複数のゲート線と、
第１半導体層、第２半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記スイッチング素子は、
前記第１配線層に形成されたゲート電極と、
前記第２配線層に形成されたソース電極およびドレイン電極と、
前記第１半導体層に形成されたチャネル領域と、
前記第２半導体層において前記ソース電極および前記ドレイン電極の下に形成された半導体部と、
前記画素電極層において前記ソース電極および前記ドレイン電極の上に形成された導体部とを含み、
前記データ線の前記第２半導体層に形成された部分は、前記第２配線層および前記画素電極層に形成された部分よりも大きく形成され、前記半導体部は、前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成されていることを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記データ線の前記第１半導体層に形成された部分は、前記第２半導体層に形成された部分よりも大きく形成されていることを特徴とする。
前記データ線の前記第１半導体層に形成された部分は、前記第２半導体層に形成された部分よりも大きく形成されていることを特徴とする。
本発明の第３の局面は、本発明の第１の局面において、
前記保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜と上層絶縁膜を含むことを特徴とする。
前記保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜と上層絶縁膜を含むことを特徴とする。
本発明の第４の局面は、本発明の第３の局面において、
前記下層絶縁膜と前記上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生することを特徴とする。
前記下層絶縁膜と前記上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生することを特徴とする。
本発明の第５の局面は、本発明の第３の局面において、
前記下層絶縁膜の膜厚は１５０〜３５０ｎｍであり、前記上層絶縁膜の膜厚は４００〜６００ｎｍであることを特徴とする。
前記下層絶縁膜の膜厚は１５０〜３５０ｎｍであり、前記上層絶縁膜の膜厚は４００〜６００ｎｍであることを特徴とする。
本発明の第６の局面は、本発明の第１の局面において、
前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンまたはモリブデンを含む材料で形成されていることを特徴とする。
前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンまたはモリブデンを含む材料で形成されていることを特徴とする。
本発明の第７の局面は、本発明の第６の局面において、
前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンとニオブの合金で形成されていることを特徴とする。
前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンとニオブの合金で形成されていることを特徴とする。
以上に述べたアクティブマトリクス基板は、以下の製造方法によって製造される。
第１の製造方法は、アクティブマトリクス基板の製造方法であって、
第１配線層に、複数のゲート線と、複数のスイッチング素子のゲート電極とを形成するステップと、
ゲート絶縁膜を成膜し、第１半導体層に第１半導体膜を成膜し、第２半導体層に第２半導体膜を成膜するステップと、
第２配線層に、複数のデータ線の主導体部の元になる第１導体部と、前記スイッチング素子のソース電極およびドレイン電極の元になる第２導体部とを形成すると共に、前記第１および第２半導体膜をパターニングすることにより、前記主導体部の下にある第１半導体部の元になる第２半導体部と、前記スイッチング素子の、前記第１半導体層にあるチャネル領域と、前記第２半導体層において前記ソース電極および前記ドレイン電極の下にある半導体部の元になる第３半導体部とを形成するソース層形成ステップと、
画素電極層に、画素電極と、前記主導体部の上にある第３導体部と、前記ソース電極および前記ドレイン電極の上にある導体部とを形成すると共に、前記第１および第２導体部、前記第２半導体部の前記第２半導体層に形成された部分、並びに、前記第３半導体部をパターニングすることにより、前記主導体部、前記ソース電極および前記ドレイン電極、前記第１半導体部、並びに、前記半導体部を形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
前記画素電極層形成ステップは、前記第１半導体部の前記第２半導体層に形成される部分を前記主導体部および前記第３導体部よりも大きく形成し、前記半導体部を前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成することを特徴とする。
第１の製造方法は、アクティブマトリクス基板の製造方法であって、
第１配線層に、複数のゲート線と、複数のスイッチング素子のゲート電極とを形成するステップと、
ゲート絶縁膜を成膜し、第１半導体層に第１半導体膜を成膜し、第２半導体層に第２半導体膜を成膜するステップと、
第２配線層に、複数のデータ線の主導体部の元になる第１導体部と、前記スイッチング素子のソース電極およびドレイン電極の元になる第２導体部とを形成すると共に、前記第１および第２半導体膜をパターニングすることにより、前記主導体部の下にある第１半導体部の元になる第２半導体部と、前記スイッチング素子の、前記第１半導体層にあるチャネル領域と、前記第２半導体層において前記ソース電極および前記ドレイン電極の下にある半導体部の元になる第３半導体部とを形成するソース層形成ステップと、
画素電極層に、画素電極と、前記主導体部の上にある第３導体部と、前記ソース電極および前記ドレイン電極の上にある導体部とを形成すると共に、前記第１および第２導体部、前記第２半導体部の前記第２半導体層に形成された部分、並びに、前記第３半導体部をパターニングすることにより、前記主導体部、前記ソース電極および前記ドレイン電極、前記第１半導体部、並びに、前記半導体部を形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
前記画素電極層形成ステップは、前記第１半導体部の前記第２半導体層に形成される部分を前記主導体部および前記第３導体部よりも大きく形成し、前記半導体部を前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成することを特徴とする。
第２の製造方法は、第１の製造方法において、
前記ソース層形成ステップは、前記第１半導体部の前記第１半導体層に形成される部分を前記第２半導体層に形成される部分よりも大きく形成することを特徴とする。
前記ソース層形成ステップは、前記第１半導体部の前記第１半導体層に形成される部分を前記第２半導体層に形成される部分よりも大きく形成することを特徴とする。
第３の製造方法は、第１の製造方法において、
前記画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、
前記エッチング処理は、前記フォトレジスト形成処理で形成されたフォトレジストをマスクとして、前記成膜処理で得られた膜と、前記第１および第２導体部とに対してウェットエッチングを行い、前記第２半導体部の前記第２半導体層に形成された部分と、前記第３半導体部とに対してドライエッチングを行うことを特徴とする。
前記画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、
前記エッチング処理は、前記フォトレジスト形成処理で形成されたフォトレジストをマスクとして、前記成膜処理で得られた膜と、前記第１および第２導体部とに対してウェットエッチングを行い、前記第２半導体部の前記第２半導体層に形成された部分と、前記第３半導体部とに対してドライエッチングを行うことを特徴とする。
第４の製造方法は、第２の製造方法において、
前記ソース層形成ステップで使用されるフォトマスクに含まれる前記第２半導体部を形成するためのパターンは、前記画素電極層形成ステップで使用されるフォトマスクに含まれる前記主導体部を形成するためのパターンよりも大きいことを特徴とする。
前記ソース層形成ステップで使用されるフォトマスクに含まれる前記第２半導体部を形成するためのパターンは、前記画素電極層形成ステップで使用されるフォトマスクに含まれる前記主導体部を形成するためのパターンよりも大きいことを特徴とする。
第５の製造方法は、第１の製造方法において、
前記保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含むことを特徴とする。
前記保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含むことを特徴とする。
第６の製造方法は、第５の製造方法において、
前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、一方では圧縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜することを特徴とする。
前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、一方では圧縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜することを特徴とする。
第７の製造方法は、第５の製造方法において、
前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、膜厚１５０〜３５０ｎｍの下層絶縁膜と、膜厚４００〜６００ｎｍの上層絶縁膜とを成膜することを特徴とする。
前記下層絶縁膜と前記上層絶縁膜を成膜する処理は、膜厚１５０〜３５０ｎｍの下層絶縁膜と、膜厚４００〜６００ｎｍの上層絶縁膜とを成膜することを特徴とする。
第８の製造方法は、第１の製造方法において、
前記ソース層形成ステップは、前記第１および第２導体部をモリブデンまたはモリブデンを含む材料で形成することを特徴とする。
前記ソース層形成ステップは、前記第１および第２導体部をモリブデンまたはモリブデンを含む材料で形成することを特徴とする。
第９の製造方法は、第８の製造方法において、
前記ソース層形成ステップは、前記第１および第２導体部をモリブデンとニオブの合金で形成することを特徴とする。
前記ソース層形成ステップは、前記第１および第２導体部をモリブデンとニオブの合金で形成することを特徴とする。
本発明の第１の局面または上記第１の製造方法によれば、下側の層（第２半導体層）に形成される部分を上側の層（第２配線層および画素電極層）に形成される部分よりも大きく形成することにより、データ線、並びに、スイッチング素子のソース電極およびドレイン電極の断面形状は階段状に形成される。したがって、データ線とスイッチング素子の上に形成される保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
本発明の第２の局面または上記第２の製造方法によれば、データ線の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成することにより、データ線はより多くの段を有する階段状に形成される。したがって、データ線の上に形成される保護絶縁膜の被覆性をより高くし、共通電極を有するアクティブマトリクス基板の歩留まりをより高くすることができる。
本発明の第３の局面または上記第５の製造方法によれば、同じ材料を用いて２層の保護絶縁膜を形成することにより、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、画素電極層と共通電極層を絶縁できる２層の保護絶縁膜を容易に形成することができる。
本発明の第４の局面または上記第６の製造方法によれば、逆方向の応力が発生する２層の保護絶縁膜を形成することにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
本発明の第５の局面または上記第７の製造方法によれば、各層の保護絶縁膜で発生する応力を相殺することができ、かつ、データ線と共通電極のリーク発生率を抑制することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
本発明の第６もしくは第７の局面、または、上記第８もしくは第９の製造方法によれば、データ線の主導体部などをモリブデンまたはモリブデンを含む材料（例えば、モリブデンとニオブの合金）で形成することにより、生成異物の発生を防止し、共通電極を有するアクティブマトリクス基板の歩留まりを高くすることができる。
上記第３の製造方法によれば、画素電極層形成ステップにおいて、同じフォトマスクを用いてウェットエッチングとドライエッチングを続けて行うことにより、第２半導体層に形成される部分を第２配線層および画素電極層に形成される部分よりも大きく形成することができる。
上記第４の製造方法によれば、ソース層形成ステップと画素電極層形成ステップの間で、使用されるフォトマスクのパターンにサイズ差を設定することにより、データ線の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成することができる。
図１は、本発明の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２、表示制御回路３、ゲート線駆動回路４、データ線駆動回路５、および、バックライト６を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
液晶パネル２は、ＦＦＳモードの液晶パネルである。液晶パネル２は、アクティブマトリクス基板１０と対向基板４０を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。対向基板４０には、ブラックマトリクス（図示せず）などが形成される。アクティブマトリクス基板１０には、ｍ本のゲート線Ｇ１〜Ｇｍ、ｎ本のデータ線Ｓ１〜Ｓｎ、（ｍ×ｎ）個の画素回路２０、および、共通電極３０（点模様部）などが形成される。アクティブマトリクス基板１０には、ゲート線駆動回路４として機能する半導体チップと、データ線駆動回路５として機能する半導体チップとが実装される。なお、図１は液晶表示装置１の構成を模式的に示すものであり、図１に記載された要素の形状は正確ではない。
以下、ゲート線が延伸する方向（図面では水平方向）を行方向、データ線が延伸する方向（図面では垂直方向）を列方向という。ゲート線Ｇ１〜Ｇｍは、行方向に延伸し、互いに平行に配置される。データ線Ｓ１〜Ｓｎは、列方向に延伸し、互いに平行に配置される。ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路２０は、ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎの交差点に対応して２次元状に配置される。
画素回路２０は、Ｎチャネル型のＴＦＴ２１と画素電極２２を含んでいる。ｉ行ｊ列目の画素回路２０に含まれるＴＦＴ２１のゲート電極はゲート線Ｇｉに接続され、ソース電極はデータ線Ｓｊに接続され、ドレイン電極は画素電極２２に接続される。ゲート線Ｇ１〜Ｇｍ、データ線Ｓ１〜Ｓｎ、ＴＦＴ２１、および、画素電極２２よりも上層に、保護絶縁膜（図示せず）が形成される。共通電極３０は、保護絶縁膜の上層に形成される。画素電極２２と共通電極３０は、保護絶縁膜を挟んで対向する。バックライト６は、液晶パネル２の背面側に配置され、液晶パネル２の背面に光を照射する。
表示制御回路３は、ゲート線駆動回路４に対して制御信号Ｃ１を出力し、データ線駆動回路５に対して制御信号Ｃ２とデータ信号Ｄ１を出力する。ゲート線駆動回路４は、制御信号Ｃ１に基づきゲート線Ｇ１〜Ｇｍを駆動する。データ線駆動回路５は、制御信号Ｃ２とデータ信号Ｄ１に基づき、データ線Ｓ１〜Ｓｎを駆動する。より詳細には、ゲート線駆動回路４は、各水平期間（ライン期間）において、ゲート線Ｇ１〜Ｇｍの中から１本のゲート線を選択し、選択したゲート線にハイレベル電圧を印加する。データ線駆動回路５は、各水平期間において、データ線Ｓ１〜Ｓｎに対してデータ信号Ｄ１に応じたｎ個のデータ電圧をそれぞれ印加する。これにより１水平期間内にｎ個の画素回路２０が選択され、選択されたｎ個の画素回路２０にｎ個のデータ電圧がそれぞれ書き込まれる。
図２は、アクティブマトリクス基板１０の平面図である。図２には、アクティブマトリクス基板１０に形成される要素の一部が記載されている。図２に示すように、アクティブマトリクス基板１０は、対向基板４０に対向する対向領域１１と、対向基板４０に対向しない非対向領域１２とに分けられる。図２では、非対向領域１２は、対向領域１１の右側および下側に位置する。対向領域１１には、画素回路２０を配置するための表示領域１３（破線で示す領域）が設定される。対向領域１１から表示領域１３を除いた部分を額縁領域１４という。
表示領域１３には、（ｍ×ｎ）個の画素回路２０、ｍ本のゲート線２３、および、ｎ本のデータ線２４が形成される。（ｍ×ｎ）個の画素回路２０は、表示領域１３内に２次元状に配置される。非対向領域１２には、共通電極信号を入力するための外部端子１５が設けられる。外部端子１５から入力された共通電極信号を共通電極３０に印加するために、額縁領域１４には、ゲート線２３と同じ配線層に形成された第１共通幹配線１６と、データ線２４と同じ配線層に形成された第２共通幹配線１７とが形成される。図２では、第１共通幹配線１６は表示領域１３の上側、左側および下側に形成され、第２共通幹配線１７は表示領域１３の右側に形成されている。また、図２のＡ１部とＡ２部には、共通電極３０と第１共通幹配線１６と第２共通幹配線１７とを接続する繋ぎ換え回路（図示せず）が形成される。非対向領域１２には、ゲート線駆動回路４を実装するための実装領域１８と、データ線駆動回路５を実装するための実装領域１９とが設定される。
アクティブマトリクス基板１０は、ガラス基板上に下層から順に、ゲート層、ゲート絶縁膜、第１半導体層、第２半導体層、ソース層、画素電極層、保護絶縁膜、および、共通電極層を形成することにより形成される（詳細は後述）。ゲート線２３と第１共通幹配線１６は、ゲート層に形成される。データ線２４と第２共通幹配線１７は、第１半導体層、第２半導体層、ソース層、および、画素電極層に形成された積層配線である。
図３は、アクティブマトリクス基板１０の共通電極３０以外のパターンを示す図である。図３に示すように、ゲート線２３（左下がり斜線部）は、途中で屈折しながら行方向に延伸する。データ線２４（右下がり斜線部）は、ゲート線２３との交点近傍で屈折しながら列方向に延伸する。ゲート線２３とデータ線２４は、異なる配線層に形成される。ゲート線２３とデータ線２４の交点近傍には、ＴＦＴ２１が形成される。ゲート線２３とデータ線２４によって仕切られた領域には、画素電極２２が形成される。ＴＦＴ２１のゲート電極はゲート線２３に接続され、ソース電極はデータ線２４に接続され、ドレイン電極は画素電極２２に接続される。このように液晶パネル２は、ゲート線２３とデータ線２４の交点に対応して配置された複数の画素回路２０を備えている。
図４は、アクティブマトリクス基板１０の共通電極３０のパターンを示す図である。共通電極３０は、ＴＦＴ２１、画素電極２２、ゲート線２３、および、データ線２４よりも上層（すなわち、液晶層に近い側）に形成された保護絶縁膜のさらに上層に形成される。図４に示すように、共通電極３０は、以下の部分を除いて、表示領域１３の全面を覆うように形成される。共通電極３０は、画素電極２２と共に液晶層に印加する横電界を発生させるために、画素電極２２に対応して複数のスリット３１を有する。図４では、共通電極３０は、１個の画素電極２２に対応して７個のスリット３１を有する。スリット３１は、中間付近で屈折する。屈折したスリット３１を共通電極３０に形成することにより、液晶パネル２の視野角を広くすることができる。また、共通電極３０は、ＴＦＴ２１のソース電極の配置領域およびチャネル領域を含む領域に形成された切り欠き３２を有する。共通電極３０に切り欠き３２を設けることにより、ＴＦＴ２１の上部に形成された共通電極３０がＴＦＴ２１の動作に影響を及ぼすことを防止することができる。
以下、図５Ａ〜図５Ｋを参照して、アクティブマトリクス基板１０の製造方法を説明する。図５Ａ〜図５Ｋの（ａ）〜（ｄ）には、それぞれ、ゲート線２３、データ線２４、ＴＦＴ２１、および、繋ぎ換え回路を形成する過程が記載されている。
（第１工程）ゲート層パターンの形成（図５Ａ）
ガラス基板１０１上にスパッタリング法によって、Ｔｉ（チタン）、Ａｌ（アルミニウム）、および、Ｔｉを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線２３、ＴＦＴ２１のゲート電極１１１、第１共通幹配線１６などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。
ガラス基板１０１上にスパッタリング法によって、Ｔｉ（チタン）、Ａｌ（アルミニウム）、および、Ｔｉを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線２３、ＴＦＴ２１のゲート電極１１１、第１共通幹配線１６などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。
（第２工程）半導体層の形成（図５Ｂ）
図５Ａに示す基板にＣＶＤ（Chemical Vapor Deposition ）法によって、ゲート絶縁膜となるＳｉＮｘ膜１２１と、アモルファスＳｉ膜１２２と、ｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第２工程では、半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第３工程で行われる。
図５Ａに示す基板にＣＶＤ（Chemical Vapor Deposition ）法によって、ゲート絶縁膜となるＳｉＮｘ膜１２１と、アモルファスＳｉ膜１２２と、ｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第２工程では、半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第３工程で行われる。
（第３工程）ソース層パターンの形成（図５Ｃ〜図５Ｅ）
図５Ｂに示す基板にスパッタリング法によって、ＭｏＮｂ（モリブデンニオブ）膜１３１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、第２共通幹配線１７の主導体部１３５などを形成する。ＴＦＴ２１の導体部１３４は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程では、主導体部１３３、１３５、および、導体部１３４などの位置にフォトレジスト１３２を残すフォトマスクが使用される。このため露光後には、主導体部１３３、１３５、および、導体部１３４などの位置にフォトレジスト１３２が残る（図５Ｃ）。フォトレジスト１３２をマスクとして、まず第３工程で成膜したＭｏＮｂ膜１３１をエッチングし、次に第２工程で成膜したｎ＋アモルファスＳｉ膜１２３とアモルファスＳｉ膜１２２とを連続してエッチングする（図５Ｄ）。これにより、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト１３２を剥離することにより、図５Ｅに示す基板が得られる。図５Ｅに示す基板では、エッチングされずに残ったＭｏＮｂ膜１３１が、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、および、第２共通幹配線１７の主導体部１３５などになる。図５Ｅに示す基板では、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、および、第２共通幹配線１７の主導体部１３５の下層には、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する。
図５Ｂに示す基板にスパッタリング法によって、ＭｏＮｂ（モリブデンニオブ）膜１３１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、第２共通幹配線１７の主導体部１３５などを形成する。ＴＦＴ２１の導体部１３４は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程では、主導体部１３３、１３５、および、導体部１３４などの位置にフォトレジスト１３２を残すフォトマスクが使用される。このため露光後には、主導体部１３３、１３５、および、導体部１３４などの位置にフォトレジスト１３２が残る（図５Ｃ）。フォトレジスト１３２をマスクとして、まず第３工程で成膜したＭｏＮｂ膜１３１をエッチングし、次に第２工程で成膜したｎ＋アモルファスＳｉ膜１２３とアモルファスＳｉ膜１２２とを連続してエッチングする（図５Ｄ）。これにより、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト１３２を剥離することにより、図５Ｅに示す基板が得られる。図５Ｅに示す基板では、エッチングされずに残ったＭｏＮｂ膜１３１が、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、および、第２共通幹配線１７の主導体部１３５などになる。図５Ｅに示す基板では、データ線２４の主導体部１３３、ＴＦＴ２１の導体部１３４、および、第２共通幹配線１７の主導体部１３５の下層には、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する。
（第４工程）画素電極の形成（図５Ｆ〜図５Ｉ）
図５Ｅに示す基板にスパッタリング法によって、画素電極２２となるＩＺＯ膜１４１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第４工程では、画素電極２２の位置とソース層パターンの位置（ただし、ＴＦＴ２１のチャネル領域の位置を除く）にフォトレジスト１４２を残すフォトマスクが使用される。このため露光後には、画素電極２２の位置、および、ソース層パターンの位置からＴＦＴ２１のチャネル領域の位置を除いた位置にフォトレジスト１４２が残る（図５Ｆ）。フォトレジスト１４２をマスクとして、まずウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３４とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする（図５Ｇ、図５Ｈ）。図５Ｇには、導体部１３４のエッチングが完了した時点の基板が記載されている。図５Ｈには、ｎ＋アモルファスＳｉ膜１２３のエッチングが完了した時点の基板が記載されている。図５Ｈに示すように、ドライエッチングによって、ＴＦＴ２１のチャネル領域に存在するアモルファスＳｉ膜１２２の膜厚は薄くなる。最後にフォトレジスト１４２を剥離することにより、図５Ｉに示す基板が得られる。図５Ｉに示す基板では、ＴＦＴ２１のチャネル領域が形成され、ＴＦＴ２１のソース電極１４３とドレイン電極１４４は分離された状態になる。データ線２４の主導体部１３３、ＴＦＴ２１のソース電極１４３とドレイン電極１４４、および、第２共通幹配線１７の主導体部１３５の上層には、ＩＺＯ膜１４１が残る。
図５Ｅに示す基板にスパッタリング法によって、画素電極２２となるＩＺＯ膜１４１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第４工程では、画素電極２２の位置とソース層パターンの位置（ただし、ＴＦＴ２１のチャネル領域の位置を除く）にフォトレジスト１４２を残すフォトマスクが使用される。このため露光後には、画素電極２２の位置、および、ソース層パターンの位置からＴＦＴ２１のチャネル領域の位置を除いた位置にフォトレジスト１４２が残る（図５Ｆ）。フォトレジスト１４２をマスクとして、まずウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３４とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする（図５Ｇ、図５Ｈ）。図５Ｇには、導体部１３４のエッチングが完了した時点の基板が記載されている。図５Ｈには、ｎ＋アモルファスＳｉ膜１２３のエッチングが完了した時点の基板が記載されている。図５Ｈに示すように、ドライエッチングによって、ＴＦＴ２１のチャネル領域に存在するアモルファスＳｉ膜１２２の膜厚は薄くなる。最後にフォトレジスト１４２を剥離することにより、図５Ｉに示す基板が得られる。図５Ｉに示す基板では、ＴＦＴ２１のチャネル領域が形成され、ＴＦＴ２１のソース電極１４３とドレイン電極１４４は分離された状態になる。データ線２４の主導体部１３３、ＴＦＴ２１のソース電極１４３とドレイン電極１４４、および、第２共通幹配線１７の主導体部１３５の上層には、ＩＺＯ膜１４１が残る。
（第５工程）保護絶縁膜の形成（図５Ｊ）
図５Ｉに示す基板にＣＶＤ法によって、保護絶縁膜となる２層のＳｉＮｘ膜１５１、１５２を順次成膜する。下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる（詳細は後述）。続いて、フォトリソグラフィ法とエッチングを用いて、第５工程で形成された２層のＳｉＮｘ膜１５１、１５２、および、第２工程で形成されたＳｉＮｘ膜１２１をパターニングする。繋ぎ換え回路を形成する位置には、図５Ｊ（ｄ）に示すように、２層のＳｉＮｘ膜１５１、１５２とＳｉＮｘ膜１２１を貫通するコンタクトホール１５３、および、２層のＳｉＮｘ膜１５１、１５２を貫通するコンタクトホール１５４が形成される。
図５Ｉに示す基板にＣＶＤ法によって、保護絶縁膜となる２層のＳｉＮｘ膜１５１、１５２を順次成膜する。下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる（詳細は後述）。続いて、フォトリソグラフィ法とエッチングを用いて、第５工程で形成された２層のＳｉＮｘ膜１５１、１５２、および、第２工程で形成されたＳｉＮｘ膜１２１をパターニングする。繋ぎ換え回路を形成する位置には、図５Ｊ（ｄ）に示すように、２層のＳｉＮｘ膜１５１、１５２とＳｉＮｘ膜１２１を貫通するコンタクトホール１５３、および、２層のＳｉＮｘ膜１５１、１５２を貫通するコンタクトホール１５４が形成される。
（第６工程）共通電極の形成（図５Ｋ）
図５Ｊに示す基板にスパッタリング法によって、共通電極３０となるＩＺＯ膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極３０と繋ぎ換え電極１６１を形成する。図５Ｋ（ｄ）に示すように、繋ぎ換え電極１６１は、コンタクトホール１５３の位置で第１共通幹配線１６に直接接触し、コンタクトホール１５４の位置でＩＺＯ膜１４１を介して第２共通幹配線１７の主導体部１３５に電気的に接続される。また、繋ぎ換え電極１６１は、共通電極３０と一体に形成される。したがって、繋ぎ換え電極１６１を用いて、共通電極３０と第１共通幹配線１６と第２共通幹配線１７とを電気的に接続することができる。
図５Ｊに示す基板にスパッタリング法によって、共通電極３０となるＩＺＯ膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極３０と繋ぎ換え電極１６１を形成する。図５Ｋ（ｄ）に示すように、繋ぎ換え電極１６１は、コンタクトホール１５３の位置で第１共通幹配線１６に直接接触し、コンタクトホール１５４の位置でＩＺＯ膜１４１を介して第２共通幹配線１７の主導体部１３５に電気的に接続される。また、繋ぎ換え電極１６１は、共通電極３０と一体に形成される。したがって、繋ぎ換え電極１６１を用いて、共通電極３０と第１共通幹配線１６と第２共通幹配線１７とを電気的に接続することができる。
第６工程で使用されるフォトマスクは、スリット３１と切り欠き３２に対応したパターンを有する。このようなフォトマスクを用いることにより、スリット３１と切り欠き３２を有する共通電極３０を形成することができる。以上に述べた第１〜第６工程を実行することにより、図５Ｋに示す断面構造を有するアクティブマトリクス基板１０を製造することができる。
データ線２４は、第１半導体層、第２半導体層、ソース層、および、画素電極層に形成された積層配線（アモルファスＳｉ膜１２２、ｎ＋アモルファスＳｉ膜１２３、主導体部１３３、および、ＩＺＯ膜１４１からなる積層配線）である（図５Ｋ（ｂ）を参照）。また、ＴＦＴ２１は、ゲート層に形成されたゲート電極１１１と、ソース層に形成されたソース電極１４３およびドレイン電極１４４と、第１半導体層に形成されたチャネル領域（アモルファスＳｉ膜１２２）と、第２半導体層においてソース電極１４３およびドレイン電極１４４の下に形成された半導体部（ｎ＋アモルファスＳｉ膜１２３）と、画素電極層においてソース電極１４３およびドレイン電極１４４の上に形成された導体部（ＩＺＯ膜１４１）とを含んでいる（図５Ｋ（ｃ）を参照）。
上記の製造方法では、第１および第３〜第６工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第２工程ではフォトリソグラフィ法は実行されない。上記の製造方法で使用されるフォトマスクは、全部で５枚である。なお、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３３などを形成するときに、上記の材料に代えて、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ａｌ、Ｔｉ、ＴｉＮ（窒化チタン）、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線２３やデータ線２４の主導体部１３３などの配線材料として、ＭｏＮｂの上層にＡｌ合金を積層し、さらにＡｌ合金の上層にＭｏＮｂを積層した３層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０と繋ぎ換え電極１６１を形成するときに、ＩＺＯに代えてＩＴＯ（酸化インジウムスズ）を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、ＳｉＮｘ膜に代えて、ＳｉＯｘ（酸化シリコン）膜やＳｉＯＮ（窒化酸化シリコン）膜の積層膜を用いてもよい。
上記の製造方法において、基板上に形成される各種の膜の厚さは、膜の材質や機能などに応じて好適に決定される。膜の厚さは、例えば、１０ｎｍ〜１μｍ程度である。以下、膜厚の一例を示す。例えば、第１工程では、厚さ２５〜３５ｎｍのＴｉ膜と、厚さ１８０〜２２０ｎｍのＡｌ膜と、厚さ９０〜１１０ｎｍのＴｉ膜とを順に成膜する。第２工程では、厚さ３６０〜４５０ｎｍのＳｉＮｘ膜１２１と、厚さ１００〜２００ｎｍのアモルファスＳｉ膜１２２と、厚さ３０〜８０ｎｍのｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第３工程では厚さ１８０〜２２０ｎｍのＭｏＮｂ膜１３１を成膜し、第４工程では厚さ５０〜８０ｎｍのＩＺＯ膜１４１を成膜する。第５工程では厚さ２２０〜２８０ｎｍの下層ＳｉＮｘ膜１５１と、厚さ４５０〜５５０ｎｍの上層ＳｉＮｘ膜１５２とを成膜し、第６工程では厚さ１１０〜１４０ｎｍのＩＺＯ膜を成膜する。
以下、本実施形態に係るアクティブマトリクス基板１０の特徴と効果を説明する。第１に、アクティブマトリクス基板１０は、データ線２４の位置において、ｎ＋アモルファスＳｉ膜１２３は主導体部１３３およびＩＺＯ膜１４１よりも大きく形成され、ＴＦＴ２１の位置において、ｎ＋アモルファスＳｉ膜１２３は、ソース電極１４３、ドレイン電極１４４、および、ＩＺＯ膜１４１よりも大きく形成されているという特徴（以下、第１の特徴という）を有する。
図６は、第４工程のエッチング完了後のデータ線２４の断面図である。図７は、第４工程のエッチング完了後のＴＦＴ２１の断面図である。図６および図７は、それぞれ、図５Ｈ（ｂ）および図５Ｈ（ｃ）をより詳細に記載したものである。図６および図７には、第４工程において形成されたフォトレジスト１４２が記載されている。以下、基板を真上から見たときにフォトレジスト１４２で覆われている領域を被覆領域という。
フォトレジスト１４２の被覆領域は、第４工程で使用されるフォトマスク（以下、画素電極層用のフォトマスクという）のパターンによって決定される。第４工程のエッチングでは、フォトレジスト１４２をマスクとして、ウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３４とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする。このエッチングによって、データ線２４の位置にあるＩＺＯ膜１４１、主導体部１３３、および、ｎ＋アモルファスＳｉ膜１２３も同時にエッチングされる。
第４工程のエッチングでは、ｎ＋アモルファスＳｉ膜１２３は、フォトレジスト１４２をマスクとしてドライエッチングを行うため、概ねフォトレジスト１４２のパターン（すなわち、画素電極層用のフォトマスクのパターン）どおりにエッチングされる。具体的には、フォトレジスト１４２の被覆領域外にあるｎ＋アモルファスＳｉ膜１２３はエッチングされてなくなり、フォトレジスト１４２の被覆領域内にあるｎ＋アモルファスＳｉ膜１２３はエッチングされずに残る。したがって、ｎ＋アモルファスＳｉ膜１２３の端Ｅ２の位置は、フォトレジスト１４２の端の位置にほぼ等しくなる。
これに対して、データ線２４の主導体部１３３、導体部１３４、および、これらの上層に形成されたＩＺＯ膜１４１は、ウェットエッチングによるエッチシフトが発生するために、フォトレジスト１４２のパターンよりも小さくエッチングされる。具体的には、フォトレジスト１４２の被覆領域外に加えて、フォトレジスト１４２の被覆領域内で端から所定以下の距離にある主導体部１３３、導体部１３４、および、ＩＺＯ膜１４１はエッチングされてなくなる。したがって、図６では、主導体部１３３およびＩＺＯ膜１４１の端Ｅ１の位置は、ｎ＋アモルファスＳｉ膜１２３の端Ｅ２の位置よりも、フォトレジスト１４２の被覆領域の内側になる。図７では、ソース電極１４３、ドレイン電極１４４、および、ＩＺＯ膜１４１の端Ｅ１は、ｎ＋アモルファスＳｉ膜１２３の端Ｅ２の位置よりも、フォトレジスト１４２の被覆領域の内側になる。
第４工程のエッチングを行うことにより、データ線２４の位置において、ｎ＋アモルファスＳｉ膜１２３は主導体部１３３およびＩＺＯ膜１４１よりも大きく形成され、ＴＦＴ２１の位置において、ｎ＋アモルファスＳｉ膜１２３は、ソース電極１４３、ドレイン電極１４４、および、ＩＺＯ膜１４１よりも大きく形成される。したがって、第４工程のエッチングを行うことにより、第１の特徴を実現することができる。
このようにアクティブマトリクス基板１０では、下側の層（第２半導体層）に形成される部分を上側の層（ソース層および画素電極層）に形成される部分よりも大きく形成することにより、データ線２４、並びに、ＴＦＴ２１のソース電極１４３およびドレイン電極１４４の断面形状は階段状に形成される。したがって、データ線２４とＴＦＴ２１の上に形成される保護絶縁膜の被覆性を高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
第２に、アクティブマトリクス基板１０は、データ線２４の位置において、アモルファスＳｉ膜１２２はｎ＋アモルファスＳｉ膜１２３よりも大きく形成されているという特徴（以下、第２の特徴という）を有する。
図６および図７において、アモルファスＳｉ膜１２２の端Ｅ３の位置は、第３工程で使用されるフォトマスク（以下、ソース層用のフォトマスクという）のパターンによって決定される（図５Ｄと図５Ｈを参照）。データ線２４の位置においてアモルファスＳｉ膜１２２をｎ＋アモルファスＳｉ膜１２３よりも大きく形成するために、データ線２４の位置において、ソース層用のフォトマスクのパターンを画素電極層用のフォトマスクのパターンよりも所定量だけ（例えば、１μｍ以上）大きくする。このため、図６では、アモルファスＳｉ膜１２２の端Ｅ３の位置は、ｎ＋アモルファスＳｉ膜１２３の端Ｅ２の位置よりも、フォトレジスト１４２の被覆領域の外側になる。これにより、第２の特徴を実現することができる。
このようにアクティブマトリクス基板１０では、データ線２４の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成することにより、データ線２４はより多くの段を有する階段状に形成される。したがって、データ線２４の上に形成される保護絶縁膜の被覆性をより高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりをより高くすることができる。
第３に、アクティブマトリクス基板１０は、保護絶縁膜として、一方では圧縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を含むという特徴（以下、第３の特徴という）を有する。上述したように、第５工程では２層のＳｉＮｘ膜１５１、１５２からなる保護絶縁膜が形成され（図５Ｊ）、下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる。例えば、下層ＳｉＮｘ膜１５１には高温条件で成膜した膜密度の高い薄膜が使用され、上層ＳｉＮｘ膜１５２には低温条件で成膜した膜密度の低い厚膜が使用される。また、下層ＳｉＮｘ膜１５１と上層ＳｉＮｘ膜１５２は、逆方向の応力が発生するように成膜される。
図８は、２層のＳｉＮｘ膜の成膜条件と特性の例を示すテーブルである。図８に示す例では、下層ＳｉＮｘ膜１５１の成膜温度は２７０±１０℃であり、上層ＳｉＮｘ膜１５２の成膜温度は２１０±１０℃である。このため、下層ＳｉＮｘ膜１５１はステップカバレッジが悪く、膜密度の高い膜になり、上層ＳｉＮｘ膜１５２はステップカバレッジが良く、膜密度の低い膜になる。膜厚が５００ｎｍのときには、下層ＳｉＮｘ膜１５１には３８０ＭＰａの圧縮応力が発生し、上層ＳｉＮｘ膜１５２には１６０ＭＰａの引張応力が発生する。
図９は、２層のＳｉＮｘ膜の膜厚と膜応力の関係を示す図である。図９には、下層ＳｉＮｘ膜１５１の膜厚と圧縮応力の関係、および、上層ＳｉＮｘ膜１５２の膜厚と引張応力の関係が記載されている。下層ＳｉＮｘ膜１５１で発生する圧縮応力と上層ＳｉＮｘ膜１５２で発生する引張応力は相殺され、両者の差が小さいほど、保護絶縁膜の被覆性は高くなる。図９に破線で示す範囲Ｒ１内では、下層ＳｉＮｘ膜１５１で発生する圧縮応力と上層ＳｉＮｘ膜１５２で発生する引張応力の差は小さい。２層のＳｉＮｘ膜１５１、１５２の膜厚は、例えば、範囲Ｒ１内に入るように決定される。
図１０は、２層のＳｉＮｘ膜の合計膜厚と、データ線と共通電極のリーク発生率との関係を示す図である。図１０に示すように、合計膜厚が大きいほど、リーク発生率は低下する。図１０に破線で示す範囲Ｒ２内では、リーク発生率は十分に小さく、０．１０本／基板となる。２層のＳｉＮｘ膜１５１、１５２の厚さは、例えば、合計膜厚が範囲Ｒ２に入るように決定される。図９および図１０に示す結果、並びに、生産処理能力などから総合的に判断した結果、例えば、下層ＳｉＮｘ膜１５１の膜厚は２５０±１００ｎｍに決定され、上層ＳｉＮｘ膜１５２の膜厚は５００±１００ｎｍに決定される。この場合、下層ＳｉＮｘ膜１５１の膜厚は１５０〜３５０ｎｍであり、上層ＳｉＮｘ膜１５２の膜厚は４００〜６００ｎｍである。
このようにアクティブマトリクス基板１０では、逆方向の応力が発生する２層の保護絶縁膜が形成される。これにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
また、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、２層の保護絶縁膜を用いて異物を被覆し、下層ＳｉＮｘ膜１５１の下層にある画素電極層と上層ＳｉＮｘ膜１５２の上層にある共通電極層を絶縁することができる。また、下層ＳｉＮｘ膜１５１にピンホールがある場合には上層ＳｉＮｘ膜１５２によって、上層ＳｉＮｘ膜１５２にピンホールがある場合には下層ＳｉＮｘ膜１５１によって、画素電極層と共通電極層を絶縁することができる。また、同じ材料（ＳｉＮｘ）を用いて２層の保護絶縁膜を形成することにより、２層の保護絶縁膜を容易に形成することができる。
第４に、アクティブマトリクス基板１０は、データ線２４の主導体部１３３とＴＦＴ２１のソース電極１４３およびドレイン電極１４４とは、モリブデンまたはモリブデンを含む材料（以下、両者を合わせて、Ｍｏ系材料という）で形成されているという特徴（以下、第４の特徴という）を有する。第３工程においてソース層パターンを形成するときに、第１工程と同様にＡｌ系材料を用いることが考えられる。しかしながら、Ａｌ系材料を用いてソース層パターンを形成すると、ヒロック、コロージョン、スプラッシュなどによって生成異物が発生しやすい。そこで、上記の製造方法では、第３工程においてソース層パターンを形成するときに、Ａｌ系材料に代えてＭｏ系材料を用いる。
このようにアクティブマトリクス基板１０では、データ線２４の主導体部１３３とＴＦＴ２１のソース電極１４３およびドレイン電極１４４とは、Ｍｏ系材料（例えば、モリブデンとニオブの合金であるＭｏＮｂ）で形成されている。したがって、生成異物の発生を防止し、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
また、データ線２４をより低抵抗化するために、Ａｌ系材料を用いてデータ線２４の主導体部１３３を形成する場合は、Ａｌ系材料で形成された主導体部１３３の上層で、かつ、ＩＺＯ膜１４１の下層に、Ｍｏ系材料（例えば、モリブデンとニオブの合金であるＭｏＮｂ）を用いた導体膜を形成することが好ましい。このような構成でも、Ａｌ系材料のヒロックなどによる歩留り低下を抑制することができる。
以上に示すように、本実施形態に係るアクティブマトリクス基板１０は、第１配線層（ゲート層）に形成された複数のゲート線２３と、第１半導体層、第２半導体層、第２配線層（ソース層）、および、画素電極層に形成された積層配線である複数のデータ線２４と、ゲート線２３とデータ線２４の交点に対応して配置され、それぞれがスイッチング素子（ＴＦＴ２１）および画素電極２２を含む複数の画素回路２０と、ゲート線２３、データ線２４、スイッチング素子、および、画素電極２２よりも上層に形成された保護絶縁膜（ＳｉＮｘ膜１５１、１５２）と、保護絶縁膜の上層に形成された共通電極３０とを備えている。スイッチング素子は、第１配線層に形成されたゲート電極１１１と、第２配線層に形成されたソース電極１４３およびドレイン電極１４４と、第１半導体層に形成されたチャネル領域（アモルファスＳｉ膜１２２）と、第２半導体層においてソース電極１４３およびドレイン電極１４４の下に形成された半導体部（ｎ＋アモルファスＳｉ膜１２３）と、画素電極層においてソース電極１４３およびドレイン電極１４４の上に形成された導体部（ＩＺＯ膜１４１）とを含んでいる。データ線２４の第２半導体層に形成された部分（ｎ＋アモルファスＳｉ膜１２３）は、第２配線層および画素電極層に形成された部分（主導体部１３３およびＩＺＯ膜１４１）よりも大きく形成され、半導体部は、ソース電極１４３、ドレイン電極１４４、および、導体部よりも大きく形成されている。
アクティブマトリクス基板１０の製造方法は、第１配線層に、複数のゲート線２３と、複数のスイッチング素子のゲート電極１１１とを形成するステップ（第１工程）と、ゲート絶縁膜（ＳｉＮｘ膜１２１）を成膜し、第１半導体層に第１半導体膜（アモルファスＳｉ膜１２２）を成膜し、第２半導体層に第２半導体膜（ｎ＋アモルファスＳｉ膜１２３）を成膜するステップ（第２工程）と、第２配線層に、複数のデータ線２４の主導体部１３３の元になる第１導体部（図５Ｅ（ｂ）に示す主導体部１３３）と、スイッチング素子のソース電極１４３およびドレイン電極１４４の元になる第２導体部（導体部１３４）とを形成すると共に、第１および第２半導体膜をパターニングすることにより、主導体部１３３の下にある第１半導体部の元になる第２半導体部（図５Ｅ（ｂ）に示すアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）と、スイッチング素子の、第１半導体層にあるチャネル領域（アモルファスＳｉ膜１２２）と、第２半導体層においてソース電極１４３およびドレイン電極１４４の下にある半導体部の元になる第３半導体部（図５Ｅ（ｃ）に示すｎ＋アモルファスＳｉ膜１２３）とを形成するソース層形成ステップ（第３工程）と、画素電極層に、画素電極２２と、主導体部１３３の上にある第３導体部（図５Ｉ（ｂ）に示すＩＺＯ膜１４１）と、ソース電極１４３およびドレイン電極１４４の上にある導体部（図５Ｉ（ｃ）に示すＩＺＯ膜１４１）とを形成すると共に、第１および第２導体部、第２半導体部の第２半導体層に形成された部分、並びに、第３半導体部をパターニングすることにより、主導体部１３３、ソース電極１４３およびドレイン電極１４４、第１半導体部（図５Ｉ（ｂ）に示すアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）、並びに、半導体部（図５Ｉ（ｃ）に示すｎ＋アモルファスＳｉ膜１２３）を形成する画素電極層形成ステップ（第４工程）と、画素電極２２の上層に保護絶縁膜を形成するステップ（第５工程）と、保護絶縁膜の上層に共通電極３０を形成するステップ（第６工程）とを備えている。画素電極層形成ステップは、第１半導体部の第２半導体層に形成される部分（図５Ｉ（ｃ）に示すｎ＋アモルファスＳｉ膜１２３）を主導体部１３３および第３導体部よりも大きく形成し、半導体部をソース電極１４３、ドレイン電極１４４、および、導体部よりも大きく形成する。
このように下側の層（第２半導体層）に形成される部分を上側の層（第２配線層および画素電極層）に形成される部分よりも大きく形成することにより、データ線２４、並びに、スイッチング素子のソース電極およびドレイン電極の断面形状は階段状に形成される。したがって、データ線２４とスイッチング素子の上に形成される保護絶縁膜の被覆性を高くし、共通電極３０を有するアクティブマトリクス基板の歩留まりを高くすることができる。
画素電極層形成ステップは、成膜処理、フォトレジスト形成処理、エッチング処理、および、フォトレジスト剥離処理を含み、エッチング処理は、フォトレジスト形成処理で形成されたフォトレジスト１４２をマスクとして、成膜処理で得られた膜（ＩＺＯ膜１４１）と、第１および第２導体部とに対してウェットエッチングを行い、第２半導体部の第２半導体層に形成された部分と、第３半導体部とに対してドライエッチングを行う。このように、画素電極層形成ステップにおいて、同じフォトマスクを用いてウェットエッチングとドライエッチングを続けて行うことにより、第２半導体層に形成される部分を第２配線層および画素電極層に形成される部分よりも大きく形成することができる。
また、アクティブマトリクス基板１０では、データ線２４の第１半導体層に形成された部分（アモルファスＳｉ膜１２２）は、第２半導体層に形成された部分（ｎ＋アモルファスＳｉ膜１２３）よりも大きく形成されている。アクティブマトリクス基板１０の製造方法では、ソース層形成ステップは、第１半導体部の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成する。このようにデータ線２４の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成することにより、データ線はより多くの段を有する階段状に形成される。したがって、データ線２４の上に形成される保護絶縁膜の被覆性をより高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりをより高くすることができる。
ソース層形成ステップで使用されるフォトマスクに含まれる第２半導体部を形成するためのパターンは、画素電極層形成ステップで使用されるフォトマスクに含まれる主導体部１３３を形成するためのパターンよりも大きい。このようにソース層形成ステップと画素電極層形成ステップの間で、使用されるフォトマスクのパターンにサイズ差を設定することにより、データ線２４の第１半導体層に形成される部分を第２半導体層に形成される部分よりも大きく形成することができる。
また、アクティブマトリクス基板１０では、保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜（下層ＳｉＮｘ膜１５１）と上層絶縁膜（上層ＳｉＮｘ膜１５２）を含んでいる。アクティブマトリクス基板１０の製造方法では、保護絶縁膜を形成するステップは、同じ材料を用いて異なる条件で下層絶縁膜と上層絶縁膜を成膜する処理を含んでいる。このように同じ材料（ＳｉＮｘ）を用いて２層の保護絶縁膜を形成することにより、保護絶縁膜を形成する前の基板上に導電性の異物がある場合でも、画素電極層と共通電極層を絶縁できる２層の保護絶縁膜を容易に形成することができる。
また、アクティブマトリクス基板１０では、下層絶縁膜と上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生する。アクティブマトリクス基板１０の製造方法では、下層絶縁膜と上層絶縁膜を成膜する処理は、一方では圧縮応力が発生し、他方では引張応力が発生する下層絶縁膜と上層絶縁膜を成膜する。このように逆方向の応力が発生する２層の保護絶縁膜を形成することにより、各層の保護絶縁膜で発生する応力を相殺することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
また、アクティブマトリクス基板１０では、下層絶縁膜の膜厚は１５０〜３５０ｎｍであり、上層絶縁膜の膜厚は４００〜６００ｎｍである。アクティブマトリクス基板１０の製造方法では、下層絶縁膜と上層絶縁膜を成膜する処理は、膜厚１５０〜３５０ｎｍの下層絶縁膜と、膜厚４００〜６００ｎｍの上層絶縁膜とを成膜する。したがって、各層の保護絶縁膜で発生する応力を相殺することができ、かつ、データ線２４と共通電極３０のリーク発生率を抑制することができる。したがって、保護絶縁膜の被覆性を高くし、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
また、アクティブマトリクス基板１０では、データ線２４の第２配線層に形成された部分、ソース電極１４３、および、ドレイン電極１４４は、モリブデンまたはモリブデンを含む材料（例えば、モリブデンとニオブの合金）で形成されている。アクティブマトリクス基板１０の製造方法では、ソース層形成ステップは、第１および第２導体部をモリブデンまたはモリブデンを含む材料で形成する。これにより、生成異物の発生を防止し、共通電極３０を有するアクティブマトリクス基板１０の歩留まりを高くすることができる。
なお、以上に述べたアクティブマトリクス基板１０は第１〜第４の特徴を有するが、本実施形態の変形例として、第１〜第４の特徴のうち第１の特徴だけを有するアクティブマトリクス基板や、第１の特徴と、第２〜第４の特徴のうち１個または２個とを有するアクティブマトリクス基板を構成してもよい。これら変形例に係るアクティブマトリクス基板は、上述したアクティブマトリクス基板１０の製造方法から、第２〜第４の特徴を実現するための工程上の特徴を除いた製造方法によって製造することができる。
また、ここまで、本発明を横電界方式の液晶パネルのアクティブマトリクス基板に適用した場合について説明してきたが、本発明は縦電界方式の液晶パネルのアクティブマトリクス基板にも適用することができる。
本発明のアクティブマトリクス基板は、共通電極を有し、高歩留まりであるという特徴を有するので、液晶パネルなどに利用することができる。
１…液晶表示装置
２…液晶パネル
３…表示制御回路
４…ゲート線駆動回路
５…データ線駆動回路
６…バックライト
１０…アクティブマトリクス基板
２０…画素回路
２１…ＴＦＴ
２２…画素電極
２３…ゲート線
２４…データ線
３０…共通電極
４０…対向基板
１１１…ゲート電極
１２１、１５１、１５２…ＳｉＮｘ膜
１２２…アモルファスＳｉ膜
１２３…ｎ＋アモルファスＳｉ膜
１３３、１３５…主導体部
１３４…導体部
１４１…ＩＺＯ膜
１４３…ソース電極
１４４…ドレイン電極
２…液晶パネル
３…表示制御回路
４…ゲート線駆動回路
５…データ線駆動回路
６…バックライト
１０…アクティブマトリクス基板
２０…画素回路
２１…ＴＦＴ
２２…画素電極
２３…ゲート線
２４…データ線
３０…共通電極
４０…対向基板
１１１…ゲート電極
１２１、１５１、１５２…ＳｉＮｘ膜
１２２…アモルファスＳｉ膜
１２３…ｎ＋アモルファスＳｉ膜
１３３、１３５…主導体部
１３４…導体部
１４１…ＩＺＯ膜
１４３…ソース電極
１４４…ドレイン電極
Claims (7)
- 第１配線層に形成された複数のゲート線と、
第１半導体層、第２半導体層、第２配線層、および、画素電極層に形成された積層配線である複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記スイッチング素子は、
前記第１配線層に形成されたゲート電極と、
前記第２配線層に形成されたソース電極およびドレイン電極と、
前記第１半導体層に形成されたチャネル領域と、
前記第２半導体層において前記ソース電極および前記ドレイン電極の下に形成された半導体部と、
前記画素電極層において前記ソース電極および前記ドレイン電極の上に形成された導体部とを含み、
前記データ線の前記第２半導体層に形成された部分は、前記第２配線層および前記画素電極層に形成された部分よりも大きく形成され、前記半導体部は、前記ソース電極、前記ドレイン電極、および、前記導体部よりも大きく形成されていることを特徴とする、アクティブマトリクス基板。 - 前記データ線の前記第１半導体層に形成された部分は、前記第２半導体層に形成された部分よりも大きく形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
- 前記保護絶縁膜は、同じ材料を用いて異なる条件で成膜された下層絶縁膜と上層絶縁膜を含むことを特徴とする、請求項１に記載のアクティブマトリクス基板。
- 前記下層絶縁膜と前記上層絶縁膜の一方では圧縮応力が発生し、他方では引張応力が発生することを特徴とする、請求項３に記載のアクティブマトリクス基板。
- 前記下層絶縁膜の膜厚は１５０〜３５０ｎｍであり、前記上層絶縁膜の膜厚は４００〜６００ｎｍであることを特徴とする、請求項３に記載のアクティブマトリクス基板。
- 前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンまたはモリブデンを含む材料で形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
- 前記データ線の前記第２配線層に形成された部分、前記ソース電極、および、前記ドレイン電極は、モリブデンとニオブの合金で形成されていることを特徴とする、請求項６に記載のアクティブマトリクス基板。
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