JP5670458B2 - マスク・レベルを削減した金属酸化物ｆｅｔの製造法 - Google Patents
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- 229910044991 metal oxide Inorganic materials 0.000 title claims description 35
- 150000004706 metal oxides Chemical class 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims description 124
- 229910052751 metal Inorganic materials 0.000 claims description 84
- 239000002184 metal Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 38
- 239000011159 matrix material Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000010409 thin film Substances 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 20
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 16
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 3
- 239000007788 liquid Substances 0.000 claims 2
- 230000008569 process Effects 0.000 description 18
- 239000004020 conductor Substances 0.000 description 11
- 230000008021 deposition Effects 0.000 description 7
- 229920001621 AMOLED Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000002048 anodisation reaction Methods 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003487 electrochemical reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- -1 ITO Chemical class 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001652 electrophoretic deposition Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229920001345 ε-poly-D-lysine Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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Description
本発明は、一般に、アクティブ・マトリクスの製造においてマスクの数を削減した製造法に関する。
アクティブ・マトリクス液晶ディスプレイ（ＡＭＬＣＤ：Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、および、アクティブ・マトリクス有機発光ディスプレイ（ＡＭＯＬＥＤ：Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）において、異なる機能を有する導電層が必要とされる。例えば、１つの金属層は走査線として必要とされ、もう１つの金属層はデータ線として必要とされる。これらの２つの線は相互に交差し、同一の金属レベル段階中に形成することができない。また、データ線および走査線用の金属線の導電率は非常に重要であり、導電性が要求されるために比較的導電率の低い透明な材料で作成することができない。しかも、透明な導電性の層は、透過型ＬＣＤまたは底部発光型ＯＬＥＤのための電極として必要である。透明な導体を他の金属線と組み合わせ、または形成することは容易ではない。それぞれの金属線は、個別のリソグラフィック段階においてパターン形成する必要があるので、マスク・レベルの数が増加する。さらに、ＡＭＬＣＤとＡＭＯＬＥＤの製作においては、スペーサ（ＡＭＬＣＤの場合）またはバンク（ＡＭＯＬＥＤの場合）の形成に使用される別のマスク・レベルがある。バンクまたはスペーサは、完成したディスプレイ（例えばバックプレーン）内の様々な層を発光層から分離するために使用されることが理解されるであろう。製造工程における各々のマスク・レベルによって、その製造工程が複雑化すると共にコストも増加する。
したがって、先行技術に内在する上記のような欠点および他の欠点を改善することは非常に有益であろう。
したがって、マスク・レベルの数が削減された、ＡＭＬＣＤおよびＡＭＯＬＥＤための新規かつ改善された方法を提供することが本発明の目的である。
簡潔に述べれば、好適な実施例に従って本発明の目的を達成するために、アクティブ・マトリクス・ディスプレイ用の薄膜トランジスタを、より少ないマスク作業によって製作する方法が提供される。当該方法は、表面を有する基板を提供する段階、および、基板の表面上にゲート金属をパターン形成し、薄膜トランジスタのゲートを画定する段階（第１マスク・レベル）を含む。ゲート誘電体層が、ゲートおよびその周囲の基板表面の上に形成され、さらに、半導体金属酸化物層が、ゲート誘電体層上に堆積される。チャネル保護層が、ゲートの上方に重なる半導体金属酸化物上にパターン形成される。チャネル保護層は、ゲート上の半導体金属酸化物内にチャネル領域を画定し、かつ、半導体金属酸化物の残部を露出するためにパターン形成される（第２マスク・レベル）。ソース／ドレイン金属層の少なくとも１つの層が、チャネル保護層および露出された半導体金属酸化物の上に堆積される。単一のエッチング段階は、ソース／ドレイン金属層を通って、ゲート上のチャネル保護層までエッチングすることにより、ソース／ドレイン金属層を薄膜トランジスタのソース端子とドレイン端子とに分離する段階、および、周辺部でソース／ドレイン金属層および半導体金属酸化物を通ってエッチングすることにより、薄膜トランジスタを隔離する段階を含む（第３マスク・レベル）。非導電性スペーサ層が、隔離された薄膜トランジスタおよびその周囲のソース／ドレイン金属層上に堆積され、さらに、エッチングされて、薄膜トランジスタに隣接する光透過領域が画定され、かつ、光透過領域内に透明電極が露出される（第４マスク・レベル）。
さらに、本発明が所望する目的は、マスク作業をより少なくすることによって、アクティブ・マトリクス・ディスプレイ用の１対の相互接続薄膜トランジスタを製作する方法を達成することである。当該方法は、表面を有する基板を提供する段階、および、基板の表面上にゲート金属をパターン形成し、２つの離間した薄膜トランジスタ用ゲートを画定することを含む。バリア金属層がゲート上に形成され、ビア・マスクが１つのゲート上のバリア金属の表面上にパターン形成され、ビアが画定される。ビア・マスクは、ビアを形成するためのエッチングおよび陽極処理から、バリア金属を保護するために使用される。ビア・マスクは、ビアの側面を被覆するためにリフローされ、また、ゲートの金属は陽極処理され、ゲートの表面において陽極処理された金属層を画定する。ビア・マスクは除去され、ビアが露出される。チャネルおよびソース／ドレイン端子は、ゲートの各々と関連して形成され、ゲートの一方が、ビアを通って他方のゲートのソース／ドレイン端子に接続される。
前述および後述する本発明の特定の目的および利点は、以下の詳細な説明およびその好適な実施例を図面と共に参照することにより、当業者には容易に明らかになるであろう。
アクティブ・マトリクス液晶ディスプレイ（ＡＭＬＣＤ）内の単一のＬＣＤ要素の概要図である。
アクティブ・マトリクス有機発光中のディスプレイ（ＡＭＯＬＥＤ）内の単一のＯＬＥＤ要素の概要図である。
アクティブ・マトリクス・ディスプレイの製作工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイの製作工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイの製作工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイの製作工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイ内にビアを製作する工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイ内にビアを製作する工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイ内にビアを製作する工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイ内にビアを製作する工程における連続した段階を示す単純化した断面図である。
アクティブ・マトリクス・ディスプレイ内にビアを製作する工程における連続した段階を示す単純化した断面図である。
以上で簡潔に説明したように、１つの金属層は走査線用に必要であり、もう１つの金属層はデータ線用に必要である。さらに、１つの追加のマスク・レベルが、ＡＭＬＣＤのためのスペーサの形成、およびＡＭＯＬＥＤのためのバンクの形成に用いられる。Ｓ／Ｄ金属レベルのマスクおよび追加のマスクを組み合わせることによって、それ以上の追加のマスクを使用することなく、ＬＣＤまたはＯＬＥＤに必要な透明な導体を形成することができる。マスク・レベルを削減することにより、製造工程が本質的に改善され、製造コストを低減することができる。マスク・レベルを削減する工程は、以下で詳細に述べる。
特に図１を参照して、図１にはＡＭＬＣＤ内の典型的な単一の要素の概要図が示される。単一の要素は、ＬＣＤ、格納キャパシタ、および薄膜トランジスタ（ＴＦＴ）ドライバを含む。ＴＦＴは、ゲートに接続された走査線、および、ソース／ドレイン（Ｓ／Ｄ）端子に接続されたデータ線によって活性化または制御される。ＡＭＬＣＤ要素の他のバリエーションも利用することができるが、全てのバリエーションにおいて、一般に、個別の走査線、データ線、および透明導体が必要とされる。図１に示されるピクセル駆動回路は、ＡＭＬＣＤに使用されることに加えて、さらに、２Ｄイメージ・アレイ内のＥＰＤの駆動およびピクセル読出しのために使用することもできる。
特に図２を参照して、図２にはＡＭＯＬＥＤ内の典型的な単一の要素の概要図が示される。単一の要素は、ＯＬＥＤ、格納キャパシタ、および、（この例では）薄膜トランジスタ（ＴＦＴ）コントローラ、およびＴＦＴドライバを含む。ＴＦＴコントローラは、ゲートに接続された走査線、および、ソース／ドレイン（Ｓ／Ｄ）端子に接続されたデータ線によって活性化される。
ＡＭＯＬＥＤ要素の他のバリエーションも利用することができるが、全てのバリエーションにおいて、一般に、個別の走査線およびデータ線、および相互接続トランジスタ、および透明導体が必要とされる。
ＡＭＯＬＥＤ要素の他のバリエーションも利用することができるが、全てのバリエーションにおいて、一般に、個別の走査線およびデータ線、および相互接続トランジスタ、および透明導体が必要とされる。
ここで図３に移り、基板１０が提供される。この基板１０は、特定のアプリケーションに必要なあらゆる材料（例えばプラスチック、ガラス等）でよい。好適な工程における第１段階として、ゲート金属層１２が基板１０の表面上にパターン形成され、ＴＦＴのゲートが形成される。ゲート金属層１２をパターン形成するために、第１マスク・レベルが必要となる。工程の第２段階において、ゲート誘電層１４が、ゲート金属層１２および基板１０の周囲表面上に堆積される。ファイン・マスク・レベルは、実質的に全面的な堆積であるので、これはゲート誘電体層１４の堆積に必要ではない。単純化するために、図３〜図６には単一の薄膜トランジスタ（ＴＦＴ）が図示されているが、ＡＭＬＣＤ内ではＬＣＤの完全なアレイが、また、ＡＭＯＬＥＤ内ではＯＬＥＤの完全なアレイが形成されていると理解すべきであることに注意されたい。
図４に移り、半導体金属酸化物層１６が、ゲート誘電層１４上に堆積される。ファイン・マスク・レベルは、実質的に全面的な堆積であるので、半導体金属酸化物層１６の堆積に必要ではない。チャネル保護層１８が、ゲート１２の上方に重なるような関係で、金属酸化物層１６上にパターン形成され、薄膜トランジスタ（以下、トランジスタ２０と称する。）のチャネルを実質的に画定する。チャネル保護層１８の形成および位置決めのために、第２マスク・レベルが必要となる。
図５に移り、オプションの透明な酸化物導体の層２２が、金属酸化物層１６上に堆積され、さらに、オプションのバリア金属層２４が、層１６の表面上に堆積される。層２２の透明な酸化物導体は、例えばＩＴＯまたは同種のものであり、また、バリア金属は、例えばＭｏ、Ｗ、Ｃｒ、Ｎｉ等である。ソース／ドレイン（Ｓ／Ｄ）金属層２６が、バリア金属層２４上に堆積される。Ｓ／Ｄ金属層２６は、アルミニウムまたは同種のもののような任意の適切な導電性金属である。層２２，２４はオプションであり、一般に、アプリケーション、および様々な層内で使用される特定のタイプの材料に依存することが理解されるであろう。ファイン・マスク・レベルは、層２２，２４，２６のそれぞれが実質的に全面的な堆積であるので、層２２，２４，２６の堆積のために必要ではない。
その後、層２２，２４，２６（または存在する特定の層）を含む複数の層のスタックが、Ｓ／Ｄマスクによってパターン形成される（第３マスク・レベル）。この段階では、エッチング・マスクが使用され、エッチングは、層２２，２４，２６を通ってゲート１２の上方のチャネル保護層１８まで進行し、さらに、別の場所（３０で示す）では、層２２，２４，２６および金属酸化物半導体１６を通って進行する。このエッチングの結果が、３２で示されるＴＦＴである。チャネルの外側のエッチング３０によって、隣接するコンポーネントからの金属酸化物半導体層１６の隔離が達成される。図１および／または図２の概要図によって示されるように、ゲート金属層１２は、一般に、マトリクスの走査線に接続され、また、Ｓ／Ｄ金属層２６は、マトリクスのデータ線およびディスプレイ要素の追加のコンポーネントに接続される。
図６に移り、スペーサまたはバンク層３５が、ＴＦＴ３２および周囲のソース／ドレイン金属層の部分上にパターン形成される（第４マスク・レベル）。
オプションで、スペーサまたはバンク層３５は、パターニング・マスクまたはエッチング・マスクとして使用され、３７で示された領域内の不透明なＳ／Ｄ金属２６およびオプションのバリア金属２４がエッチング除去されて光透過（すなわちディスプレイ）領域になる。このオプションの段階は、例えば、透明ディスプレイまたは底部発光／反射ディスプレイにおいて用いられる。オプションの透明導体層３８から成る透明電極が、半導体金属酸化物層１６上の領域３７に堆積される。オプションの透明導体層３８が無くても、半導体金属酸化物層１６が透明電極としての役割を果たすことは理解されるであろう。透明導体層３８の１つの利点は、半導体金属酸化物層と比較して、その材料（例えばＴＣＯまたは同種のもの）が一般に比較的硬く、したがって、列および行の駆動回路または同種のものを接続するための良好な接触パッドを形成する点である。
オプションで、スペーサまたはバンク層３５は、パターニング・マスクまたはエッチング・マスクとして使用され、３７で示された領域内の不透明なＳ／Ｄ金属２６およびオプションのバリア金属２４がエッチング除去されて光透過（すなわちディスプレイ）領域になる。このオプションの段階は、例えば、透明ディスプレイまたは底部発光／反射ディスプレイにおいて用いられる。オプションの透明導体層３８から成る透明電極が、半導体金属酸化物層１６上の領域３７に堆積される。オプションの透明導体層３８が無くても、半導体金属酸化物層１６が透明電極としての役割を果たすことは理解されるであろう。透明導体層３８の１つの利点は、半導体金属酸化物層と比較して、その材料（例えばＴＣＯまたは同種のもの）が一般に比較的硬く、したがって、列および行の駆動回路または同種のものを接続するための良好な接触パッドを形成する点である。
したがって、３つのマスクが、ＴＦＴ３２をパターン形成または製作するために使用され、さらに、この特定の実施例では、スペーサのパターニングは、カラーフィルタ側からＴＦＴ側へシフトされる。そのスペーサは、ＬＥＤ充填物に固定ギャップを供給する。スペーサ位置における当該シフトによって、１つのマスク・レベルが省かれる。
図７−図１１を参照して、これらの図には、ＡＭＯＬＥＤ要素において（図２の概要図に示された）２つのＴＦＴおよびその間のビアを形成するための工程が示される。伝統的には、ゲート誘電体は堆積によって作成され、また、ビアはエッチングによって作成される。本願の工程では、ゲート金属が陽極処理されて絶縁金属酸化物になり、ゲート誘電体としての役割を果たす。この構造を達成するためには、アルミニウム（Ａｌ）またはタンタル（Ｔａ）のような比較的容易に陽極処理されるゲート金属が好適であり、その結果、金属酸化物ＡｌＯまたはＴａＯになる。下方の金属をエッチングすることなく、酸化物をエッチングすることは難しいので、陽極処理された金属酸化物上にビアを形成することは難しいことに注目すべきである。この問題を解決するために、以下に記述するようなパターニング・マスクが陽極処理工程中に使用される。
特に図７を参照して、図７では基板５０が提供される。基板５０は、特定のアプリケーションに必要なあらゆる材料（例えばプラスチック、ガラス等）でよい。好適な工程における第１段階として、ゲート金属層５２およびバリア金属層５４が基板５０の上部表面に堆積され、ＡＭＯＬＥＤ要素内に２つのＴＦＴの各ゲートを形成するためにパターン形成される。ゲート金属層５２およびバリア金属層５４がパターン形成されるために、第１マスク・レベルが必要となる。
本工程において陽極処理に使用されるゲート金属層５２は、通常は反応性を帯びているので、容易に陽極処理される。したがって、それは電界の下で、ＩＴＯのような上に重なる金属酸化物によって腐食される可能性がある。この問題を補完するために、Ｍｏ、Ｗ、Ｃｒ、またはＮｉのようなそれほど反応性のないバリア金属が、電気化学反応による腐食を防止するために提供される。ゲート金属はバリア金属で被覆される。
図８を参照して、フォトレジストまたは同種のもののようなパターニング・マスク５６が、ビアにとって望ましい位置に、バリア金属層５４の表面上に形成される。本工程では、ゲート・パターンがフォトリソグラフィによって画定される。マスク５６を使用して、バリア金属層５４がエッチングされ、ビアのための層以外の層が除去される。この好適な工程では、エッチングによってマスク５６の下がわずかにカットされる。図９に示されるように、その後、パターニング・マスク５６はわずかにリフローされ、バリア金属層５４の上部表面だけでなく側面も被覆する。リフローは、パターニング・マスク５６をわずかに柔軟にするような、例えば、熱、光、または同様のものによって実行される。図１０に示されるように、ゲート金属層５２は陽極処理を施され、陽極処理または陽極酸化されたゲート金属層５８を形成する。当業者であれば解るように、アルミニウムまたはタンタルのような活性金属は、それらを蒸気または同種のもののような水蒸気に晒すことにより、容易に陽極処理される。パターニング・マスク５６により被覆された領域は陽極処理されないので、ビア５４の下に酸化物は無い。必要な量の陽極処理が行なわれた後、本工程は終了し、図１１に示されるように、パターニング・マスク５６が任意の周知手段で除去される。
本工程において、ビアの表面はバリア金属であり、それは上に重なる金属酸化物といかなる電気化学反応も生じない。さらに、自然酸化物（ｎａｔｉｖｅ ｏｘｉｄｅ）は、バリア金属上に形成するのが難しく、また、ビアの接触抵抗は、バック・スパッタリング、エッチング、または他のクリーニング工程を必要とすることなく大いに改善される。このように、２つの離間したゲートが形成され、それらのゲートの１つの上に画定されたビアを有する。一旦ビアの製作が完了すると、本工程は上述したように進行する。そのビアはゲート金属を接続する役割を果たし、ゲート金属上に任意の導体が配置される。
以上のように、ＡＭＬＣＤおよびＡＭＯＬＥＤのための新規かつ改善された製造工程が示され、それによってマスク・レベルの数が削減される。さらに、ＡＭＯＬＥＤ内のビアの形成工程における実質的な改善が示された。必要とされるマスクの数またはマスキング工程を減らすことによって、その工程は実質的に単純化され、それによってコストが低減する。特に、本発明は、より少ない数のマスクを用いてバンクまたはスペーサを形成する工程、および、例えば陽極処理されたゲート絶縁体によってビアを形成する工程を開示する。削減されたマスク工程およびビア形成工程は、例えば、アクティブ・ディスプレイをマトリクス駆動回路と接続するバスラインおよび導体パッドを周辺領域内に製作するために使用することができる。集積走査ドライバおよびデータ・ドライバもまた、このＴＦＴ工程およびビア形成工程を用いて作成することができる。したがって、本発明で開示された工程は、集積マトリクス・ドライバを具備するディスプレイ・バックパネルを製作するために用いることができる。
例示目的のためにここに選択された実施例に対して、当業者であれば、様々な変更および修正を想起することができるであろう。そのような修正および変更は、本発明の精神から逸脱しない限り本発明の範囲に含まれると解されるべきであり、本発明の範囲は、以下の請求項の公正な解釈によってのみ評価される。
本発明は、当業者が本発明を理解しかつ実施できるように、明確かつ簡潔な用語で完全に記述された。
Claims (14)
- アクティブ・マトリクス・ディスプレイ用の薄膜トランジスタおよび透明な光透過領域を、マスキング作業を削減して製作する方法において、前記方法は、
表面を有する透明な基板を提供する段階と、
前記基板の前記表面上にゲート金属をパターン形成し、薄膜トランジスタのゲートを画定する段階と、
前記ゲートおよびその周囲の基板表面の上に透明なゲート誘電体の層を形成する段階と、
前記ゲート誘電体の層上に透明な半導体金属酸化物の層を堆積させる段階と、
前記ゲートの上方に重なる前記半導体金属酸化物上にチャネル保護層をパターン形成する段階であって、前記チャネル保護層はパターン形成されて前記ゲート上の前記半導体金属酸化物内にチャネル領域を画定し、かつ、前記半導体金属酸化物の残部を露出させる、段階と、
前記チャネル保護層および前記露出された半導体金属酸化物の上に、少なくとも１つのソース／ドレイン金属層を堆積させる段階と、
単一のエッチング段階で、前記ソース／ドレイン金属層を通って、前記ゲート上の前記チャネル保護層までエッチングして、前記ソース／ドレイン金属層を前記薄膜トランジスタのソース端子とドレイン端子とに分離し、かつ、前記薄膜トランジスタの周辺部で前記ソース／ドレイン金属層および前記半導体金属酸化物を通ってエッチングして、前記薄膜トランジスタを隔離する段階と、
前記隔離された薄膜トランジスタおよびその周囲の前記ソース／ドレイン金属層の一部上に、パターン形成された非導電性のスペーサ層をパターン形成する段階であって、前記スペーサ層は、前記チャネル領域に隣接しかつ上方に重なる関係で光透過装置を収容するために設計された光透過領域を画定する、段階と、
前記パターン化された非導電性のスペーサ層を前記光透過領域中の前記ソース／ドレイン金属層を通してエッチングするマスクとして用いて、上方に重なる前記光透過装置の１つの端子に接触または１つの端子を形成する透明なピクセル端子として前記半導体金属酸化物を露出させる段階と、
から構成されることを特徴とする方法。 - 前記薄膜トランジスタの前記製作は、アクティブ・マトリクス・ディスプレイ内に複数の薄膜トランジスタを製作する段階を含み、前記アクティブ・マトリクス・ディスプレイは、データ線および走査線のマトリクスを含み、前記ゲート金属は前記走査線の１つに接続され、また、前記ソース／ドレイン金属は前記データ線の１つに接続されることを特徴とする請求項１記載の方法。
- 前記光透過装置は、液晶装置（ＬＣＤ）および有機発光装置（ＯＬＥＤ）のうちの１つを含むことを特徴とする請求項１記載の方法。
- 前記スペーサ層は、前記基板およびその上に形成された関連するコンポーネントを、前記アクティブ・マトリクス・ディスプレイ内の隣接する基板構造から分離するために配置されることを特徴とする請求項１記載の方法。
- 前記少なくとも１つのソース／ドレイン金属層を堆積させる段階は、前記ソース／ドレイン金属層を堆積させる前に、前記チャネル保護層および前記露出された半導体金属酸化物上に透明な酸化物の層を堆積させる段階を含むことを特徴とする請求項１記載の方法。
- 前記少なくとも１つのソース／ドレイン金属層を堆積させる段階は、前記透明な酸化物の層上にバリア金属層を堆積させる段階を含むことを特徴とする請求項５記載の方法。
- 前記バリア金属層を堆積させる段階は、Ｍｏ、Ｗ、Ｃｒ、およびＮｉのうちの１つを堆積させる段階を含むことを特徴とする請求項６記載の方法。
- アクティブ・マトリクス・ディスプレイ内に薄膜トランジスタのマトリクスを製作する方法において、前記アクティブ・マトリクス・ディスプレイは、データ線および走査線のマトリクスを含み、前記方法は、
表面を有する透明な基板を提供する段階と、
前記基板の前記表面上にゲート金属をパターン形成して前記マトリクスの各薄膜トランジスタのゲートを画定し、さらに、前記マトリクスの各薄膜トランジスタの前記ゲートを選択された走査線に接続する段階と、
前記各ゲートおよびそれらの周囲の基板表面の上に透明なゲート誘電体の層を形成する段階と、
前記ゲート誘電体の層上に透明な半導体金属酸化物の層を堆積させる段階と、
前記各ゲートの上方に重なる前記半導体金属酸化物上にチャネル保護層をパターン形成する段階であって、前記チャネル保護層はパターン形成されて前記各ゲート上の前記半導体金属酸化物内にチャネル領域を画定し、かつ、前記半導体金属酸化物の残部を露出させる、段階と、
前記チャネル保護層および前記露出された半導体金属酸化物の上に、少なくとも１つのソース／ドレイン金属層を堆積させる段階と、
単一のエッチング段階で、前記ソース／ドレイン金属層を通って、前記各ゲート上の前記チャネル保護層までエッチングして、前記ソース／ドレイン金属層を前記薄膜トランジスタのソース端子とドレイン端子とに分離し、かつ、前記薄膜トランジスタの周辺部で前記ソース／ドレイン金属層および前記半導体金属酸化物を通ってエッチングして、前記マトリクスの前記各薄膜トランジスタを隔離し、さらに、前記ソース／ドレイン端子のそれぞれを前記データ線の１つに接続する、段階と、
前記隔離された薄膜トランジスタおよびその周囲の前記ソース／ドレイン金属層の一部上に、パターン形成された非導電性のスペーサ層をパターン形成する段階であって、前記スペーサ層は、前記チャネル領域に隣接しかつ上方に重なる関係で光透過装置を収容するために設計された光透過領域を画定する、段階と、
前記パターン化された非導電性のスペーサ層を前記光透過領域中の前記ソース／ドレイン金属層を通してエッチングするマスクとして用いて、透明なピクセル端子として前記半導体金属酸化物を露出させる段階と、
から構成されることを特徴とする方法。 - 前記光透過領域内の前記透明電極は、前記アクティブ・マトリクス・ディスプレイ内の光透過装置の電極であることを特徴とする請求項８記載の方法。
- 前記光透過装置は、液晶装置（ＬＣＤ）および有機発光装置（ＯＬＥＤ）のうちの１つを含むことを特徴とする請求項９記載の方法。
- 前記スペーサ層は、前記基板およびその上に形成された関連するコンポーネントを、前記アクティブ・マトリクス・ディスプレイ内の隣接する基板構造から分離するために配置されることを特徴とする請求項９記載の方法。
- 前記少なくとも１つのソース／ドレイン金属層を堆積させる段階は、前記ソース／ドレイン金属層を堆積させる前に、前記チャネル保護層および前記露出された半導体金属酸化物上に透明な酸化物の層を堆積させる段階を含むことを特徴とする請求項８記載の方法。
- 前記少なくとも１つのソース／ドレイン金属層を堆積させる段階は、前記透明な酸化物の層上にバリア金属層を堆積させる段階を含むことを特徴とする請求項８記載の方法。
- 前記バリア金属層を堆積させる段階は、Ｍｏ、Ｗ、Ｃｒ、およびＮｉのうちの１つを堆積させる段階を含むことを特徴とする請求項１２記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/612,123 | 2009-11-04 | ||
| US12/612,123 US8187929B2 (en) | 2009-11-04 | 2009-11-04 | Mask level reduction for MOSFET |
| PCT/US2010/048264 WO2011056294A1 (en) | 2009-11-04 | 2010-09-09 | Mask level reduction for mofet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013507771A JP2013507771A (ja) | 2013-03-04 |
| JP5670458B2 true JP5670458B2 (ja) | 2015-02-18 |
Family
ID=43925866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012533188A Expired - Fee Related JP5670458B2 (ja) | 2009-11-04 | 2010-09-09 | マスク・レベルを削減した金属酸化物ｆｅｔの製造法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8187929B2 (ja) |
| EP (1) | EP2497107B1 (ja) |
| JP (1) | JP5670458B2 (ja) |
| KR (1) | KR20120099009A (ja) |
| CN (1) | CN102598230B (ja) |
| WO (1) | WO2011056294A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9401431B2 (en) * | 2009-04-21 | 2016-07-26 | Cbrite Inc. | Double self-aligned metal oxide TFT |
| US9318614B2 (en) * | 2012-08-02 | 2016-04-19 | Cbrite Inc. | Self-aligned metal oxide TFT with reduced number of masks and with reduced power consumption |
| CN102651340B (zh) | 2011-12-31 | 2014-11-19 | 京东方科技集团股份有限公司 | 一种tft阵列基板的制造方法 |
| WO2013181166A1 (en) * | 2012-05-26 | 2013-12-05 | Cbrite Inc. | Mask level reduction for mofet |
| US9070779B2 (en) * | 2012-12-18 | 2015-06-30 | Cbrite Inc. | Metal oxide TFT with improved temperature stability |
| CN104241394A (zh) * | 2014-08-29 | 2014-12-24 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及相应的制备方法、显示基板和显示装置 |
| US9647044B2 (en) | 2014-11-26 | 2017-05-09 | Boe Technology Group Co., Ltd. | Organic light-emitting diode array substrate and manufacturing method thereof, and display device |
| CN104362169B (zh) * | 2014-11-26 | 2017-10-10 | 京东方科技集团股份有限公司 | 一种有机发光二极管阵列基板及其制备方法、显示装置 |
| CN105116642B (zh) | 2015-09-24 | 2018-07-17 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0139346B1 (ko) * | 1994-03-03 | 1998-06-15 | 김광호 | 박막 트랜지스터 액정표시장치의 제조방법 |
| CN1225719C (zh) * | 1999-09-08 | 2005-11-02 | 松下电器产业株式会社 | 电路基板、使用该基板的tft阵列基板及液晶显示装置 |
| TW508830B (en) * | 2001-08-28 | 2002-11-01 | Hannstar Display Corp | Thin film transistor structure having four procedures of mask processing and the manufacturing method |
| JP4628693B2 (ja) * | 2004-03-31 | 2011-02-09 | 富士通株式会社 | 液晶表示装置用基板及びその製造方法並びにそれを備えた液晶表示装置 |
| JP2005302808A (ja) * | 2004-04-07 | 2005-10-27 | Sharp Corp | 薄膜トランジスタアレイ基板の製造方法 |
| JP2007157916A (ja) * | 2005-12-02 | 2007-06-21 | Idemitsu Kosan Co Ltd | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JPWO2008136505A1 (ja) * | 2007-05-08 | 2010-07-29 | 出光興産株式会社 | 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法 |
| JP2009099887A (ja) * | 2007-10-19 | 2009-05-07 | Hitachi Displays Ltd | 表示装置 |
| US7605026B1 (en) * | 2007-12-03 | 2009-10-20 | Cbrite, Inc. | Self-aligned transparent metal oxide TFT on flexible substrate |
| JP5292066B2 (ja) * | 2007-12-05 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7879698B2 (en) * | 2008-03-24 | 2011-02-01 | Applied Materials, Inc. | Integrated process system and process sequence for production of thin film transistor arrays using doped or compounded metal oxide semiconductor |
| US8394897B2 (en) * | 2008-03-25 | 2013-03-12 | Chevron Oronite Company Llc | Production of vinylidene-terminated polyolefins via quenching with monosulfides |
-
2009
- 2009-11-04 US US12/612,123 patent/US8187929B2/en active Active
-
2010
- 2010-09-09 KR KR1020127009549A patent/KR20120099009A/ko not_active Application Discontinuation
- 2010-09-09 CN CN201080050111.3A patent/CN102598230B/zh not_active Expired - Fee Related
- 2010-09-09 JP JP2012533188A patent/JP5670458B2/ja not_active Expired - Fee Related
- 2010-09-09 EP EP10828708.7A patent/EP2497107B1/en not_active Not-in-force
- 2010-09-09 WO PCT/US2010/048264 patent/WO2011056294A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN102598230B (zh) | 2015-11-25 |
| US8187929B2 (en) | 2012-05-29 |
| JP2013507771A (ja) | 2013-03-04 |
| WO2011056294A1 (en) | 2011-05-12 |
| EP2497107A1 (en) | 2012-09-12 |
| KR20120099009A (ko) | 2012-09-06 |
| EP2497107A4 (en) | 2013-04-03 |
| CN102598230A (zh) | 2012-07-18 |
| EP2497107B1 (en) | 2015-07-29 |
| US20110104841A1 (en) | 2011-05-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130902 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131202 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140317 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140624 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140818 |
|
| A602 | Written permission of extension of time |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5670458 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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