KR20100007561A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents
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Abstract
마스크 공정을 줄이고 전체 공정을 효율화하여 공정 수율을 극대화할 수 있는 구조의 박막 트랜지스터 표시판 및 그의 제조 방법이 제공된다. 박막 트랜지스터 표시판은, 절연 기판과, 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선과, 게이트선 및 공통 배선 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 반도체층과, 공통 배선 상에 형성된 게이트 절연막 및 반도체층을 관통하여 형성된 콘택홀과, 콘택홀을 통하여 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극과, 공통 전극과 평행하게 배열된 복수의 화소 전극을 포함한다.
박막 트랜지스터 표시판, 리프트 오프, 보호막
Description
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 마스크 공정을 줄이고 전체 공정을 효율화하여 공정 수율을 극대화할 수 있는 구조의 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, 표시 장치(Liquid Crystal Display: LCD) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다. 특히, 표시 장치는 화질이 선명하고 경량화, 박형화가 가능하여 각종 전자 기기에 널리 사용되고 있다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전 압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
각 표시판들은 절연 기판 상에 다수의 박막 패턴을 패터닝하여 형성된다. 이와 같은 박막 패턴을 패터닝하는 공정은 통상 사진 식각 공정에 의해 수행되며, 포토레시즈트 도포, 마스크 정렬, 노광, 베이크, 현상, 세정 등의 공정이 수반된다. 각 공정은 전체적인 공정 시간 및 제품 원가에 영향을 준다. 따라서, 전체적인 공정의 수를 줄이면 전체적인 제품 원가를 낮추게 된다.
특히, 공정의 수를 줄이기 위해서는 마스크 공정의 수를 감소시키는 것이 바람직하다.
본 발명이 이루고자 하는 과제는 마스크 공정을 줄이고 전체 공정을 효율화하여 공정 수율을 극대화할 수 있는 구조의 박막 트랜지스터 표시판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 과제는 마스크 공정을 줄이고 전체 공정을 효율화하여 공정 수율을 극대화할 수 있는 구조의 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 상기 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선과, 상기 게이트선 및 상기 공통 배선 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 공통 배선 상에 형성된 상기 게이트 절연막 및 상기 반도체층을 관통하여 형성된 콘택홀과, 상기 콘택홀을 통하여 상기 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극과, 상기 공통 전극과 평행하게 배열된 복수의 화소 전극을 포함한다.
상기 공통 전극과 상기 화소 전극은 교대로 배치될 수 있다.
상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 화소 전극과 상기 드레인 전극을 연결하는 제1 연결 전극을 더 포함할 수 있다.
상기 게이트 선과 나란히 배치된 스토리지 선, 및 상기 스토리지 선에 연결되고 상기 화소 전극 및 상기 제1 연결 전극 중 적어도 어느 하나와 중첩되는 스토리지 전극을 더 포함할 수 있다.
상기 공통 전극과 상기 스토리지 선을 연결하는 제2 연결 전극을 더 포함할 수 있다.
상기 제2 연결 전극의 적어도 일부는 상기 게이트 절연막 및 상기 반도체층과 서로 중첩되지 않을 수 있다.
상기 화소 전극과 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 공통 배선 및 상기 스토리지 선 중 적어도 하나와 연결된 차폐 전극을 더 포함할 수 있다.
상기 공통 전극과 상기 스토리지 선을 연결하는 제2 연결 전극을 더 포함하되, 상기 차폐 전극은 상기 제2 연결 전극을 통하여 상기 공통 전극과 상기 스토리지 선 중 적어도 하나와 연결될 수 있다.
상기 공통 전극과 상기 화소 전극은 상기 공통 배선 및 상기 스토리지 선과 적어도 일부가 중첩될 수 있다.
상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 화소 전극과 상기 드레인 전극을 연결하는 제1 연결 전극을 더 포함하되, 상기 제1 연결 전극 및 상기 화소 전극 중 적어도 하나는 상기 공통 배선에 중첩될 수 있다.
상기 데이터선, 상기 공통 전극 및 상기 화소 전극과 중첩되지 않는 상기 절연 기판 및 상기 게이트 절연막 상에 형성된 제1 보호막을 더 포함할 수 있다.
상기 데이터선, 상기 공통 전극, 상기 화소 전극, 및 제1 보호막 상에 형성된 제2 보호막을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선 및 상기 게이트선에 나란히 배치되는 공통 배선을 형성하는 단계와, 상기 게이트선 및 상기 공통 배선 상에 게이트 절연막 및 반도체층을 형성하는 단계와, 상기 공통 배선 상에 형성된 상기 게이트 절연막 및 상기 반도체층을 관통하여 형성된 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 상기 공통 배선과 연결되고 서로 평행하게 배열된 복수의 공통 전극, 상기 공통 전극과 평행하게 배열된 복수의 화소 전극, 및 상기 게이트선과 교차 배열되는 데이터선을 형성하는 단계를 포함한다.
상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 데이터선 형성 영역, 공통 전극 형성 영역 및 화소 전극 형성 영역 상에 형성된 포토 래지스트 패턴을 식각 마스크로 이용하여 식각할 수 있다.
상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 상기 절연 기판 상에 데이터선용 도전성 물질을 적층하고 습식 식각하는 단계를 포함할 수 있다.
상기 데이터선, 상기 공통 전극 및 상기 화소 전극과 중첩되지 않는 상기 절연 기판 및 상기 게이트 절연막 상에 제1 보호막을 형성하는 단계를 포함할 수 있다.
상기 제1 보호막을 형성하는 단계는 상기 포토레지스트 패턴을 포함하는 상기 절연 기판 상에 상기 보호막용 물질을 적층하고 리프트 오프 방식으로 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
상기 데이터선, 상기 공통 전극, 상기 화소 전극, 및 제1 보호막 상에 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트선은 끝단에 게이트 패드를 더 포함하며, 상기 제2 보호막을 식각하여 상기 게이트 패드를 노출시키는 단계를 더 포함할 수 있다.
상기 게이트 선과 나란히 배치된 스토리지 선, 및 상기 스토리지 선에 연결되고 상기 화소 전극과 중첩되는 스토리지 전극을 더 포함할 수 있다.
상기 공통 전극과 상기 스토리지 선을 연결하는 연결 전극을 더 포함할 수 있다.
상기 연결 전극의 적어도 일부는 상기 게이트 절연막 및 상기 반도체층과 서로 중첩되지 않을 수 있다.
상기 화소 전극 및 상기 공통 전극 중 적어도 하나와 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 연결 전극에 연결된 차폐 전극을 더 포함할 수 있다.
상기 화소 전극 및 상기 공통 전극 중 적어도 하나와 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 공통 전극 및 상기 화소 전극 중 적어도 하나에 연결된 차폐 전극을 더 포함할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a는 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선으로 절단한 단면도이고, 도 2b는 도 1의 박막 트랜지스터 표시판을 IIb-IIb' 선으로 절단한 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(10) 상에는 게이트선(22), 게이트 패드(24) 및 게이트 전극(23)이 형성되어 있다.
게이트 전극(23)은 주로 가로 방향으로 연장되어 게이트 신호를 전달한다. 이러한 게이트 전극(23)은 절연 기판(10) 상에 다수개가 형성되며, 동일한 방향으로 서로 평행하게 배열된다. 각 게이트선(22)의 끝단에는 폭이 확장되어 있는 게이트 패드(24)가 형성되어 있다.
게이트 전극(23)은 게이트선(22)의 일부가 돌출되어 형성될 수 있으며, 하나의 게이트선(22)에 다수의 게이트 전극(23)이 연결될 수 있다. 이와 같은 게이트선(22), 게이트 패드(24) 및 게이트 전극(23)을 게이트 배선이라 칭한다.
또한, 절연 기판(10) 상에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 연장된 스토리지선(storage line)이 형성되어 있으며, 스토리지선(27)은 스토리지 전극(28)과 연결되어 있다. 스토리지 전극(28)은 스토리지선(27) 중 일부가 확장되어 형성될 수 있으며, 화소 전극(66) 및 제1 연결 전극(65) 중 적어도 하나와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 형성한다.
본 실시예에서 스토리지선(27)은 게이트선(22)과 나란히 형성되어 화소 전극(66) 및 제1 연결 전극(65) 중 적어도 하나와 중첩되어 있으나, 이에 한정되지 않으며 스토리지선(27)과 스토리지 전극(28)의 모양 및 배치는 여러 형태로 변형될 수 있다. 나아가 화소 전극(66)과 공통 배선(25)의 중첩으로 발생되는 스토리지 커패시턴스가 충분할 경우 스토리지선(27) 및 스토리지 전극(28)이 형성되지 않을 수도 있다. 이러한 스토리지선(27)과 스토리지 전극(28)을 스토리지 배선이라 칭한다.
절연 기판(10) 상에는 게이트선(22)과 실질적으로 평행하게 연장된 공통 배선(25)이 형성되어 있다. 공통 배선(25)은 공통 전극(67)과 연결되며, 공통 전압을 공통 전극(67)에 제공하는 역할을 한다. 이러한 공통 배선(25)은 제2 연결 전극(26)을 통하여 스토리지 배선(27, 28)과 연결될 수 있다. 즉, 공통 배선(25)과 스토리지 배선(27, 28)에는 동일한 공통 전압이 인가될 수 있다. 다만, 공통 배선(25)과 스토리지 배선(27, 28)을 제2 연결 전극(26)으로 연결하여 동일한 공통 전압을 인가하는 방식을 예시에 불과한 것으로서, 공통 배선(25)과 스토리지 배선(27, 28)을 서로 분리하고, 서로 다른 전압이 인가될 수 있다.
제2 연결 전극(26)은 데이터선(62)과 실질적으로 평행하게 배치될 수 있으며, 데이터선(62)과 일정한 간격만큼 유지하면서 배치될 수 있다. 그러나 이에 한정되는 것은 아니며 개구율을 높이기 위하여 제2 연결 전극(26)의 적어도 일부를 데이터선(62)과 중첩되도록 배치할 수 있다.
공통 배선(25)과 스토리지 배선(27, 28) 사이에 화소 전극(66) 및 공통 전극(67)을 배치하여 화소 영역을 형성할 수 있다.
게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열 의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질과의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 구리(Cu) 상부막 및 몰리브덴-티타늄 하부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 절연막(30)은 질화 규소(SiNx) 등으로 이루어져, 게이트 패드(24)를 제외한 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25) 상에 형성된다. 게이트 절연막(30)은 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)과 후술하는 데이터 배선(62, 63, 64) 사이를 절연시키게 된다. 즉, 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)과 데이터 배선(62, 63, 64)이 중첩되는 영역에는 게이트 배선(22, 23, 24), 스토리지 배선(27, 28) 및 공통 배선(25)과 데이터 배선(62, 63, 64) 사이에 게이트 절연 막(30)이 개재된다.
한편, 게이트 절연막(30)은 공통 전극(67)과 화소 전극(66)에 의해 정의되는 화소 영역 상에는 형성되지 않고, 절연 기판(10)이 직접 노출될 수 있다.
게이트 절연막(30) 상에는 수소화 비정질 규소 등으로 이루어진 반도체층(44)과 실리사이드 또는 n형 분순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 저항성 접촉층(55)이 형성되어 있다. 반도체층(44)은 박막 트랜지스터의 채널 영역을 형성한다. 채널 영역은 게이트 전극(23)과 중첩되어 있는 반도체층(44)에 의해 형성된다. 저항성 접촉층(55)은 채널 영역을 제외하면 반도체층(44)과 실질적으로 동일한 패턴을 갖는다. 저항성 접촉층(55)은 게이트 전극(23)과 중첩된 영역세어 채널 영역을 사이에 두고 분리되어 형성된다. 이러한 저항성 접촉층(55)은 반도체층(44) 상부에 형성된다.
반도체층(44) 및 저항성 접촉층(55) 상에는 데이터선(62), 소스 전극(63), 드레인 전극(64) 및 제1 연결 전극(65)이 형성되어 있다. 데이터선(62)은 주로 세로 방향으로 연장되어 게이트선(22)과 교차된다. 이러한 복수의 데이터선(62)과 복수의 게이트선(22)은 서로 격자형태로 배열되어 화소를 정의하게 된다.
각 화소는 게이트 전극(23), 소스 전극(63), 및 드레인 전극(64)을 삼단자로 갖는 박막 트랜지스터를 포함한다. 소스 전극(63)은 데이터선(62)의 일부가 돌출되어 형성될 수 있으며, 드레인 전극(64)은 채널 영역을 사이에 두고 소스 전극(63)과 분리되어 마주보고 배치된다.
드레인 전극(64)은 제1 연결 전극(65)을 통하여 화소 전극(66)과 연결된다. 제1 연결 전극(65)은 화소 전극(66)의 끝단부를 서로 연결하게 되며, 게이트선(22)과 같은 방향으로 배열될 수 있다. 이러한 제1 연결 전극(65)은 스토리지선(27) 및 스토리지 전극(28)과 중첩되어 스토리지 커패시터를 형성할 수 있다.
화소 전극(66)은 제1 연결 전극(65)으로부터 데이터선(62)과 평행한 방향으로 연장된다. 이러한 화소 전극(66)은 화소마다 복수 개가 평행하게 배치될 수 있다. 화소 전극(66)은 교대로 배치되는 공통 전극(67)과 함께 화소 영역을 정의하게 된다. 화소 전극(66) 및 공통 전극(67)은 불투명 금속 배선으로 형성될 수 있어, 화소 전극(66)과 공통 전극(67) 사이의 공간이 빛을 투과시키는 영역이 될 수 있다.
한편, 화소 전극(66) 및 공통 전극(67)은 데이터선(62)과 나란한 방향으로 길게 형성된 직사각형 형상이 될 수 있다. 이와 같은 화소 전극(66) 및 공통 전극(67)은 개구율을 높이기 위해 데이터선(62)에 비해 배선의 폭을 좁게 형성할 수 있다.
화소 전극(66)의 끝단은 공통 배선(25)과 일부 중첩될 수 있다. 화소 전극(66)을 공통 배선(25)과 일부 중첩시킴으로써, 빛이 새는 것을 방지할 수 있다.
공통 전극(67)은 화소 전극(66)과 함께 전계를 형성하여 액정을 제어함으로써, 각 화소의 투과율을 조절하게 된다. 이와 같은 공통 전극(67)은 콘택홀(45)을 통하여 공통 배선(25)에 연결된다. 즉, 공통 전극(67)의 일단부는 콘택홀(45)을 통하여 공통 배선(25)에 연결되고, 타단부는 스토리지선(27) 또는 스토리지 전극(28)과 적어도 일부 중첩될 수 있다. 이와 같이 공통 배선(25)의 일단부를 스토리지 배 선(27, 28) 또는 스토리지 전극(28)과 일부 중첩시킴으로써, 빛이 새는 것을 방지할 수 있다.
한편, 데이터선(62)과 인접한 화소 전극(66) 또는 공통 전극(67) 사이에 차폐 전극(69)이 형성될 수 있다. 이와 같은 차폐 전극(69)은 데이터선(62)에서 발생되는 전계가 화소 영역에 연향을 주는 것을 방지하기 위한 것으로서, 공통 배선(25) 및 스토리지선(27) 중 적어도 하나와 연결될 수 있다. 즉, 차폐 전극(69)은 공통 배선(25) 및 스토리지선(27)과 동일한 공통 전압이 인가될 수 있다.
차폐 전극(69)은 공통 배선(25) 및 스토리지선(27)을 연결하는 제2 연결 전극(26)에 연결될 수 있다. 게이트 절연막(30) 및 반도체층(44)은 제2 연결 전극(26)의 적어도 일부를 노출하도록 형성될 수 있다. 따라서, 차폐 전극(69)은 게이트 절연막(30) 및 반도체층(44)의 일부가 노출된 제2 연결 전극(26)과 적어도 일부가 중첩되도록 형성함으로써, 차폐 전극(69)과 제2 연결 전극(26)이 연결될 수 있도록 한다.
한편, 게이트 패드(24) 상에는 게이트 패드 확장부(68)가 형성된다. 즉, 게이트 패드(24) 상에 게이트 절연막(30) 및 반도체층(44)이 제거되어, 게이트 패드 확장부(68)가 게이트 패드(24)와 연결되어 형성된다. 게이트 패드 확장부(68)은 게이트 패드(24) 보다 넓게 형성되어 게이트 드라이버 IC(미도시) 등과 연결이 용이하도록 할 수 있다.
데이터선(62), 소스 전극(63), 드레인 전극(64), 제1 연결 전극(65), 화소 전극(66), 공통 전극(67), 제2 연결 전극(26), 및 게이트 패드 확장부(68)는 동일 한 공정에 의하여 동일한 재질로 형성될 수 있다. 특히, 드레인 전극(64), 제1 연결 전극(65) 및 화소 전극(66)은 동일한 공정에 의하여 일체로 형성될 수 있다.
소스 전극(63), 드레인 전극(64) 및 데이터선(62)은 편의상 데이터 배선(62, 63, 64)이라 칭한다.
데이터 배선(62, 63, 64)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 몰리브덴 및 티타늄을 포함하는 하부막과 구리 상부층, 또는 알루미늄 하부층과 몰리브덴 상부층의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(62), 소스 전극(63), 드레인 전극(64), 제1 연결 전극(65), 화소 전극(66), 공통 전극(67), 제2 연결 전극(26), 및 게이트 패드 확장부(68)를 제외한 영역 상에 제1 보호막(71)이 형성된다. 이와 같은 제1 보호막(71)은 박막 트랜지스터의 채널 영역을 보호할 수 있으며, 후술할 포토레지스트 패턴(201, 202)을 보호하기 위하여 저온 화학 기상 증착(low temperature chemical vapor deposition: LTCVD) 및 스퍼터(sputter)막을 이용하여 형성할 수 있다.
제1 보호막(71)의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있다.
이하, 도 3a 내지 도 11b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 과정을 설명한다. 도 3a 및 도 3b는 도 1의 박막 트랜지스터 표시판의 제조 과정을 설명하기 위한 공정 단계별 배치도이고, 도 4a 내지 도 11b는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
먼저, 도 3a, 도 4a 및 도 4b를 참조하면, 절연 기판(10) 상에 게이트 배선(22, 23, 24), 공통 배선(25), 및 스토리지 배선(27, 28)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 스퍼터링 등의 방식을 이용하여 적층한 후, 이를 사진 식각하여 게이트선(22), 게이트 패드(24), 게이트 전극(23), 공통 배선(25), 스토리지선(27) 및 스토리지 전극(28)을 형성한다.
다음으로, 도 3b, 도 5a 및 도 5b를 참조하면, 도 3a, 도 4a 및 도 4b의 결과물 상에 게이트 절연층, 수소화 비정질 규소 등으로 이루어진 제1 비정질 규소층, 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 제2 비정질 규소층을 적층한다. 게이트 절연층, 제1 비정질 규소층 및 제2 비정질 규소층의 적층은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
다음으로, 게이트 절연층, 제1 비정질 규소층, 제2 비정질 규소층을 사진 식각하여, 게이트 절연막(30), 반도체층(44) 및 저항성 접촉층(55)을 형성한다. 구체적으로, 게이트 절연층, 제1 비정질 규소층, 제2 비정질 규소층은 게이트 배선(22, 23, 24), 공통 배선(25), 및 스토리지 배선(27, 28)를 덮을 수 있도록 절연 기판(10) 상에 차례로 적층된다.
제1 비정질 규소층 및 제2 비정질 규소층은 예를 들어 건식 식각으로 진행될 수 있다. 이와 같은 제1 비정질 규소층은 식각되어 반도체층(44)으로 형성될 수 있으며, 제2 비정질 규소층은 식각되어 저항성 접촉층(55)으로 형성될 수 있다. 이와 같은 반도체층(44) 및 저항성 접촉층(55)은 동시에 식각될 수 있으며, 각각 식각 될 수 있다.
제1 비정질 규소층 및 제2 비정질 규소층이 식각되어 게이트 절연층이 노출된다. 게이트 절연층은 동일한 식각 마스크를 이용하여 식각됨으로써, 게이트 절연막(30)이 형성된다.
다음으로, 도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정에 의한 결과물 상에 스퍼터링 등을 이용하여 데이터 도전층(60)을 적층한다. 데이터 도전층(60)은 게이트 절연막(30), 반도체층(44) 및 저항성 접촉층(55)을 덮도록 절연 기판(10)에 전체적으로 적층한다.
다음으로, 도 7a 및 도 7b를 참조하면, 데이터 도전층(60) 상에 포토레지스트 패턴(201, 202)을 형성한다. 포토레지스트 패턴(201, 202)은 제1 영역(201) 및 제2 영역(202)으로 구분될 수 있으며, 제2 영역(202)을 제1 영역(201) 보다 얇게 형성할 수 있다.
제1 영역(201)은 도 2a 및 도 2b에 도시되어 있는 데이터선 형성 영역, 공통 전극 형성 영역 및 화소 전극 형성 영역을 포함하여, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)이 형성되는 데이터 도전층(60)에 형성되며, 제2 영역(202)은 소스 전극(63) 및 드레인 전극(64)의 이격 공간인 채널 영역 상에 형성된다. 이때, 제1 영역(201) 및 제2 영역(202) 상의 포 토레지스트 패턴(201, 202)의 두께 및 너비는 후속하는 식각 공정 및 애슁 공정에 의해 다운 사이징 되는 것을 감안하여 소정의 마진을 갖도록 형성한다. 이와 같이, 제1 영역(201) 및 제2 영역(202)을 서로 다른 두께를 갖도록 포토레지스트 패턴(201, 202)을 형성하는 방법은 슬릿 마스크 또는 하프톤 마스크를 이용하는 방법이 될 수 있다.
다음으로, 도 8a 및 도 8b를 참조하면, 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 노출된 데이터 도전층(60)을 식각한다. 데이터 도전층(60)의 식각은 데이터 도전층(60)의 종류, 두께 등에 따라 다양한 방식으로 진행될 수 있지만, 예를 들어 습식 식각으로 진행될 수 있다. 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 데이터 도전층(60)을 식각한 결과, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)이 형성된다.
다음으로, 도 9a 및 도 9b를 참조하면, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)과 중첩되는 영역을 제외하고 포토레지스트 패턴(201, 202) 사이에 노출된 반도체층(44) 및 저항성 접촉층(55)을 제거한다. 반도체층(44) 및 저항성 접촉층(55)은 빛을 받으면 도체화되는 특성을 갖고 있다.
외부나 백라이트로부터 입사되는 빛에 의해 도체의 특성을 갖게 되면, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67) 등이 서로 통전되는 문제가 발생될 수 있다. 따라서, 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 건식 식각 등의 방법으로 반도체층(44) 및 저항성 접촉 층(55)을 식각한다.
데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)과 중첩되는 영역을 제외하고, 나머지 영역의 반도체층(44) 및 저항성 접촉층(55)을 식각한다. 이때, 소스 전극(63) 및 드레인 전극(64) 사이의 채널 영역 상의 반도체층(44) 및 저항성 접촉층(55)은 제거하지 않는다. 채널 영역 상에는 포토레지스트 패턴(201, 202)이 형성되어 있으며, 채널 영역 상의 포토레지스트 패턴(201, 202)은 제1 영역(201)에 비해 두께가 얇은 제2 영역(202)으로 되어 있다.
다음으로, 도 9a 및 도 9b를 참조하면, 포토레지스트 패턴(201, 202)의 일부를 제거하고 채널을 형성한다. 구체적으로, 포토레지스트 패턴(201, 202) 중 채널 영역 상에 형성된 제2 영역(202)을 제거하여, 채널 영역 상의 저항성 접촉층(55)을 노출한다. 포토레지스트 패턴(201, 202)의 일부를 제거하는 방식으로는 O2를 이용하는 애슁 공정으로 진행될 수 있다. 포토레지스트 패턴(201, 202) 상에 전체적으로 애슁 공정을 수행하면 제1 영역(201)에 비해 상대적으로 얇은 제2 영역(202)은 완전히 제거되며, 나머지 제1 영역(201)의 두께 및 크기도 줄어들게 된다.
그 다음에, 다운 사이징된 포토레지스트 패턴(211)을 식각 마스크로 이용하여 저항성 접촉층(55)을 제거한다. 저항성 접촉층(55) 만을 제거함으로써, 반도체층(44)이 노출되도록 한다. 이때 노출된 반도체층(44)은 박막 트랜지스터의 채널을 형성하게 된다.
다음으로, 도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b에 따른 공정의 결과물의 전면에 보호막용 물질(70)을 적층한다. 보호막용 물질(70)의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있수 있으며, 포토레지스트 패턴(201, 202)을 보호하기 위하여 저온 화학 기상 증착 방법이나 스퍼터링 방식 등을 이용하여 보호막용 물질(70)을 적층한다. 이와 같은 보호막용 물질(70)의 일부는 다운 사이징된 포토레지스트 패턴(211) 상에 적층되며, 나머지는 포토레지스트 패턴(211)이 제거되어 노출된 구조물 상에 바로 적층된다.
이어서, 다시 도 2a 및 도 2b를 참조하면, 리프트 오프법을 이용하여 다운 사이징된 포토레지스트 패턴(201, 202) 및 그 상부에 적층된 보호막용 물질(70)을 제거한다. 포토레지스트 패턴(201, 202)을 제거하는 방식은 예를 들어, 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 포토레지스트 패턴(211)에 접촉시키면 포토레지스트 스트리퍼가 포토레지스트 패턴(211)을 용해시켜 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)으로부터 포토레지스트 패턴(211)을 박리하며, 동시에 포토레지스트 패턴(211) 상에 존재하는 보호막용 물질(70)도 함께 제거한다. 여기서, 포토레지스트 패턴(211) 및 상부의 보호막용 물질(70)의 제거율은 포토레지스트 패턴(211)과 포토레지스트 스트리퍼의 접촉 시간 및 접촉 면적에 관계된다.
포토레지스트 패턴(201, 202) 및 보호막용 물질(70)을 제거한 결과, 게이트 패드(24), 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66), 및 공통 전극(67) 등을 제외한 영역을 덮는 제1 보호막(71)이 완성된다. 이때, 제1 보호막(71)은 데이터선(62)의 끝단에 형성된 데이터 패드(미도시)가 노출되도록 형성될 수 있다.
이하, 도 12를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
본 발명의 다른 실시예에 따른 박막 프랜지스터 표시판은 공통 전극(67)이 스토리지선(27)에 연결되어 있다. 공통 전극(67') 및 스토리지 배선(27, 28)에는 동일한 공통 전압이 인가될 수 있어, 공통 전극(67')과 스토리지 배선(27, 28)을 서로 연결할 수 있다. 이 경우, 공통 전극(67')으로 공통 전압을 인가하기 위한 별도의 배선을 제거할 수 있어, 화소의 개구율을 높일 수 있다.
스토리지 배선(27, 28)이 공통 배선의 역할을 함께 할 수 있어, 스토리지 배선(27, 28)과 공통 배선을 별도로 구분하여 형성할 필요가 없다. 이하, 본 실시예에서는 스토리지 배선(27, 28)이라 함은 공통 배선을 함께 칭하는 것으로 한다.
공통 전압이 인가되는 스토리지 배선(27, 28)은 게이트 배선(22, 23, 24)과 동일 평면상에 형성되며, 화소 전극(66) 및 제1 연결 전극(65)과 중첩되어 스토리지 커패시터를 형성한다. 이때, 화소 전극(66)은 제1 연결 전극(65)으로부터 연장되어 서로 평행하게 배치되며, 공통 전극(67')은 화소 전극(66)과 교대로 평행하게 배치된다. 전술한 방식과 같이, 화소 전극(66)과 공통 전극(67')은 동일한 공정으로 함께 형성되며, 화소 전극(66)과 공통 전극(67')의 하부는 절연 기판(도 2a의 10 참조)과 직접 접촉함으로써, 화소 전극(66)과 공통 전극(67')의 높이는 동일하다. 따라서, 화소 영역 상의 화소 전극(66)과 공통 전극(67')의 두께에 의한 액정층의 영향은 동일하게 된다.
한편, 공통 전극(67') 및 화소 전극(66)은 이전 화소의 게이트선(22)과 일부 중첩되도록 형성될 수 있다. 공통 전극(67') 및 화소 전극(66)은 불투명 전극이므로, 공통 전극(67') 및 화소 전극(66)과 게이트선(22) 사이의 간격을 제거함으로써, 게이트선(22)의 인접부의 빛샘을 방지할 수 있게 된다.
이하, 도 2a, 도 2b, 도 13a 및 도 13b를 참조하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제저 방법에 대하여 상세히 설명한다. 도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 단면도이다. 설명의 편의상 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 게이트 패드(24) 및 데이터 패드(미도시)를 제외한 나머지 구조물 상에 제2 보호막(80)을 형성한다. 구체적으로, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)은 전극 자체가 외부로 노출되어 있어, 액정층 등의 영향으로 인해 전극의 특성에 영향을 받을 수 있으므로, 제2 보호막(80)을 이용하여 외부로 노출되어 있는 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)을 피복하게 된다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 상기 도 4a 내지 도 11b를 참조하여 설명한 박막 트랜지스터의 제조 방법에 새로운 공정이 추가된다. 즉, 상술한 박막 트랜지스터 표시판의 제조 방법에 의해 제조된 최종 완성물인 도 2a 및 도 2b의 박막 트랜지스터의 전면에 제2 보호막용 물질을 도포한다. 제2 보호막용 물질의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있수 있으며, 제1 보호막(71)을 보호하기 위하여 저온 화학 기상 증착 방법이나 스퍼터링 방식 등을 이용할 수 있다.
도 13a 및 도 13b를 참조하면, 도 2a 및 도 2b의 박막 트랜지스터 표시판의 전면에 제2 보호막용 물질을 도포한 후, 게이트 패드(24) 및 데이터 패드(미도시)가 노출되도록 제2 보호막용 물질을 식각 마스크를 이용하여 식각하여 제2 보호막(80)을 완성한다. 따라서, 제2 보호막(80)은 게이트 패드(24) 및 데이터 패드(미도시)를 제외한 모든 영역을 피막하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a는 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선으로 절단한 단면도이다.
도 2b는 도 1의 박막 트랜지스터 표시판을 IIb-IIb' 선으로 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 박막 트랜지스터 표시판의 제조 과정을 설명하기 위한 공정 단계별 배치도이다.
도 4a 내지 도 11b는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
23: 게이트 전극 24: 게이트 패드
25: 공통 배선 26: 제2 연결 전극
27: 스토리지선 28: 스토리지 전극
30: 게이트 절연막 44: 반도체층
45: 콘택홀 55: 저항성 접촉층
62: 데이터선 63: 소스 전극
64: 드레인 전극 65: 제1 연결 전극
66: 화소 전극 67: 공통 전극
68: 게이트 패드 확장부 69: 차폐 전극
71: 제1 보호막 80: 제2 보호막
Claims (24)
- 절연 기판;상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선;상기 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선;상기 게이트선 및 상기 공통 배선 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 반도체층;상기 공통 배선 상에 형성된 상기 게이트 절연막 및 상기 반도체층을 관통하여 형성된 콘택홀;상기 콘택홀을 통하여 상기 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극; 및상기 공통 전극과 평행하게 배열된 복수의 화소 전극을 포함하는 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 공통 전극과 상기 화소 전극은 교대로 배치되는 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 화소 전극과 상기 드레인 전극을 연결하는 제1 연결 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제3항에 있어서,상기 게이트 선과 나란히 배치된 스토리지 선, 및 상기 스토리지 선에 연결되고 상기 화소 전극 및 상기 제1 연결 전극 중 적어도 어느 하나와 중첩되는 스토리지 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제4항에 있어서,상기 공통 전극과 상기 스토리지 선을 연결하는 제2 연결 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제5항에 있어서,상기 제2 연결 전극의 적어도 일부는 상기 게이트 절연막 및 상기 반도체층과 서로 중첩되지 않는 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 화소 전극과 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 공통 배선 및 상기 스토리지 선 중 적어도 하나와 연결된 차폐 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제7항에 있어서,상기 공통 전극과 상기 스토리지 선을 연결하는 제2 연결 전극을 더 포함하되, 상기 차폐 전극은 상기 제2 연결 전극을 통하여 상기 공통 전극과 상기 스토리지 선 중 적어도 하나와 연결된 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 공통 전극과 상기 화소 전극은 상기 공통 배선 및 상기 스토리지 선과 적어도 일부가 중첩되는 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 화소 전극과 상기 드레인 전극을 연결하는 제1 연결 전극을 더 포함하되,상기 제1 연결 전극 및 상기 화소 전극 중 적어도 하나는 상기 공통 배선에 중첩되는 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 데이터선, 상기 공통 전극 및 상기 화소 전극과 중첩되지 않는 상기 절연 기판 및 상기 게이트 절연막 상에 형성된 제1 보호막을 더 포함하는 박막 트랜지스터 표시판.
- 제11항에 있어서,상기 데이터선, 상기 공통 전극, 상기 화소 전극, 및 제1 보호막 상에 형성된 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
- 절연 기판 상에 게이트선 및 상기 게이트선에 나란히 배치되는 공통 배선을 형성하는 단계;상기 게이트선 및 상기 공통 배선 상에 게이트 절연막 및 반도체층을 형성하는 단계;상기 공통 배선 상에 형성된 상기 게이트 절연막 및 상기 반도체층을 관통하여 형성된 콘택홀을 형성하는 단계; 및상기 콘택홀을 통하여 상기 공통 배선과 연결되고 서로 평행하게 배열된 복수의 공통 전극, 상기 공통 전극과 평행하게 배열된 복수의 화소 전극, 및 상기 게이트선과 교차 배열되는 데이터선을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제13항에 있어서,상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 데이터선 형성 영역, 공통 전극 형성 영역 및 화소 전극 형성 영역 상에 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에 있어서,상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 상기 절연 기판 상에 데이터선용 도전성 물질을 적층하고 습식 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에 있어서,상기 데이터선, 상기 공통 전극 및 상기 화소 전극과 중첩되지 않는 상기 절연 기판 및 상기 게이트 절연막 상에 제1 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에 있어서,상기 제1 보호막을 형성하는 단계는 상기 포토레지스트 패턴을 포함하는 상기 절연 기판 상에 상기 보호막용 물질을 적층하고 리프트 오프 방식으로 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에 있어서,상기 데이터선, 상기 공통 전극, 상기 화소 전극, 및 제1 보호막 상에 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제18항에 있어서,상기 게이트선은 끝단에 게이트 패드를 더 포함하며, 상기 제2 보호막을 식각하여 상기 게이트 패드를 노출시키는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제21항에 있어서,상기 게이트 선과 나란히 배치된 스토리지 선, 및 상기 스토리지 선에 연결되고 상기 화소 전극과 중첩되는 스토리지 전극을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제20항에 있어서,상기 공통 전극과 상기 스토리지 선을 연결하는 연결 전극을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제21항에 있어서,상기 연결 전극의 적어도 일부는 상기 게이트 절연막 및 상기 반도체층과 서로 중첩되지 않는 박막 트랜지스터 표시판의 제조 방법.
- 제22항에 있어서,상기 화소 전극 및 상기 공통 전극 중 적어도 하나와 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 연결 전극에 연결된 차폐 전극을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제13항에 있어서,상기 화소 전극 및 상기 공통 전극 중 적어도 하나와 상기 데이터선 사이에 개재되어 상기 화소 전극과 나란히 배치되고, 상기 공통 전극 및 상기 화소 전극 중 적어도 하나에 연결된 차폐 전극을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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