KR20120090366A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 발명으로서, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 도전층, 상기 제1 도전층 위에 상기 제1 도전층의 가장자리의 적어도 일부와 중첩하며, 상기 제1 도전층과 중첩하는 제1 부분 및 상기 제1 도전층과 중첩하지 않는 제2 부분을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하며 상기 제1 부분 및 상기 제2 부분의 경계의 적어도 일부를 드러내는 접촉 구멍을 가지는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하며 상기 접촉 구멍을 통해 드러난 상기 제1 부분 및 상기 제2 부분과 동시에 접촉하는 제3 도전층을 포함한다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치의 각 화소 전극은 게이트선과 데이터선 등의 신호선과 연결되어 있는 스위칭 소자와 연결되어 있다. 스위칭 소자는 박막 트랜지스터 등의 삼단자 소자로서 출력 단자를 통해 데이터 전압을 화소 전극에 전달한다. 이러한 스위칭 소자 및 다수의 신호선 등은 기판 위에 여러 층 구조로 형성되는데, 하부층에 단차가 있는 경우 그 위에 위치하는 상부층에 단선(open)이 생길 수 있다.
본 발명이 해결하고자 하는 과제는 배선 단차로 이한 단선(open)을 개선하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 도전층, 상기 제1 도전층 위에 상기 제1 도전층의 가장자리의 적어도 일부와 중첩하며, 상기 제1 도전층과 중첩하는 제1 부분 및 상기 제1 도전층과 중첩하지 않는 제2 부분을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하며 상기 제1 부분 및 상기 제2 부분의 경계의 적어도 일부를 드러내는 접촉 구멍을 가지는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하며 상기 접촉 구멍을 통해 드러난 상기 제1 부분 및 상기 제2 부분과 동시에 접촉하는 제3 도전층을 포함한다.
상기 제3 도전층은 상기 제1 부분 및 상기 제2 부분의 경계를 덮을 수 있다.
상기 제2 도전층의 상기 제1 부분은 상기 제1 도전층과 직접 접촉할 수 있다.
상기 제1 절연층 위에 위치하며 절개부를 포함하는 공통 전극을 더 포함하고, 상기 제1 도전층은 드레인 전극을 포함하고, 상기 제2 도전층은 화소 전극을 포함하며, 상기 공통 전극과 상기 제3 도전층은 동일한 층에 형성되어 있을 수 있다.
상기 드레인 전극 하부에 위치하는 공통 전압선을 더 포함하고, 상기 공통 전극은 상기 공통 전압선과 연결되어 공통 전압(Vcom)을 전달 받을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 도전층을 형성하는 단계, 상기 제1 도전층 위에 상기 제1 도전층의 가장자리의 적어도 일부와 중첩하며, 상기 제1 도전층과 중첩하는 제1 부분 및 상기 제1 도전층과 중첩하지 않는 제2 부분을 포함하는 제2 도전층을 형성하는 단계, 상기 제2 도전층 위에 제1 절연층을 적층하고, 상기 제1 절연층에 상기 제1 부분 및 상기 제2 부분의 경계의 적어도 일부를 드러내는 제1 접촉 구멍을 형성하는 단계, 그리고 상기 제1 절연층 위에 상기 제1 접촉 구멍을 통해 드러난 상기 제1 부분 및 상기 제2 부분과 동시에 접촉하는 제3 도전층을 형성하는 단계를 포함한다.
상기 제1 절연층 위에 절개부를 포함하는 공통 전극을 형성하는 단계를 더 포함하고, 상기 공통 전극과 상기 제3 도전층은 동시에 형성될 수 있다.
상기 기판 위에 게이트선 및 공통 전압선을 형성하는 단계, 상기 게이트선 및 상기 공통 전압선 위에 제2 절연층을 형성하는 단계, 그리고 상기 제1 절연층 및 상기 제2 절연층에 상기 공통 전압선의 일부를 드러내는 제2 접촉 구멍을 형성하는 단계를 더 포함하고, 상기 공통 전극은 상기 제2 접촉 구멍을 통해 상기 공통 전압선과 연결될 수 있다.
본 발명의 실시예와 같이 하부 배선이 단차를 가질 때 하부 배선 위에 형성되는 절연층에 하부 배선의 단차 부분을 노출하는 접촉 구멍을 형성하고 상부 배선 층을 형성할 때 접촉 구멍을 메우는 보조 전극을 형성함으로써 하부 배선의 단차에 의한 단선을 예방하거나 보완하고 저항을 줄일 수 있다
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이고,
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 두 화소에 대한 배치도이고,
도 4는 도 3의 액정 표시 장치를 IV-IV 선을 따라 자른 단면도이고,
도 5 내지 도 11은 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계를 차례대로 도시한 단면도이다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 두 화소에 대한 배치도이고,
도 4는 도 3의 액정 표시 장치를 IV-IV 선을 따라 자른 단면도이고,
도 5 내지 도 11은 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계를 차례대로 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 및 도 2를 참고하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 1 도 2를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(10) 위에 제1 도전층(21)이 형성되어 있고 그 위에 제2 도전층(31)이 형성되어 있다. 제2 도전층(31)은 제1 도전층(21)의 가장자리의 적어도 일부와 중첩하며, 제1 도전층(21)의 위에서 제1 도전층(21)과 중첩하는 제1 부분(Pa) 및 그 나머지의 제1 도전층(21)과 중첩하지 않는 제2 부분(Pb)을 포함한다. 따라서 제2 도전층(31)은 제1 도전층(21)의 가장자리를 덮는 부분, 즉 제1 부분(Pa) 및 제2 부분(Pb)의 경계에서 단차(step difference)를 가진다. 제1 부분(Pa) 및 제2 부분(Pb)의 단차는 대략 제1 도전층(21)의 높이와 같을 수 있다.
도 1에 도시한 실시예에서는 제2 도전층(31)이 제1 도전층(21) 바로 위에 적층되어 제1 도전층(21)과 직접 접촉하여 신호를 전달받을 수 있으나, 도 2에 도시한 실시예와 같이 제1 도전층(21)과 제2 도전층(31) 사이에 절연층(30)과 같은 또 다른 층이 존재할 수도 있다. 이 경우 제2 도전층(31)은 절연층(30)의 접촉 구멍(도시하지 않음) 등을 통해 제1 도전층(21)과 전기적으로 연결되어 신호를 전달받을 수 있다.
제1 도전층(21) 및 제2 도전층(31)은 도전성 금속 또는 ITO, IZO 등의 투명 도전성 물질로 이루어질 수 있으며 다중막 구조를 가질 수도 있다.
제1 도전층(21) 및 제2 도전층(31) 위에는 절연층(40)이 형성되어 있다. 절연층(40)은 무기 절연물 또는 유기 절연물 따위로 만들어질 수 있다. 절연층(40)에는 제2 도전층(31)의 일부, 특히 제2 도전층(21)의 단차 부분과 그 주변의 제1 부분(Pa) 및 제2 부분(Pb)을 드러내는 접촉 구멍(contact hole)(45)이 형성되어 있다.
절연층(40) 위에는 제3 도전층(51)이 형성되어 있다. 제3 도전층(51)은 접촉 구멍(45)을 통하여 제2 도전층(31)과 물리적, 전기적으로 연결되어 있다. 제3 도전층(51)은 특히 제2 도전층(31)의 단차 부분, 즉 제2 도전층(31)의 제1 부분(Pa) 및 제2 부분(Pb)의 경계와 접촉하며 덮어 제2 도전층(31)에 단선(open)이 생기는 것을 방지할 수 있다. 또한 제3 도전층(51)은 제2 도전층(31)의 제1 부분(Pa) 및 제1 부분(Pb)과 동시에 접촉하므로 제2 도전층(31)의 단차 부분이 끊어져 단선이 생기더라도 제2 도전층(31)의 제1 부분(Pa) 및 제2 부분(Pb)을 연결하여 제2 도전층(31)에 생길 수 있는 단선을 보완하는 역할을 한다. 제3 도전층(51)은 도전성 금속 또는 ITO, IZO 등의 투명 도전성 물질로 이루어질 수 있다.
이제 도 3 및 도 4를 참고하여 본 발명의 한 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 두 화소에 대한 배치도이고, 도 4는 도 3의 액정 표시 장치를 IV-IV 선을 따라 자른 단면도이다.
도 3 및 도 4를 참고하면, 본 실시예에 따른 액정 표시 장치는 서로 마주하는 하부 표시판(100)과 상부 표시판(200) 및 이들 두 표시판(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.
먼저, 하부 표시판(100)에 대하여 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)과 복수의 공통 전압선(common voltage line)(131)을 포함하는 복수의 게이트 도전체가 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗는다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)를 포함한다.
공통 전압선(31)은 공통 전압(Vcom) 등 소정의 전압을 인가 받으며, 주로 가로 방향으로 뻗어 있다. 각 공통 전압선(131)은 일정한 간격을 두고 아래로 뻗은 복수의 세로부(137)를 포함할 수 있다
게이트 도전체(121, 131)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트 도전체(121, 131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어질 수 있는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어질 수 있는 복수의 선형 반도체(도시하지 않음)가 형성되어 있다. 각각의 선형 반도체는 주로 세로 방향으로 뻗어 있으며, 이로부터 복수의 반도체 돌출부(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
선형 반도체 위에는 복수의 선형 저항성 접촉 부재(ohmic contact)(163) 및 복수의 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재(163)는 게이트 전극(124)을 향하여 뻗은 복수의 돌출부를 가지고 있으며, 이 돌출부와 섬형 저항성 접촉 부재(165)는 게이트 전극(124)을 중심으로 서로 마주하며 쌍을 이루어 반도체 돌출부(154) 위에 배치되어 있다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
저항성 접촉 부재(163, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121) 및 공통 전압선(131)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)을 포함한다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 도전체(171, 175)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있으며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체 돌출부(154)에 형성된다.
반도체(151)는 박막 트랜지스터가 위치하는 반도체 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(163, 165,)와 거의 동일한 평면 형태를 가지고 있다.
데이터 도전체(171, 175) 및 노출된 반도체 돌출부(154) 위에는 화소 전극(191)이 형성되어 있다.
화소 전극(191)은 드레인 전극(175)의 적어도 일부를 덮으며 직접 접촉하고 있다. 즉, 화소 전극(191)은 드레인 전극(175)의 가장자리의 적어도 일부를 덮으며, 드레인 전극(175)과 중첩하며 직접 접촉하는 제1 부분(Paa)과 드레인 전극(175)과 중첩하지 않는 제2 부분(Pbb)을 포함한다. 따라서 화소 전극(191)은 드레인 전극(175)의 가장자리를 덮는 부분, 즉 제1 부분(Paa) 및 제2 부분(Pbb)의 경계에서 큰 단차를 가진다. 화소 전극(191)의 제1 부분(Paa) 및 제2 부분(Pbb)의 단차는 반도체 돌출부(154), 저항성 접촉 부재(165) 및 드레인 전극(175)의 높이를 더한 것과 대략 같을 수 있다.
화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 화소 전극(191)은 게이트선(121) 또는 데이터선(171)과 거의 평행한 네 개의 변을 가지며 박막 트랜지스터가 위치하는 부분의 모퉁이가 모따기되어(chamfered) 있는 대략 사각형 모양일 수 있으나, 이에 한정되지 않는다. 화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
화소 전극(191), 데이터 도전체(171, 175) 및 노출된 반도체 돌출부(154) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 따위로 만들어질 수 있다. 보호막(180)에는 화소 전극(191)의 일부, 특히 화소 전극(191)의 단차 부분과 단차 부분 주변의 제1 부분(Paa) 및 제2 부분(Pbb)을 드러내는 접촉 구멍(182)이 형성되어 있다. 보호막(180) 및 게이트 절연막(140)에는 공통 전압선(131)의 일부를 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 공통 전극(common electrode)(201) 및 복수의 보조 전극(205)이 형성되어 있다. 공통 전극(201) 및 보조 전극(205)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
공통 전극(201)은 게이트선(121) 또는 데이터선(171)과 거의 평행한 네 개의 변을 가지며 박막 트랜지스터가 위치하는 부분의 모퉁이가 모따기되어(chamfered) 있는 대략 사각형 모양일 수 있으나, 이에 한정되지 않는다. 또한 공통 전극(201)에는 복수의 절개부(25)가 형성되어 있다. 절개부(25)는 게이트선(121)의 연장 방향에 대해 빗각을 이루는 방향으로 연장되어 있으며, 복수의 절개부(25)는 그 연장 방향이 서로 다른 두 영역으로 나뉠 수 있다. 도 2에서 연장 방향이 서로 다른 두 영역의 절개부(25)는 공통 전극(201)을 이등분하는 가상의 가로 중심선에 대하여 거의 반전 대칭을 이루고 있다.
공통 전극(201)은 접촉 구멍(181)을 통하여 공통 전압선(131)으로부터 공통 전압(Vcom) 등 소정의 전압을 인가 받는다. 복수의 공통 전극(201)은 서로 연결되어 있을 수도 있다. 또한 공통 전극(201)은 화소 전극(191)과 대부분 중첩할 수 있다.
보조 전극(205)은 섬형으로서, 공통 전극(201)과 분리되어 있다. 보조 전극(205)은 접촉 구멍(182)을 통하여 화소 전극(191)과 물리적, 전기적으로 연결되어 있다. 보조 전극(205)은 특히 화소 전극(191)의 단차 부분, 즉 제1 부분(Paa) 및 제2 부분(Pbb)의 경계를 덮어 화소 전극(191)의 단차 부분에서 높은 단차에 의한 단선(open) 또는 균열(crack)이 생기는 것을 방지한다. 또한 화소 전극(191)의 단차 부분에 균열이 생기더라도 화소 전극(191)의 제1 부분(Paa) 및 제2 부분(Pbb)을 연결하여 화소 전극(191)에 생길 수 있는 균열을 보완하는 역할을 한다. 또한 화소 전극(191)의 단차 부분 위에 보조 전극(205)을 형성함으로써 이중 적층 구조를 가져 화소 전극(191)의 저항을 감소시킬 수 있다.
한편, 앞에서 설명한 공통 전압선(131)의 세로부(137)는 데이터선(171) 주변 또는 화소 전극(191) 사이와 중첩하여 이 부분의 빛샘을 막을 수 있다.
다음, 상부 표시판(200)에 대하여 설명하면, 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(210) 위에 차광 부재(light blocking member)(220) 및 색필터(230)가 형성되어 있다. 차광 부재(220)는 화소 전극(191) 사이의 빛샘을 막고 화소 전극(191)과 마주하는 개구 영역을 정의한다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다.
하부 표시판(100)과 상부 표시판(200) 사이에 들어 있는 액정층(3)은 액정 분자를 포함하며 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수평을 이루도록 배향되어 있을 수 있다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압(Vcom)을 인가 받는 공통 전극(201)과 함께 액정층(3)에 전기장을 생성함으로써 액정층(3)의 액정 분자의 방향을 결정한다. 특히 공통 전극(201)의 절개부(25)의 변은 전기장을 왜곡하여 다양한 방향의 전기장의 수평 성분을 만들어 내고 액정 분자의 배열 방향을 다양하게 할 수 있고, 광시야각을 얻을 수 있다
그러면, 도 3 및 도 4에 도시한 액정 표시 장치의 하부 표시판(100)을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 5 내지 도 11을 참고하여 상세하게 설명한다.
도 5 내지 도 11은 도 3 및 도 4에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계를 차례대로 도시한 단면도이다.
먼저 도 5를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 복수의 공통 전압선(131)을 포함하는 복수의 게이트 도전체(121, 131)를 형성한다.
다음 도 6을 참고하면, 게이트 도전체(121, 131) 위에 게이트 절연막(140)을 적층한다. 이어서 게이트 절연막(140) 위에 반도체층(도시하지 않음), 불순물이 도핑된 반도체층(도시하지 않음)을 화학 기상 증착법 등을 이용하여 차례로 적층한다. 이어서 스퍼터링 따위의 방법으로 데이터 도전층(도시하지 않음)을 적층한 다음 그 위에 감광막(photoresist)을 도포하고 노광하여 감광막 패턴을 형성한다. 감광막 패턴은 게이트 전극(124) 상부에 위치하는 얇은 부분(54) 및 나머지의 두꺼운 부분(52)을 포함할 수 있다. 이어서 감광막 패턴을 식각 마스크로 하여 데이터 도전층, 불순물이 도핑된 반도체층 및 반도체층을 식각하여 동일한 평면 형태의 복수의 데이터 도전체층(174), 복수의 저항성 접촉층(164), 그리고 복수의 반도체 돌출부(154)를 포함하는 반도체를 형성한다.
다음 도 7을 참고하면, 감광막 패턴의 얇은 부분(54)을 제거하여 노출된 데이터 도전체층(174) 및 저항성 접촉층(164)을 식각하여 박막 트랜지스터의 채널부를 형성하고, 소스 전극(173)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 저항성 접촉 부재(163, 165)를 형성한다. 다음 남은 감광막(52)을 제거한다.
다음 도 8을 참고하면, 남은 감광막 패턴을 제거하고 ITO 또는 IZO등의 투명 도전 물질을 적층하고 식각하여 드레인 전극(175) 과 직접 접촉하는 복수의 화소 전극(191)을 형성한다.
다음 도 9를 참고하면, 게이트 절연막(140) 및 화소 전극(191) 위에 무기 절연 물질을 도포하거나 적층하여 보호막(180)을 형성한다.
다음 도 10을 참고하면, 보호막(180) 및 게이트 절연막(140)을 함께 식각하여 복수의 접촉 구멍(181, 182)을 형성한다.
마지막으로 도 11을 참고하면, 보호막(180) 위에 IZO 또는 ITO 등의 도전성 물질을 적층하고 패터닝하여 절개부(25)를 포함하는 복수의 공통 전극(201) 및 복수의 보조 전극(205)을 형성한다.
본 발명의 실시예에 따르면 최소의 마스크(예를 들어 5개)를 사용하여 액정 표시 장치의 하부 표시판을 제조하면서 단차 불량을 개선할 수 있으므로 제조 비용 및 시간을 절약할 수 있다.
본 발명의 실시예와 같이 하부 배선이 단차를 가질 때 하부 배선 위에 형성되는 절연층에 하부 배선의 단차 부분을 노출하는 접촉 구멍을 형성하고 상부 배선 층을 형성할 때 접촉 구멍을 메우는 보조 전극을 형성함으로써 하부 배선의 단차에 의한 단선을 예방하거나 보완하고 저항을 줄일 수 있다. 이는 액정 표시 장치의 박막 트랜지스터 표시판 뿐만 아니라 복수의 층 구조를 가지는 다른 여러 전기 소자에도 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
3: 액정층 10, 110, 210: 기판
21, 31, 51; 도전층 25: 절개부
30, 40: 절연층 45, 181, 182: 접촉 구멍
100, 200: 표시판 121: 게이트선
124: 게이트 전극 131, 137: 공통 전압선
140: 게이트 절연막 154: 반도체
163, 165: 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 191: 화소 전극
201: 공통 전극 205: 보조 전극
220: 차광 부재 230: 색필터
21, 31, 51; 도전층 25: 절개부
30, 40: 절연층 45, 181, 182: 접촉 구멍
100, 200: 표시판 121: 게이트선
124: 게이트 전극 131, 137: 공통 전압선
140: 게이트 절연막 154: 반도체
163, 165: 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 191: 화소 전극
201: 공통 전극 205: 보조 전극
220: 차광 부재 230: 색필터
Claims (16)
- 기판,
상기 기판 위에 위치하는 제1 도전층,
상기 제1 도전층 위에 상기 제1 도전층의 가장자리의 적어도 일부와 중첩하며, 상기 제1 도전층과 중첩하는 제1 부분 및 상기 제1 도전층과 중첩하지 않는 제2 부분을 포함하는 제2 도전층,
상기 제2 도전층 위에 위치하며 상기 제1 부분 및 상기 제2 부분의 경계의 적어도 일부를 드러내는 접촉 구멍을 가지는 제1 절연층, 그리고
상기 제1 절연층 위에 위치하며 상기 접촉 구멍을 통해 드러난 상기 제1 부분 및 상기 제2 부분과 동시에 접촉하는 제3 도전층
을 포함하는 박막 트랜지스터 표시판. - 제1항에서,
상기 제3 도전층은 상기 제1 부분 및 상기 제2 부분의 경계를 덮는 박막 트랜지스터 표시판. - 제2항에서,
상기 제2 도전층의 상기 제1 부분은 상기 제1 도전층과 직접 접촉하는 박막 트랜지스터 표시판. - 제3항에서,
상기 제1 절연층 위에 위치하며 절개부를 포함하는 공통 전극을 더 포함하고,
상기 제1 도전층은 드레인 전극을 포함하고,
상기 제2 도전층은 화소 전극을 포함하며,
상기 공통 전극과 상기 제3 도전층은 동일한 층에 형성되어 있는
박막 트랜지스터 표시판. - 제4항에서,
상기 드레인 전극 하부에 위치하는 공통 전압선을 더 포함하고,
상기 공통 전극은 상기 공통 전압선과 연결되어 공통 전압(Vcom)을 전달 받는
박막 트랜지스터 표시판.
- 제1항에서,
상기 제2 도전층의 상기 제1 부분은 상기 제1 도전층과 직접 접촉하는 박막 트랜지스터 표시판. - 제6항에서,
상기 제1 절연층 위에 위치하며 절개부를 포함하는 공통 전극을 더 포함하고,
상기 제1 도전층은 드레인 전극을 포함하고,
상기 제2 도전층은 화소 전극을 포함하며,
상기 공통 전극과 상기 제3 도전층은 동일한 층에 형성되어 있는
박막 트랜지스터 표시판. - 제7항에서,
상기 드레인 전극 하부에 위치하는 공통 전압선을 더 포함하고,
상기 공통 전극은 상기 공통 전압선과 연결되어 공통 전압(Vcom)을 전달 받는
박막 트랜지스터 표시판.
- 기판 위에 제1 도전층을 형성하는 단계,
상기 제1 도전층 위에 상기 제1 도전층의 가장자리의 적어도 일부와 중첩하며, 상기 제1 도전층과 중첩하는 제1 부분 및 상기 제1 도전층과 중첩하지 않는 제2 부분을 포함하는 제2 도전층을 형성하는 단계,
상기 제2 도전층 위에 제1 절연층을 적층하고, 상기 제1 절연층에 상기 제1 부분 및 상기 제2 부분의 경계의 적어도 일부를 드러내는 제1 접촉 구멍을 형성하는 단계, 그리고
상기 제1 절연층 위에 상기 제1 접촉 구멍을 통해 드러난 상기 제1 부분 및 상기 제2 부분과 동시에 접촉하는 제3 도전층을 형성하는 단계
를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제9항에서,
상기 제3 도전층은 상기 제1 부분 및 상기 제2 부분의 경계를 덮는 박막 트랜지스터 표시판의 제조 방법. - 제10항에서,
상기 제2 도전층의 상기 제1 부분은 상기 제1 도전층과 직접 접촉하는 박막 트랜지스터 표시판의 제조 방법. - 제11항에서,
상기 제1 절연층 위에 절개부를 포함하는 공통 전극을 형성하는 단계를 더 포함하고,
상기 공통 전극과 상기 제3 도전층은 동시에 형성되는
박막 트랜지스터 표시판의 제조 방법. - 제12항에서,
상기 기판 위에 게이트선 및 공통 전압선을 형성하는 단계,
상기 게이트선 및 상기 공통 전압선 위에 제2 절연층을 형성하는 단계, 그리고
상기 제1 절연층 및 상기 제2 절연층에 상기 공통 전압선의 일부를 드러내는 제2 접촉 구멍을 형성하는 단계
를 더 포함하고,
상기 공통 전극은 상기 제2 접촉 구멍을 통해 상기 공통 전압선과 연결되는
박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,
상기 제2 도전층의 상기 제1 부분은 상기 제1 도전층과 직접 접촉하는 박막 트랜지스터 표시판의 제조 방법. - 제14항에서,
상기 제1 절연층 위에 절개부를 포함하는 공통 전극을 형성하는 단계를 더 포함하고,
상기 공통 전극과 상기 제3 도전층은 동시에 형성되는
박막 트랜지스터 표시판의 제조 방법. - 제15항에서,
상기 기판 위에 게이트선 및 공통 전압선을 형성하는 단계,
상기 게이트선 및 상기 공통 전압선 위에 제2 절연층을 형성하는 단계, 그리고
상기 제1 절연층 및 상기 제2 절연층에 상기 공통 전압선의 일부를 드러내는 제2 접촉 구멍을 형성하는 단계
를 더 포함하고,
상기 공통 전극은 상기 제2 접촉 구멍을 통해 상기 공통 전압선과 연결되는
박막 트랜지스터 표시판의 제조 방법.
Priority Applications (2)
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|---|---|---|---|
| KR1020110010743A KR20120090366A (ko) | 2011-02-07 | 2011-02-07 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US13/310,078 US8513667B2 (en) | 2011-02-07 | 2011-12-02 | Thin film transistor array panel and manufacturing method thereof |
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|---|---|---|---|
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| KR1020110010743A KR20120090366A (ko) | 2011-02-07 | 2011-02-07 | 박막 트랜지스터 표시판 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160013487A (ko) * | 2014-07-25 | 2016-02-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
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| KR101338011B1 (ko) * | 2007-01-25 | 2013-12-06 | 삼성디스플레이 주식회사 | 디스플레이장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160013487A (ko) * | 2014-07-25 | 2016-02-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
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|---|---|
| US8513667B2 (en) | 2013-08-20 |
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Legal Events
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |