KR20150027342A - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지하기 위해 제1 절연 기판, 상기 제1 절연 기판 위에 위치하고, 절연되어 교차하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 위에 위치하는 유기막, 상기 유기막 위에 위치하며 복수의 제2 개구부를 포함하는 제2 보호막, 상기 제2 보호막 위에 위치하는 공통 전극, 및 상기 복수의 제2 개구부에 위치하는 화소 전극을 포함하며, 상기 공통 전극의 두께는 상기 화소 전극의 두께보다 두껍다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있다. 이러한 광시야각을 구현하기 위한 방법으로서, 화소 전극 및 공통 전극을 하나의 기판에 형성하는 액정 표시 장치가 주목받고 있다.
이러한 형태의 액정 표시 장치의 경우, 화소 전극과 공통 전극의 두 개의 전기장 생성 전극 중 적어도 하나는 복수의 절개부를 가지고, 복수의 절개부에 의해 정의되는 복수의 가지 전극을 가지게 된다.
이처럼, 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하는 경우, 각 전기장 생성 전극을 형성하기 위하여, 서로 다른 광 마스크가 필요하고, 이에 따라 제조 비용이 증가하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있는 박막 트랜지스터 표시판 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 제1 절연 기판, 상기 제1 절연 기판 위에 위치하고, 절연되어 교차하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 위에 위치하는 유기막, 상기 유기막 위에 위치하며 복수의 제2 개구부를 포함하는 제2 보호막, 상기 제2 보호막 위에 위치하는 공통 전극, 및 상기 복수의 제2 개구부에 위치하는 화소 전극을 포함하며, 상기 공통 전극의 두께는 상기 화소 전극의 두께보다 두껍다.
상기 공통 전극은 이중층 구조일 수 있다.
상기 박막 트랜지스터 위에 위치하며 복수의 제1 개구부를 포함하는 제1 보호막을 더 포함하고, 상기 제1 개구부는 상기 제2 개구부의 일부와 중첩할 수 있다.
상기 화소 전극과 상기 공통 전극의 일부는 중첩하여 유지 전극을 형성할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 제1 절연 기판, 상기 제1 절연 기판 위에 위치하고, 절연되어 교차하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 위에 위치하며 제1 개구부를 포함하는 제1 보호막, 상기 제1 보호막 위에 위치하며 제2 개구부를 포함하는 제2 보호막, 상기 제2 보호막 위에 위치하는 공통 전극, 및 상기 제2 개구부에 위치하는 화소 전극을 포함하며, 상기 공통 전극의 두께는 상기 화소 전극의 두께보다 두껍다.
상기 제1 개구부와 상기 제2 개구부는 복수개이며, 서로 대응하고, 상기 공통 전극은 이중층 구조일 수 있다.
상기 게이트선 위에 위치하는 게이트 절연막을 더 포함할 수 있다.
상기 제2 보호막은 언더컷을 포함할 수 있다.
상기 화소 전극과 상기 공통 전극의 일부는 중첩하여 유지 전극을 형성할 수 있다.
상기 화소 전극의 일부는 상기 제1 절연 기판과 접촉할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 제1 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 데이터선을 형성하는 단계, 상기 데이터선 위에 제1 절연층 및 유기층을 적층하는 단계, 상기 제1 절연층 및 상기 유기층을 식각하여 제1 개구부를 포함하는 제1 보호막 및 유기막을 형성하는 단계, 상기 유기막 위에 제2 절연층 및 제1 도전층을 적층하는 단계, 상기 제2 절연층 및 상기 제1 도전층을 식각하여 제2 개구부를 포함하는 제2 보호막 및 공통 전극을 형성하는 단계, 그리고 상기 제2 도전층을 적층하는 단계를 포함하며, 상기 제2 개구부에 적층된 상기 제2 도전층은 화소 전극을 형성한다.
상기 제1 도전층은 습식 식각되고, 상기 제2 절연층은 건식 식각될 수 있다.
상기 제2 절연층은 언더컷을 포함할 수 있다.
상기 공통 전극은 이중 구조일 수 있다.
상기 제1 개구부 및 상기 제2 개구부는 복수개이며, 상기 제1 개구부는 상기 제2 개구부의 일부와 대응할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 제1 절연 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 데이터선을 형성하는 단계, 상기 데이터선 위에 제1 절연층, 제2 절연층 및 제1 도전층을 순차적으로 적층하는 단계, 상기 제1 도전층 위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 제1 도전층을 식각하여 공통 전극을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 제2 절연층, 상기 제1 절연층 및 상기 게이트 절연막을 식각하여 개구부를 형성하는 단계, 그리고 제2 도전층을 적층하는 단계를 포함하며, 상기 개구부에 위치하는 상기 제2 도전층은 화소 전극을 형성한다.
상기 제1 도전층은 습식 식각되고, 상기 제2 절연층, 상기 제1 절연층 및 상기 게이트 절연막은 건식 식각될 수 있다.
상기 제2 절연층은 언더컷을 포함할 수 있다.
상기 공통 전극은 이중층 구조일 수 있다.
상기 개구부는, 상기 제1 절연층을 식각하여 형성된 복수의 제1 개구부, 및 상기 제2 절연층을 식각하여 형성된 복수의 제2 개구부를 포함하고, 상기 제1 절연층은 식각되어 상기 제1 개구부를 포함하는 제1 보호막을 형성하고, 상기 제2 절연층은 식각되어 상기 제2 개구부를 포함하는 제2 보호막을 형성할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 한 화소에 대한 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV선을 따라 잘라 도시한 단면도이다.
도 5 내지 도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 단면도이다.
도 20은 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 II-II선을 따라 잘라 도시한 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 III-III선을 따라 잘라 도시한 단면도이다.
도 22는 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 IV-IV선을 따라 잘라 도시한 단면도이다.
도 23 내지 도 34는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 한 화소에 대한 배치도이다. 도 2는 도 1의 박막 트랜지스터 표시판을 II-II선을 따라 잘라 도시한 단면도이다. 도 3은 도 1의 박막 트랜지스터 표시판을 III-III선을 따라 잘라 도시한 단면도이다. 도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 서로 마주보는 박막 트랜지스터 표시판 또는 하부 표시판(100) 및 상부 표시판(200)과 그 사이 주입되어 있는 액정층(3)을 포함한다.
먼저, 박막 트랜지스터 표시판(100)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 이루어진 제1 절연 기판(110) 위에 게이트선(121)을 포함하는 게이트 도전체가 형성되어 있다.
게이트선(121)은 게이트 전극(124) 및 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 게이트 패드부(129)를 포함한다. 게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 도전체(121, 124, 129) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 위에는 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체(154)가 형성되어 있다. 반도체(154)는 산화물 반도체를 포함할 수 있다.
반도체(154) 위에는 저항성 접촉 부재(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165)는 쌍을 이루어 반도체(154) 위에 배치될 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략 가능하다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 소스 전극(173)을 포함하는 데이터선(171), 그리고 드레인 전극(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 데이터 패드부(179)를 포함한다. 데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.
소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 패드부(179)의 아래에는 제1 반도체(159)와 제2 접촉 보조 부재(82)가 배치되어 있다. 제1 반도체(159)와 제2 접촉 보조 부재(82)는 생략될 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 데이터선(171)과 동일선 상에 위치하는 소스 전극(173)과 데이터선(171)과 나란하게 뻗어 있는 드레인 전극(175)을 포함함으로써, 데이터 도전체가 차지하는 면적을 넓히지 않고도 박막 트랜지스터의 폭을 넓힐 수 있게 되고, 이에 따라 액정 표시 장치의 개구율이 증가할 수 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 소스 전극(173)과 드레인 전극(175)은 다른 형태를 가질 수 있다.
데이터선(171)과 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171)과 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터 도전체(171, 173, 175, 179), 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에는 제1 보호막(180x)이 배치되어 있다. 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
또한, 제1 보호막(180x)은 복수의 제1 개구부를 포함하며, 상기 복수의 제1 개구부는 드레인 전극(175)의 일부를 노출하거나, 게이트 패드부(129) 및 데이터 패드부(179)를 노출하는 위치에 형성될 수 있다.
또한, 상기 복수의 제1 개구부는 유기막이 포함하는 접촉 구멍과 대응하는 위치 또는 동일한 위치에 형성될 수 있다.
제1 보호막(180x) 위에는 유기막(80)이 배치되어 있다. 유기막(80)은 제1 보호막(180x)보다 두께가 두꺼우며, 평탄한 표면을 가질 수 있다.
복수의 화소가 위치하여 영상을 표시하는 표시 영역에 위치하는 유기막(80)의 제1 두께는 게이트 패드부(129)나 데이터 패드부(179) 등이 형성되어 있는 주변 영역에 위치하는 유기막(80)의 제2 두께 보다 클 수 있다.
유기막(80)은 복수의 화소가 위치하는 표시 영역에 위치하고, 게이트 패드부나 데이터 패드부 등이 형성되어 있는 주변 영역에는 위치하지 않을 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 유기막(80)은 생략될 수도 있다.
유기막(80)은 드레인 전극(175), 게이트 패드부(129)와 데이터 패드부(179)에 대응하는 영역에서 제거되어 있다.
유기막(80)이 제거되어 있으며, 게이트 패드부(129)에 대응하는 영역에 위치하는 제1 보호막(180x) 및 게이트 절연막(140)에는 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)이 형성되어 있다.
유기막(80)이 제거되어 있으며, 데이터 패드부(179)에 대응하는 영역에 위치하는 제1 보호막(180x)에는 데이터 패드부(179)를 드러내는 제2 접촉 구멍(182)이 형성되어 있다.
드레인 전극(175)에 대응하는 영역에 위치하는 유기막(80)과 제1 보호막(180x)은 제3 접촉 구멍(184)을 가진다.
즉, 전술한 바와 같이 유기막(80)이 포함하는 접촉 구멍과 제1 보호막이 포함하는 제1 개구부는 대응할 수 있다.
다음, 유기막(80) 위에는 제2 보호막(180y)이 위치한다. 제2 보호막(180y)은 복수개의 제2 개구부를 포함한다. 복수의 제2 개구부 중 어느 하나는 드레인 전극을 드러내고, 일부는 유기막 위에 형성되며, 또다른 일부는 게이트 패드부 또는 데이터 패드부를 노출하도록 위치한다.
드레인 전극을 드러내는 소정의 제2 개구부는 제3 접촉 구멍(184)과 대응하고, 게이트 패드부(129)를 드러내는 소정의 제2 개구부는 제1 접촉 구멍(181)과 대응하고, 데이터 패드부(179)를 드러내는 제2 개구부는 제2 접촉 구멍(182)과 대응한다. 또한 복수의 제2 개구부는 전술한 유기막의 접촉 구멍과 대응하지 않고 유기막(80)을 드러내는 개구부도 포함한다.
제2 보호막(180y)는 제1 보호막(180x)와 동일 유사한 물질로 이루어질 수 있으며, 이러한 경우 식각에 의해 언더컷을 포함할 수 있다.
다음, 제2 보호막(180y) 위에는 공통 전극(131)이 위치한다. 공통 전극(131)은 ITO 또는 IZO와 같은 투명한 도전층으로 이루어지며, 이에 제한되지 않고 어떠한 TCO도 가능하다. 제2 보호막(180y) 위에 위치하는 공통 전극(131)은 제2 보호막(180y)과 동일한 평면 형태를 가질 수 있다. 즉, 제2 보호막(180y)이 포함하는 개구부 상에는 공통 전극이 위치하지 않으며 제2 보호막(180y) 위에만 공통 전극이 위치한다.
특히 본 발명의 일 실시예에 따른 공통 전극은 화소 전극을 형성하는 도전층이 공통 전극 위에도 적층됨에 따라 다소 두껍게 형성된다. 화소 전극(191)이 공통 전극(131)과 동일한 물질인 경우 공통 전극(131)은 동일한 물질로 구성되는 이중 구조를 가지면서, 두껍게 형성되고, 화소 전극(191)이 공통 전극(131)과 상이한 물질인 경우에는 공통 전극은 전술한 경우와 같이 두껍게 형성되면서 이종 물질에 의한 이중층 구조로 형성된다. 즉, 공통 전극(131)은 두 번의 적층을 통한 이중 구조로 형성되나, 각각의 이중층은 동일한 물질이거나 상이한 물질일 수 있다.
본 발명의 일례로써 공통 전극(131)은 제1 도전층에 의한 공통 전극(131a) 및 제2 도전층에 의한 공통 전극(131b)를 포함한다. 전술한 바와 같이 제1 도전층 및 제2 도전층은 동일한 물질이거나 상이한 물질일 수 있다.
일례로써 공통 전극을 구성하는ITO 나 IZO 등을 포함하는 TCO와 같은 투명한 도전층은 다소 높은 저항을 가지는데, 전술한 바와 같이 두껍게 형성되는 경우 이와 같은 저항을 감소시킬 수 있다.
화소 전극(191)은 제2 보호막(180y)이 포함하는 제2 개구부에 위치한다. 화소 전극(191) 역시 ITO 또는 IZO 등을 포함하는 TCO와 같은 투명한 도전층으로 이루어질 수 있다.
화소 전극(191)은 유기막(80)의 제3 접촉 구멍(184)과 이에 대응하는 제1 보호막(180x)의 제1 개구부를 통해, 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)으로부터 전압을 인가 받는다.
또한, 제1 접촉 구멍(181) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 게이트 패드부(129) 위에는 제1 접촉 보조 부재(contact assistant)(81)가 위치하고, 제2 접촉 구멍(182) 및 이와 대응하는 소정의 제1 개구부를 통해 드러나는 데이터 패드부(179) 위에는 제2 접촉 보조 부재(82)가 위치한다.
이때, 화소 전극(191)과 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)는 동일한 층으로 동시에 형성할 수 있다.
특히, 화소 전극(191)은 도 2에 도시된 바와 같이 유기막(80) 위에 위치하는 복수의 제2 개구부에도 위치한다. 유기막 위에 위치하면서 제2 개구부에 위치하는 화소 전극은 이와 이웃하는 공통 전극과 전기장을 형성하여 액정을 배향시킨다.
또한, 전술한 언더컷에 의해 화소 전극과 공통 전극은 언더컷 영역에서 중첩하는 것이 가능하다. 이러한 중첩에 의하면 별도의 유지 전극 없이도 동일한 기능을 수행하도록 할 수 있다. 따라서, 식각을 실시함에 있어서 언더컷의 형성 정도를 조절하여 유지 전극의 크기를 조절하는 것이 가능하다.
도시하지는 않았지만, 화소 전극(191)과 공통 전극(131) 위에는 배향막(alignment layer)이 도포되어 있고, 배향막은 수평 배향막일 수 있으며, 일정한 방향으로 러빙되어 있다. 그러나, 본 발명의 다른 한 실시예에 따른 액정 표시 장치에 따르면, 배향막은 광반응 물질을 포함하여, 광배향될 수 있다.
그러면, 상부 표시판(200)에 대하여 설명한다.
투명한 유리 또는 플라스틱 등으로 만들어진 제2 절연 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다.
또한 제2 절연 기판(210) 위에는 복수의 색필터(230)가 형성되어 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있다. 덮개막(250)은 (유기) 절연물로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 배향막이 배치되어 있을 수 있다.
액정층(3)은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함한다. 액정층(3)의 액정 분자는 그 장축 방향이 표시판(100, 200)에 평행하게 배열되어 있고, 그 방향이 박막 트랜지스터 표시판(100)의 배향막의 러빙 방향으로부터 상부 표시판(200)에 이르기까지 나선상으로 90° 비틀린 구조를 가진다.
화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받고, 공통 전극(131)은 표시 영역 외부에 배치되어 있는 공통 전압 인가부로부터 일정한 크기의 공통 전압을 인가 받는다.
전기장 생성 전극인 화소 전극(191)과 공통 전극(131)은 전기장을 생성함으로써 두 전극(191, 131) 위에 위치하는 액정층(3)의 액정 분자는 전기장의 방향과 평행한 방향으로 회전한다. 이와 같이 결정된 액정 분자의 회전 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 제2 보호막(180y)과 공통 전극(131), 그리고 화소 전극(191)은 하나의 광 마스크를 이용하여, 함께 형성할 수 있다. 이에 의하여, 박막 트랜지스터 표시판의 제조 비용의 증가를 방지할 수 있다.
도 1 내지 도 4에 도시한 실시예에 따른 박막 트랜지스터 표시판의 경우, 박막 트랜지스터 표시판(100)의 제1 보호막(180x) 위에 유기막(80)이 위치하고, 상부 표시판(200) 위에 색필터(230) 및 차광 부재(220)가 위치한 것으로 설명하였다. 그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 박막 트랜지스터 표시판(100) 위에 유기막(80) 대신 색필터(230)가 위치할 수 있고, 상부 표시판(200)에는 색필터(230)가 위치하지 않을 수 있다. 이 경우, 차광 부재(220) 역시 상부 표시판(200)이 아닌 박막 트랜지스터 표시판(100) 위에 위치할 수 있다.
도 5 내지 도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 단면도이다. 도 5, 도 8, 도 11, 도 14, 도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 II-II선을 따라 잘라 도시한 단면도이다. 도 6, 도 9, 도 12, 도 15, 도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 III-III선을 따라 잘라 도시한 단면도이다. 도 7, 도 10, 도 13, 도 16, 도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 IV-IV선을 따라 잘라 도시한 단면도이다.
먼저, 도 5 내지 도 7을 참고하면, 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 그리고 게이트 패드부(129)를 포함하는 게이트 도전체(121, 124, 129)를 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 게이트 절연막(140) 위에, 반도체(154), 제1 반도체(159), 저항성 접촉 부재(163, 165), 제1 저항성 접촉 부재(169), 그리고 데이터선(171), 드레인 전극(175), 그리고 데이터 패드부(179)를 포함하는 데이터 도전체(171, 175, 179)를 형성한다.
다음으로 도 8 내지 도 10에 도시한 바와 같이 게이트 절연막(140), 데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에 제1 보호막(180x) 및 유기막(80)을 적층한다.
도 11 내지 도 13에 도시한 바와 같이, 감광막을 적층하고 노광 및 현상하여, 감광막 패턴(400)을 형성한다. 다음으로, 상기 감광막 패턴(400)을 마스크로 하여, 유기막(80) 및 제1 보호막(180x)을 식각한다. 이에 따르면 유기막은 복수의 접촉 구멍을 포함하고 이에 따라 제1 보호막(180x)도 이와 대응하는 복수의 제1 개구부를 형성한다.
도 11에 도시된 바와 같이 식각된 유기막 및 제1 보호막은 드레인 전극의 일부를 노출한다. 또한, 도 12를 참조하면, 이러한 식각에 의해 게이트 절연막(140)도 식각되어 게이트 패드부(129)를 드러낸다. 또한, 도 13에 도시된 바와 같이 유기막(80) 및 제1 보호막(180x)의 식각을 통해 데이터 패드부(179)가 노출된다.
다음, 도 14 내지 도 16을 참고하면 도 11 내지 도 13에 도시된 구조에서 감광막 패턴을 제거한 후에 제2 보호막(180y) 및 제1 도전층(130)을 적층한다. 제2 보호막(180y) 및 제1 도전층(130)은 유기막(80) 위에 위치할 뿐만 아니라 식각을 통해 노출된 제1 개구부에도 위치한다.
다음, 도 17 내지 도 19를 참조하면, 감광막을 적층하고 노광 및 현상하여 감광막 패턴(400)을 다시 형성한다. 다음으로, 상기 감광막 패턴(400)을 마스크로 하여 제2 보호막(180y) 및 제1 도전층(130)을 식각한다. 본 발명의 일례로써 제1 도전층은 습식 식각될 수 있으며, 제2 보호막(180y)는 건식 식각될 수 있고, 건식 식각에 의한 제2 보호막은 과식각에 의한 언더컷을 포함할 수 있다.
식각을 통해 제1 도전층(130)은 패턴을 가지는 공통 전극(131a)을 형성하고, 제2 보호막(180y)는 복수의 제2 개구부를 형성한다.
복수의 제2 개구부의 일부는 제1 개구부와 대응하도록 드레인 전극(175)을 노출하거나, 게이트 패드부(129) 및 데이터 패드부(179)를 노출하고, 복수의 제1 개구부와 대응하지 않는 다른 일부는 유기막(80) 위에 형성된다.
다음으로, 도 17 내지 도 19의 구조 위에 제2 도전층(190)을 적층한다. 적층되는 제2 도전층(190)의 일부는 공통 전극(131) 위에 형성되는바, 공통 전극(131)은 이중층 구조로 형성된다. 특히, 제1 도전층(130)과 제2 도전층(190)이 동일한 물질인 경우, 이중 구조를 가지나 동일한 물질로 구성되는 두꺼운 공통 전극(131)을 형성하고, 제1 도전층(130)과 제2 도전층(190)이 상이한 물질인 경우 이중층 구조(131a, 131b)을 가지면서 각각의 층의 상이한 물질을 포함하는 공통 전극(131)을 형성한다.
발명의 일례로써 공통 전극(131) 위에 적층된 제2 도전층(190)이 공통 전극(131a)과 동일 또는 유사한 물질로 형성되는 경우, ITO, IZO 등을 포함하는 TCO를 사용하는 공통 전극(131a) 위에 도전층이 다시 적층되어 두꺼운 두께를 가지며 이는 다소 높은 배선 저항을 감소시킬 수 있다.
제2 도전층(190)의 또 다른 일부는 공통 전극(131)이 제거된 복수의 제2 개구부에 형성된다. 따라서 제2 도전층(190)의 일부는 드레인 전극(175)을 노출하거나, 게이트 패드부(129)를 노출하거나, 데이터 패드부(179)를 노출하는 제2 개구부의 일부에 형성될 수 있고, 다른 일부는 패턴화된 공통 전극(131) 사이에 위치하며 유기막(80) 위에 형성된 제2 개구부에 형성될 수 있다.
정리하면, 화소 전극(191)은 제3 접촉 구멍(184) 및 이와 대응하는 개구부들을 통하여 드레인 전극(175)과 전기적으로 연결되고, 제1 접촉 보조 부재(81)는 제1 접촉 구멍(181) 및 이와 대응하는 개구부들을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제2 접촉 구멍(182) 및 이와 대응하는 개구부들을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
또한, 화소 영역에 위치하는 화소 전극(191)과 공통 전극(131)은 서로 다른 높이를 가지면서 번갈아 위치하는 패턴을 형성한다.
또한, 본 발명의 일 실시예에 따른 공통 전극(131)은 제1 도전층(130)과 제2 도전층(190)이 적층되어 이중 구조로 형성된다. 따라서 공통 전극(131)은 상이한 물질로 구성된 이중층 구조(131a, 131b)를 가지거나 동일한 물질로 구성된 두꺼운 이중 구조를 가질 수 있다. 즉, 전술한 바와 같이 형성된 공통 전극(131)은 화소 전극(191)에 비해 두꺼운 두께를 가질 수 있으며, 일례로써 두 배 정도의 두께를 가질 수 있다.
또한, 전술한 언더컷에 의해 화소 전극(191)과 공통 전극(131)은 언더컷 영역에서 중첩하는 것이 가능하다. 이러한 중첩에 의하면 별도의 유지 전극 없이도 동일한 기능을 수행할 수 있다. 따라서, 식각을 실시함에 있어서 언더컷의 형성 정도를 조절하여 유지 전극을 조절하는 것이 가능하다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 공통 전극(131), 화소 전극(191) 및 제2 보호막(180y)은 하나의 광 마스크를 이용하여, 함께 형성한다. 이에 의하여, 액정 표시 장치의 제조 비용의 증가를 방지할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 II-II선을 따라 잘라 도시한 단면도이다. 도 21은 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 III-III선을 따라 잘라 도시한 단면도이다. 도 22는 본 발명의 다른 실시예에 따른 도 1의 박막 트랜지스터 표시판을 IV-IV선을 따라 잘라 도시한 단면도이다.
각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 제1 절연 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 제1 절연 기판(110) 위에 직접 장착될 수 있다.
게이트 도전체(121, 124, 129)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 도전체(121, 124, 129) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다. 반도체(154) 위에는 저항성 접촉 부재(ohmic contact)(163, 165)가 배치되어 있다.
반도체(154)는 산화물 반도체를 포함할 수 있고, 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.
저항성 접촉 부재(163, 165) 위에는 데이터선(data line)(171)과 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 제1 절연 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 제1 절연 기판(110) 위에 직접 장착될 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 패드부(179)의 아래에는 제1 반도체(159)와 제1 저항성 접촉 부재(169)가 배치되어 있다. 제1 반도체(159)와 제1 저항성 접촉 부재(169)는 생략될 수 있다.
데이터 도전체(171, 175, 179)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 반도체(154)는 박막 트랜지스터의 채널 부분을 제외하면 데이터 도전체(171, 175, 179)와 거의 동일한 평면 형태를 가질 수 있다.
데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180x)은 복수의 제1 개구부를 포함할 수 있다.
복수의 제1 개구부 중 일부는 드레인 전극의 일부를 노출하고, 다른 일부는 화소 영역에 위치하거나 게이트 패드부(129)를 노출하거나 데이터 패드부(179)를 노출한다.
다음으로, 제1 보호막(180x) 위에 제2 보호막(180y)이 위치한다. 제2 보호막 역시 복수의 제2 개구부를 포함하며, 상기 복수의 제2 개구부는 복수의 제1 개구부와 대응한다. 따라서 제2 개구부의 일부는 드레인 전극(175)을 노출하여 화소 전극(191)과 전기적으로 연결되도록 하고, 다른 일부는 화소 영역에 위치하고, 또다른 일부는 게이트 패드부(129) 및 데이터 패드부(179)에 위치한다.
또한, 제2 보호막(180y)은 제2 개구부를 포함하도록 식각되는 과정에서 언더컷을 형성하도록 식각될 수 있다.
또한, 제2 보호막(180y)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제2 보호막(180y) 위에는 공통 전극(131)이 위치한다. 공통 전극(131)은 ITO 또는 IZO 등을 포함하는 TCO와 같이 투명한 도전 물질로 만들어질 수 있다. 공통 전극(131)은 복수의 화소가 위치하여 영상을 표시하는 표시 영역뿐만 아니라 박막 트랜지스터 위에도 위치한다.
또한, 공통 전극(131)은 형성되는 과정에서 제1 도전층과 함께 제2 도전층도 적층되어 형성되므로, 제1 도전층과 제2 도전층이 동일한 물질인 경우에는, 두꺼운 두께이면서 동일 물질로 구성되는 이중층 구조인 공통 전극(131)을 형성하고, 제1 도전층과 제2 도전층이 상이한 물질인 경우에는, 상이한 물질로 구분되는 이중층(131a, 131b) 구조를 구비하며 두꺼운 두께를 가지는 공통 전극(131)을 형성한다. 별도의 물질에 의한 이중층 구조도 두께가 두꺼운 구조임은 당연하다.
다음, 전술한 제1 개구부 및 제2 개구부에 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)가 위치한다. 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82) 역시 ITO 또는 IZO 등을 포함하는 TCO와 같은 투명한 도전 물질로 만들어질 수 있다.
화소 전극(191)은 제3 접촉 구멍(184)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받는다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있다. 화소 전극(191) 은 본 발명의 일례로써 직선형일 수 있으나 이에 제한되지 않고 데이터선(171)과 함께 꺾여 있는 형상일 수 있다.
제1 접촉 보조 부재(contact assistant)(81)는 제1 접촉 구멍(181) 및 이에 대응하는 개구부들을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제2 접촉 구멍(182) 및 이에 대응하는 개구부들을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
또한, 전술한 언더컷에 의해 화소 전극(191)과 공통 전극(131)은 언더컷 영역에서 중첩하는 것이 가능하다. 이러한 중첩에 의하면 별도의 유지 전극 없이도 동일한 기능을 수행할 수 있다. 따라서, 식각을 실시함에 있어서 언더컷의 형성 정도를 조절하여 유지 전극을 조절하는 것도 가능하다.
데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 공통 전극(131)과 함께 액정층(미도시)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 제1 보호막(180x), 제2 보호막(180y), 공통 전극(131) 및 화소 전극(191)이 하나의 광 마스크를 이용하여 함께 형성될 수 있다. 이에 의하여, 박막 트랜지스터 표시판의 제조 비용의 증가를 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 공통 전극(131)과 화소 전극(191)은 번갈아 가며 위치하는 형상일 수 있으며, 공통 전극(131)과 화소 전극(191)은 동일한 형상일 수 있다.
도 23 내지 도 34는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타낸 단면도이다.
먼저, 도 23 내지 도 25을 참고하면, 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 그리고 게이트 패드부(129)를 포함하는 게이트 도전체(121, 124, 129)를 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 게이트 절연막(140) 위에, 반도체(154), 제1 반도체(159), 저항성 접촉 부재(163, 165), 제1 저항성 접촉 부재(169), 그리고 데이터선(171), 드레인 전극(175), 그리고 데이터 패드부(179)를 포함하는 데이터 도전체(171, 175, 179)를 형성한다.
다음으로 도 26 내지 도 28에 도시한 바와 같이 게이트 절연막(140), 데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에 제1 보호막(180x)을 적층한다.
다음, 도 29 내지 도 31에 도시한 바와 같이, 제1 보호막(180x) 위에 제2 보호막(180y)을 적층하고, 다시 제2 보호막(180y) 위에 제1 도전층(130)을 적층한다.
도 32 내지 도 34에 의하면, 제1 도전층(130) 위에 감광막을 적층하고 노광 및 현상하여, 감광막 패턴(400)을 형성한다. 다음 상기 감광막 패턴(400)을 마스크로 하여, 제1 도전층(130)을 식각하여, 공통 전극(131a)를 형성한다. 이때 공통 전극(131a)은 일례로써 습식 식각을 이용하여 식각될 수 있다.
계속하여, 공통 전극(131a) 및 감광막 패턴(400)을 마스크로 하여, 제2 보호막(180y), 제1 보호막(180x) 그리고 게이트 절연막(140)까지 일괄적으로 식각한다. 이때 상기 식각은 건식 식각일 수 있다.
이러한 식각에 따라 복수의 제1 개구부를 포함하는 제1 보호막(180x) 및 복수의 제2 개구부를 포함하는 제2 보호막(180y)이 형성된다. 또한, 게이트 절연막(140)도 개구부를 포함하도록 식각되나 제1 개구부 또는 제2 개구부와 완전히 대응하지는 않으며, 일부의 제1 개구부 또는 제2 개구부와 대응하도록 형성된다.
구체적으로, 게이트 절연막(140)은 화소 영역에서 위치하는 제1 개구부 또는 제2 개구부와 대응하거나, 게이트 패드부(129) 또는 데이터 패드부(179)에 위치하는 제1 개구부 또는 제2 개구부와 대응하는 개구부를 포함하도록 식각된다.
이때 제1 보호막(180x), 제2 보호막(180y)이 포함하는 일부의 개구부는 게이트 절연막(140)를 식각하여 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)과 대응하고, 제1 보호막(180x), 제2 보호막(180y)이 포함하는 다른 일부의 개구부는 게이트 절연막(140)을 일부 식각하여 데이터 패드부(179)를 드러내는 제2 접촉 구멍(182)과 대응한다. 이와 같이 제1 보호막(180x) 및 제2 보호막(180y)그리고 공통 전극(131)은 하나의 마스크를 이용하여 식각되는바, 자기-정렬된 구조를 가진다.
다음으로, 도 20 내지 22에 도시한 바와 같이 도 17 내지 도 19에 의한 드레인 전극(175)이 노출된 영역, 화소 영역 및 게이트 패드부 영역 등의 구조 위에 제2 도전층(190)을 적층한다. 구조 전체에 대한 적층을 통해 일부 제2 도전층은 제1 도전층에 의한 공통 전극(131a) 위에 위치하면서 두꺼운 두께의 이중층 구조를 가지는 공통 전극(131; 131a, 131b)를 형성하고, 일부 제2 도전층은 제1 개구부 및 제2 개구부에 의한 오픈 영역에 위치한다. 제1 개구부 및 제2 개구부에 위치하는 제2 도전층은 드레인 전극(175)와 전기적으로 접촉하거나 화소 영역에 해당하는 제1 절연 기판(110) 위에 위치할 수 있다.
게이트 패드부(129) 영역에서 제2 도전층은 게이트 패드부(129)와 접촉하며 제1 접촉 보조 부재(81)를 형성하고, 데이터 패드부(179) 영역에서 제2 도전층은 데이터 패드부(179)와 접촉하여 제2 접촉 보조 부재(82)를 형성한다.
즉, 일괄적인 적층에도 불구하고 공통 전극(131), 제1 보호막(180x) 및 제2 보호막(180y)에 의한 단차 높이에 의해 제2 도전층(190)은 별도의 마스크 없이도 공통 전극과 구분되는 화소 전극(191), 제1 접촉 보조 부재(81), 및 제2 접촉 보조 부재(82)의 생성이 가능하다. 이러한 최종 구조는 도 20 내지 도 22에 도시된다.
정리하면, 화소 전극(191)은 제3 접촉 구멍(184) 및 대응하는 일부의 제1 개구부 및 제2 개구부를 통하여 드레인 전극(175)과 전기적으로 연결되고, 이와 연결된 일부의 화소 전극(191)은 제1 절연 기판(110)과 접촉할 수 있다.
그리고 제1 접촉 보조 부재(81)는 제1 접촉 구멍(181)을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제2 접촉 구멍(182)을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
또한, 전술한 언더컷에 의해 화소 전극과 공통 전극은 언더컷 영역에서 중첩하는 것이 가능하다. 이러한 중첩에 의하면 별도의 유지 전극 없이도 동일한 기능을 수행할 수 있다. 따라서, 식각을 실시함에 있어서 언더컷의 형성 정도를 조절하여 유지 전극을 조절하는 것도 가능하다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 공통 전극(131), 화소 전극(191), 제1 보호막(180x), 및 제2 보호막(180y)은 하나의 광 마스크를 이용하여, 함께 형성한다. 이에 의하여, 박막 트랜지스터 표시판의 제조 비용의 증가를 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 : 제1 절연 기판 121 : 게이트선
124 : 게이트 전극 129 : 게이트 패드부
130 : 제1 도전층 131 : 공통 전극
140 : 게이트 절연막
154 : 반도체 163, 165 : 저항성 접촉 부재
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 179 : 데이터 패드부
180x : 제1 보호막 180y : 제2 보호막
181 : 제1 접촉 구멍 182 : 제2 접촉 구멍
184 : 제3 접촉 구멍 191 : 화소 전극
400 : 감광막 패턴 80 : 유기막

Claims (20)

  1. 제1 절연 기판,
    상기 제1 절연 기판 위에 위치하고, 절연되어 교차하는 게이트선 및 데이터선,
    상기 게이트선 및 상기 데이터선에 연결된 박막 트랜지스터,
    상기 박막 트랜지스터 위에 위치하는 유기막,
    상기 유기막 위에 위치하며 복수의 제2 개구부를 포함하는 제2 보호막,
    상기 제2 보호막 위에 위치하는 공통 전극, 및
    상기 복수의 제2 개구부에 위치하는 화소 전극을 포함하며,
    상기 공통 전극의 두께는 상기 화소 전극의 두께보다 두꺼운 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 공통 전극은 이중층 구조인 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 박막 트랜지스터 위에 위치하며 복수의 제1 개구부를 포함하는 제1 보호막을 더 포함하고,
    상기 제1 개구부는 상기 제2 개구부의 일부와 중첩하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 화소 전극과 상기 공통 전극의 일부는 중첩하여 유지 전극을 형성하는 박막 트랜지스터 표시판.
  5. 제1 절연 기판,
    상기 제1 절연 기판 위에 위치하고, 절연되어 교차하는 게이트선 및 데이터선,
    상기 게이트선 및 상기 데이터선에 연결된 박막 트랜지스터,
    상기 박막 트랜지스터 위에 위치하며 제1 개구부를 포함하는 제1 보호막,
    상기 제1 보호막 위에 위치하며 제2 개구부를 포함하는 제2 보호막,
    상기 제2 보호막 위에 위치하는 공통 전극, 및
    상기 제2 개구부에 위치하는 화소 전극을 포함하며,
    상기 공통 의 두께는 상기 화소 전극의 두께보다 두꺼운 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 제1 개구부와 상기 제2 개구부는 복수개이며, 서로 대응하고, 상기 공통 전극은 이중층 구조인 박막 트랜지스터 표시판.
  7. 제5항에서,
    상기 게이트선 위에 위치하는 게이트 절연막을 더 포함하는 박막 트랜지스터 표시판.
  8. 제5항에서,
    상기 제2 보호막은 언더컷을 포함하는 박막 트랜지스터 표시판.
  9. 제5항에서,
    상기 화소 전극과 상기 공통 전극의 일부는 중첩하여 유지 전극을 형성하는 박막 트랜지스터 표시판.
  10. 제5항에서,
    상기 화소 전극의 일부는 상기 제1 절연 기판과 접촉하는 박막 트랜지스터 표시판.
  11. 제1 절연 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 데이터선을 형성하는 단계,
    상기 데이터선 위에 제1 절연층 및 유기층을 적층하는 단계,
    상기 제1 절연층 및 상기 유기층을 식각하여 제1 개구부를 포함하는 제1 보호막 및 유기막을 형성하는 단계,
    상기 유기막 위에 제2 절연층 및 제1 도전층을 적층하는 단계,
    상기 제2 절연층 및 상기 제1 도전층을 식각하여 제2 개구부를 포함하는 제2 보호막 및 공통 전극을 형성하는 단계, 그리고
    상기 제2 도전층을 적층하는 단계,
    를 포함하며,
    상기 제2 개구부에 적층된 상기 제2 도전층은 화소 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 제1 도전층은 습식 식각되고, 상기 제2 절연층은 건식 식각되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 제2 절연층은 언더컷을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제11항에서,
    상기 공통 전극은 이중층 구조인 박막 트랜지스터 표시판의 제조 방법.
  15. 제11항에서,
    상기 제1 개구부 및 상기 제2 개구부는 복수개이며, 상기 제1 개구부는 상기 제2 개구부의 일부와 대응하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제1 절연 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 데이터선을 형성하는 단계,
    상기 데이터선 위에 제1 절연층, 제2 절연층 및 제1 도전층을 순차적으로 적층하는 단계,
    상기 제1 도전층 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 제1 도전층을 식각하여 공통 전극을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 제2 절연층, 상기 제1 절연층 및 상기 게이트 절연막을 식각하여 개구부를 형성하는 단계, 그리고
    제2 도전층을 적층하는 단계를 포함하며,
    상기 개구부에 위치하는 상기 제2 도전층은 화소 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 제1 도전층은 습식 식각되고, 상기 제2 절연층, 상기 제1 절연층 및 상기 게이트 절연막은 건식 식각되는 박막 트랜지스터 표시판의 제조 방법.
  18. 제16항에서,
    상기 제2 절연층은 언더컷을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제16항에서,
    상기 공통 전극은 이중층 구조인 박막 트랜지스터 표시판의 제조 방법.
  20. 제16항에서,
    상기 개구부는,
    상기 제1 절연층을 식각하여 형성된 복수의 제1 개구부, 및
    상기 제2 절연층을 식각하여 형성된 복수의 제2 개구부
    를 포함하고,
    상기 제1 절연층은 식각되어 상기 제1 개구부를 포함하는 제1 보호막을 형성하고,
    상기 제2 절연층은 식각되어 상기 제2 개구부를 포함하는 제2 보호막을 형성하는 박막 트랜지스터 표시판의 제조 방법.
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