KR20120108336A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20120108336A
KR20120108336A KR1020110026051A KR20110026051A KR20120108336A KR 20120108336 A KR20120108336 A KR 20120108336A KR 1020110026051 A KR1020110026051 A KR 1020110026051A KR 20110026051 A KR20110026051 A KR 20110026051A KR 20120108336 A KR20120108336 A KR 20120108336A
Authority
KR
South Korea
Prior art keywords
electrode
gate
conductive material
substrate
mask
Prior art date
Application number
KR1020110026051A
Other languages
English (en)
Inventor
박정민
이정수
김지현
김상갑
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110026051A priority Critical patent/KR20120108336A/ko
Priority to US13/244,003 priority patent/US20120242632A1/en
Publication of KR20120108336A publication Critical patent/KR20120108336A/ko
Priority to US15/340,703 priority patent/US10269836B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Abstract

표시 장치는 기판과 상기 기판 상에 구비된 복수의 화소들을 가진다. 각 화소는 상기 기판 상에 서로 절연되어 구비된 게이트 전극과 공통 전극, 상기 게이트 전극과 공통 전극을 커버하는 제1 절연층, 상기 제1 절연층 상에 상기 게이트 전극과 중첩하여 구비된 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되어 구비된 소스 전극과 드레인 전극, 및 상기 드레인 전극을 커버하고 상기 제1 절연층 상에 구비되며, 상기 공통 전극과 함께 전계를 형성하는 화소 전극을 포함한다. 표시 장치는 제1 내지 제4 마스크들을 이용하는 제1 및 제4 포토리소그래피 공정으로 제조할 수 있으며, 제1 마스크는 슬릿 마스크 또는 회절 마스크일 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 PLS(Plane to Line Switching) 모드의 표시 장치 및 이의 제조 방법에 관한 것이다.
액정 표시 장치는 액정층을 포함하는 박형 표시 장치이다. 상기 액정 표시 장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.
상기 PLS 모드 액정 표시 장치는 횡전계 및 수직 전계를 이용하여 액정층을 구동하여 영상을 표시한다. 상기 PLS 모드는 강한 프린지(fringe) 전계에 의해 액정층의 액정 분자들이 전극 위 영역에서 기판에 거의 평행하게 회전한다.
본 발명의 목적은 제조 공정이 단순하고 제조 비용이 감소된 표시 장치 및 이의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 표시 장치는 기판 상에 복수의 화소들을 가지며, 각 화소는 상기 기판 상에 서로 절연되어 구비된 게이트 전극과 공통 전극, 상기 게이트 전극과 공통 전극을 커버하는 제1 절연층, 상기 제1 절연층 상에 상기 게이트 전극과 중첩하여 구비된 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되어 구비된 소스 전극과 드레인 전극, 및 상기 드레인 전극을 커버하고 상기 제1 절연층 상에 구비되며, 상기 공통 전극과 함께 전계를 형성하는 화소 전극을 포함한다.
상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극이 이격된 영역에 대응되고, 그 상면이 노출된 채널부를 가지며, 상기 채널부에는 상기 채널부를 커버하는 패시베이션층이 제공된다.
상기 화소 전극은 줄기부와 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 복수의 가지부를 가질 수 있다.
상기 기판 상에는 제1 방향으로 연장되는 복수의 게이트 라인들과 상기 제1 절연층을 사이에 두고 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 데이터 라인들이 제공된다. 상기 각 화소는 상기 게이트 라인들 중 대응하는 하나와 연결되고, 상기 데이터 라인들 중 대응하는 하나와 연결된다.
상기 기판은 상기 복수의 화소들이 구비되며 영상이 표시되는 표시 영역과, 상기 표시 영역의 적어도 일측에 제공되는 패드 영역으로 이루어지며, 상기 패드 영역에는 상기 게이트 라인에 연결된 게이트 패드와, 상기 데이터 라인으로부터 연결된 데이터 패드가 제공된다.
상기 표시 장치는 제1 내지 제4 포토리소그래피 공정을 이용하여 제조될 수 있다.
상기 제1 포토리소그래피 공정에서는 제1 마스크를 이용하여 기판 상에 게이트 라인, 게이트 전극, 및 공통 전극을 포함하는 제1 배선 패턴이 형성된다. 상기 제2 포토리소그래피 공정에서는 상기 기판 상에 절연층이 형성되고 제2 마스크를 이용하여 상기 절연층 상에 데이터 라인 및 박막 트랜지스터 전극 패턴을 포함하는 제2 배선 패턴이 형성된다. 상기 제3 포토리소그래피 공정에서는 제3 마스크를 이용하여 상기 기판 상에 소스 전극, 드레인 전극, 및 화소 전극을 포함하는 제3 배선 패턴이 형성되고, 상기 소스 전극과 드레인 전극 사이에 채널부가 형성된다. 상기 제4 포토리소그래피 공정에서는 제4 마스크를 이용하여 상기 채널부를 커버하는 패시베이션층이 형성된다.
상기 제1 마스크는 슬릿 마스크 또는 회절 마스크일 수 있다.
상기 제1 포토리소그래피 공정에서는 상기 게이트 라인에 연결된 게이트 패드가 상기 패드 영역에 형성될 수 있다.
상기 제3 포토리소그래피 공정에서는 상기 데이터 라인에 연결된 제1 데이터 패드부가 상기 패드 영역에 형성될 수 있다.
상술한 바에 따르면, 제1 기판은 제1 내지 제4의 마스크들을 이용한 제1 내지 제4 포토리소그래피 공정으로 제조할 수 있다. 또한, 일반적인 표시 장치의 제조 공정에 비해 상기 회절 마스크 또는 슬릿 마스크를 사용 횟수가 감소될 수 있다. 이에 따라, 회절 마스크나 슬릿 마스크의 사용 빈도를 줄여 제조 공정이 간단해 지며, 제조 비용 및 제조 시간이 감소한다.
또한, 상기 제4 포토리소그래피 공정에서, 채널부를 보호함과 동시에 제1 기판과 제2 기판 사이의 셀 갭을 유지하는 스페이서로서 작용하는 패시베이션층을 형성함으로써, 별도의 스페이서 형성 공정을 생략할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 제1 기판의 일부를 나타낸 평면도이다.
도 3은 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제1 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 4b 내지 도 4f는 제1 포토리소그래피 공정을 도 4a의 I-I'선, II-II'선, 및 III-III'선에 따라 순차적으로 나타낸 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제2 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 5b는 도 5a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제3 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 6b는 도 6a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제4 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 7b는 도 7a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 단면도
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 분해 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 제1 기판의 일부를 나타낸 평면도이다. 도 3은 도 2의 I-I', II-II' 및 III-III' 선에 따른 단면도이다.
본 발명의 실시예들에 따르면 상기 표시 장치는 복수의 화소들을 가지며 영상을 표시한다. 상기 표시 장치는 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기 전계 발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), MEMS 표시 패널(microelectromechanical system display panel) 등의 다양한 표시 패널을 포함할 수 있다. 본 발명의 일 실시예에서는 상기 표시 장치 중 액정 표시 장치를 일 예로서 도시하였다. 여기서, 각 화소는 동일한 구조로 이루어지므로 설명의 편의상 하나의 화소가 상기 화소들 중 하나의 화소에 인접한 상기 게이트 라인들 및 상기 데이터 라인들과 함께 도시되었다. 또한, 상기 하나의 화소에 대응하는 게이트 패드 및 데이터 패드가 상기 하나의 화소와 함께 도시되었다.
도 1 내지 도 3에 도시된 바와 같이, 상기 표시 장치는 제1 기판(SUB1)과 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2) 및 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에 형성된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 절연 기판(INS1), 상기 제1 절연 기판(INS1) 상에 구비된 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)을 포함한다.
상기 제1 절연 기판(INS1)은 복수의 화소들(PXL)이 형성되는 표시 영역(DA)과 상기 표시 영역(DA)의 적어도 일측에 형성된 패드 영역(PDA)으로 이루어진다.
상기 표시 영역(DA)에는 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL)이 배열된다. 상기 게이트 라인들(GL)은 상기 제1 절연 기판(INS1) 상에 제1 방향으로 연장되어 형성된다. 상기 게이트 라인들(GL)이 형성된 상기 제1 절연 기판(INS1) 상에는 제1 절연층(ISL1)이 제공된다. 상기 제1 절연층(ISL1)은 제1 절연 물질로 이루어질 수 있는 바, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
상기 데이터 라인들(DL)은 상기 제1 절연층(ISL1) 상에 형성되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된다.
각 화소(PXL)는 상기 게이트 라인들(GL) 중 대응하는 하나와 상기 데이터 라인들(DL) 중 대응하는 하나에 연결된다. 상기 각 화소(PXL)는 박막 트랜지스터, 공통 전극(CE), 및 상기 박막 트랜지스터에 연결된 화소 전극(PE)을 포함한다.
상기 박막 트랜지스터는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출되어 제공된다. 상기 게이트 전극(GE)은 상기 제1 절연 기판(INS1) 상에 제공되며 제1 도전 물질로 이루어진 제1 게이트 전극(GE1)과 상기 제1 게이트 전극(GE1) 상에 제공되며 제2 도전 물질로 이루어진 제2 게이트 전극(GE2)을 포함한다. 상기 제1 도전 물질은 투명한 도전 물질, 예를 들어, 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다. 상기 제2 도전 물질은 금속일 수 있으며, 예를 들어, 구리(copper; Cu), 몰리브덴(molybdenum; Mo), 알루미늄(aluminum; Al), 텅스텐(tungsten; W), 크롬(chromium; Cr), 티타늄(titanium; Ti)과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다.
상기 반도체층(SM)은 제1 절연층(ISL1)을 사이에 두고 상기 게이트 전극(GE) 상에 제공된다. 상기 제1 절연층(ISL1)은 상기 게이트 라인(GL)과 상기 게이트 전극(GE)이 형성된 상기 제1 절연 기판(INS1)의 전면에 제공되어 상기 게이트 라인(GL)과 상기 게이트 전극(GE)을 커버한다.
상기 반도체층(SM)은 상기 제1 절연층(ISL1) 상에 제공된 활성층(ACT)과 상기 활성층(ACT) 상에 제공된 오믹 콘택층(OHM)을 포함한다. 상기 활성층(ACT)은 평면 상에서 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 영역 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역에 대응하는 영역에 제공된다. 상기 오믹 콘택층(OHM)은 상기 활성층(ACT)과 상기 소스 전극(SE) 사이 및 상기 활성층(ACT)과 상기 드레인 전극(DE) 사이에 제공된다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 형성되며, 평면상에서 볼 때 상기 게이트 전극(GE)과 적어도 일부가 중첩한다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)로부터 이격되어 형성되며, 평면 상에서 볼 때, 상기 게이트 전극(GE)과 적어도 일부가 중첩한다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 제3 도전 물질로 이루어질 수 있다. 상기 제3 도전 물질은 금속일 수 있으며, 예를 들어, 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다. 상기 제3 도전 물질은 상기 제2 도전 물질과 동일한 물질일 수 있다.
여기서, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 이격되어 형성된 영역을 제외한 영역에서 상기 반도체층(SM)의 일부와 중첩한다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 이격되어 형성된 영역은 채널부(CH)로서, 상기 활성층(ACT)의 상면이 상부로 노출된다. 상기 박막 트랜지스터가 턴 온 되면 상기 채널부(CH)를 통해 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에 전류가 흐른다.
상기 채널부(CH) 상에는 상기 채널부(CH)를 커버하여 상기 채널부(CH)를 보호하는 패시베이션층(PSV)이 제공된다. 상기 패시베이션층(PSV)은 제2 절연 물질로 이루어진다. 상기 제2 절연 물질은 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다. 상기 패시베이션층(PSV)은 상기 소스 전극(SE)의 일부와 상기 드레인 전극(DE)의 일부를 커버할 수 있다.
상기 공통 전극(CE)은 상기 제1 절연 기판(INS1) 상에 구비되며, 공통 전압이 인가된다. 상기 공통 전극(CE)은 상기 게이트 전극(GE) 중 상기 제1 도전층을 이루는 물질과 동일한 물질로 이루어질 수 있다. 즉, 상기 공통 전극(CE)은 상기 제1 도전 물질로 형성될 수 있으며, 상기 제1 도전 물질은 투명한 도전 물질, 예를 들어, 인듐 주석 산화물, 인듐 아연 산화물, 인듐 주석 아연 산화물 중 어느 하나로 이루어질 수 있다.
상기 화소 전극(PE)은 상기 드레인 전극(DE)과 상기 제1 절연층(ISL1) 상에 구비되며, 상기 드레인 전극(DE)에 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)의 상면에 직접적으로 접촉하면서 상기 드레인 전극(DE)의 상면 전부를 커버한다.
상기 화소 전극(PE)은 제4 도전 물질로 이루어질 수 있다. 상기 제4 도전 물질은 투명한 도전 물질, 예를 들어, 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다. 상기 제4 도전 물질은 상기 제1 도전 물질과 동일한 물질일 수 있다.
상기 화소 전극(PE)은 평면 상에서 볼 때, 적어도 하나의 줄기부(PE1)와, 상기 줄기부(PE1)로부터 돌출되어 형성된 복수의 가지부(PE2)를 가진다. 상기 가지부들(PE2)은 서로 일정 간격 이격된다. 상기 가지부들(PE2)은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 본 실시예에서는 상기 줄기부(PE1)가 닫힌 사각 폐 루프의 형태로 형성되고, 상기 가지부들(PE2)이 상기 줄기부(PE1)의 내부에 배열된 것을 도시하였으나, 이에 한정되는 것은 아니며, 상기 줄기부(PE1)와 가지부들(PE2)은 다양한 형상으로 제공될 수 있다. 예를 들어, 상기 가지부들(PE2)이 상기 줄기부(PE1)로부터 일 방향으로 돌출될 수 있다. 또한, 상기 가지부들(PE2)들이 상기 줄기부(PE1)의 연장 방향과 수직한 양측 방향으로 모두 돌출되어 연장될 수도 있다. 또는 상기 줄기부(PE1)나 상기 가지부들(CE2)이 복수 회 절곡된 형태로 형성될 수도 있다.
상기 패드 영역(PDA)에는 상기 게이트 라인들(GL)의 일단과 상기 데이터 라인들(DL)의 일단에 각각 대응하는 게이트 패드들(GP)과 데이터 패드들(DP)이 구비된다. 상기 게이트 패드들(GP)과 상기 데이터 패드들(DP)은 상기 화소들(PXL)에 신호를 인가하기 위한 외부 배선들을 연결하기 위한 콘택에 해당한다.
각 게이트 패드(GP)는 상기 게이트 라인들(GL)에 일대일로 대응하여 연결된다. 상기 각 게이트 패드(GP)는 상기 제1 절연 기판(INS1) 상에 제공되는 제1 게이트 패드부(GP1)와, 상기 제1 게이트 패드부(GP1) 상에 제공된 제2 게이트 패드부(GP2)를 포함한다. 상기 제2 게이트 패드부(GP2)는 상기 제1 게이트 패드부(GP1)의 상면의 일부를 노출시키는 제1 노출홀(OPN1)을 가진다. 상기 제1 노출홀(OPN1)은 이후 외부 배선과의 콘택시에 콘택 불량을 방지하기 위한 것이다. 상기 게이트 패드(GP)는 도전 볼을 사이에 두고 상기 외부 배선과 전기적으로 연결될 수 있으며, 상기 제1 노출홀(OPN1)은 도전 볼과의 접촉을 용이하게 하기 위한 것이다. 상기 도전 볼을 사용하지 않은 본 발명의 다른 실시예에서는 상기 제2 게이트 패드부(GP2)가 상기 제1 노출홀(OPN1)을 가지지 않을 수도 있다.
상기 제1 게이트 패드부(GP1)는 상기 제1 도전 물질로 이루어질 수 있으며, 상기 제2 데이터 패드부(DP2)는 상기 제2 도전 물질로 이루어질 수 있다. 이 경우, 상기 게이트 패드(GP)부는 상기 게이트 전극(GE)의 형성 공정과 동일한 공정에서 형성될 수 있다.
각 데이터 패드(DP)는 상기 데이터 라인들(DL)에 일대일로 대응하여 연결된다. 상기 각 데이터 패드(DP)는 상기 제1 데이터 패드부(DP1)와, 상기 제1 데이터 패드부(DP1) 상에 제공된 제2 데이터 패드부(DP2)를 포함한다. 상기 제2 데이터 패드부(DP2)는 상기 제1 데이터 패드부(DP1)의 상면의 일부를 노출시키는 제2 노출홀(OPN2)을 가진다. 상기 제2 노출홀(OPN2)은 외부 배선과의 콘택시 콘택 불량을 감소시키기 위한 것이다. 상기 도전 볼을 사용하지 않은 본 발명의 다른 실시예에서는 상기 제2 데이터 패드부(DP2)가 상기 제2 노출홀(OPN2)을 가지지 않을 수도 있다.
상기 제1 데이터 패드부(DP1)는 상기 제4 도전 물질로 이루어질 수 있으며, 상기 제2 데이터 패드부(DP2)는 상기 제2 절연 물질로 이루어질 수 있다. 이 경우, 상기 제1 데이터 패드부(DP1)는 상기 소스 전극(SE) 또는 상기 드레인 전극(DE)의 형성 공정과 동일한 공정에서 형성될 수 있으며, 상기 제2 데이터 패드부(DP2)는 상기 패시베이션층(PSV)의 형성 공정과 동일한 공정에서 형성될 수 있다.
상기 제2 기판(SUB2)은 제2 절연 기판(INS2)과, 상기 제2 절연 기판(INS2) 상에 제공되며 붉은색, 녹색 및 푸른색 등의 색상을 구현하는 컬러 필터(CF), 상기 컬러 필터 사이에 형성되며 상기 액정층(LC)을 투과하는 광을 차단하기 위한 블랙 매트릭스(BM)를 포함한다.
상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 중 어느 하나의 기판 상에는 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 간격, 즉 셀갭을 유지하기 위한 스페이서(미도시)가 구비된다. 상기 스페이서에 의해 형성된 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 공간에 액정층(LC)이 구비된다.
상기한 구조를 갖는 표시 장치에서는 상기 게이트 라인(GL)을 통해 제공되는 구동 신호에 응답하여 상기 박막 트랜지스터가 턴 온된다. 상기 박막 트랜지스터가 턴 온되면, 상기 데이터 라인(DL)을 통해 제공되는 화상 신호가 상기 박막 트랜지스터를 통해 상기 화소 전극(PE)으로 제공된다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)에 사이에 전계가 형성되고, 상기 전계에 따라 액정이 구동되며, 그 결과 영상이 표시된다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하기로 한다. 먼저 본 발명의 일 실시예에 따른 표시 장치의 제조 방법 중 제1 기판(SUB1)의 제조 방법을 설명한다.
본 발명의 일 실시예에 따르면, 본 발명에 따른 표시 장치는 4매의 마스크를 이용하는 제1 내지 제4 포토리소그래피 공정을 통해 제1 기판(SUB1)을 제작할 수 있다.
도 4a는 도 1 내지 도 3에 도시된 본 발명의 일 실시예에 따른 제1 기판(SUB1) 제조 방법 중 제1 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 4b 내지 도 4f는 제1 포토리소그래피 공정을 도 4a의 I-I'선, II-II'선, 및 III-III'선에 따라 순차적으로 나타낸 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 제1 기판(SUB1) 제조 방법 중 제2 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 5b는 도 5a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 제1 기판(SUB1) 제조 방법 중 제3 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 6b는 도 6a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 제1 기판(SUB1) 제조 방법 중 제4 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 7b는 도 7a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도이다.
상기 도 4b 내지 도 4f, 도 5b, 도 6b, 및 도 7b에 있어서, 상기 박막 트랜지스터를 포함하는 표시 영역(DA), 게이트 패드(GP)가 형성된 영역, 및 데이터 패드(DP)가 형성된 영역에서의 각 구성 요소의 제조 공정이 왼쪽으로부터 오른쪽으로 순차적으로 표시되었다.
도 4a 내지 도 4f를 참조하면, 제1 포토리소그래피 공정을 이용하여 제1 배선 패턴이 형성된다. 상기 제1 배선 패턴은 게이트 라인(GL), 게이트 전극(GE), 공통 전극(CE), 및 게이트 패드(GP)를 포함한다.
상기 제1 배선 패턴은 제1 도전층(CDL1), 제2 도전층(CDL2), 및 감광막(PR)을 차례로 적층하고, 상기 감광막(PR)을 노광 및 현상하여 감광막 패턴들(PR1, PR2, PR3)을 형성한 후, 상기 감광막 패턴을 마스크로 하여 제1 및 제2 도전층(CDL1, CDL2)들을 패터닝하여 형성된다.
상기 제1 포토리소그래피 공정을 설명하면 다음과 같다.
먼저, 도 4b에 도시된 바와 같이, 제1 절연 기판(INS1) 상에 상기 제1 도전층(CDL1)과 상기 제2 도전층(CDL2) 및 상기 감광막(PR)이 순차적으로 적층된다. 상기 제1 도전층(CDL1)은 제1 도전 물질로, 상기 제2 도전층(CDL2)은 제2 도전 물질로 형성될 수 있다. 상기 제1 도전 물질은 투명한 도전 물질, 예를 들어, 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다. 상기 제2 도전 물질은 금속일 수 있으며, 예를 들어, 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다.
다음으로, 제1 마스크(MSK)를 이용하여 상기 감광막(PR)을 노광 및 현상한다. 상기 제1 마스크(MSK)는 슬릿 마스크나 회절 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1)과 슬릿 패턴 또는 회절 패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 모든 광을 투과시키는 제3 영역(R3)으로 이루어진다.
여기서, 상기 제1 기판(SUB1)의 상면은 상기 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)의 하부에 위치하여 상기 각 영역에 대응되는 영역으로 나누어지며, 이하 상기 제1 기판(SUB1)의 각 대응 영역도 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)으로 칭한다.
이어서, 상기 제1 마스크(MSK)를 통해 노광된 상기 감광막(PR)을 현상하고 나면, 도 4c에 도시된 바와 같이, 상기 광이 모두 차단되거나 일부만 차단된 영역에는 상기 제1 영역(R1)과 제2 영역(R2)에는 각각 소정 두께의 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)이 남아있게 되고, 상기 광이 전부 투과된 제3 영역(R3)에는 상기 감광막(PR)이 완전히 제거되어 상기 제2 도전층(CDL2) 표면이 노출된다. 이때, 상기 제1 마스크(MSK)의 제2 영역(R2)은 상기 제1 마스크(MSK)의 제1 영역(R1)보다 상기 광의 투과량이 많기 때문에 상기 제2 감광막 패턴(PR2)은 상기 제1 감광막 패턴(PR1)보다 작은 두께를 갖는다.
다만, 본 발명의 일 실시예에서는 상기한 바와 같이 노광된 부분의 감광막이 제거되도록 포지티브형 감광막을 사용하였으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 노광되지 않은 부분의 감광막이 제거되도록 하는 네거티브형 감광막을 사용할 수도 있다.
다음으로, 상기 감광막 패턴, 즉, 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)을 마스크로 하여, 그 하부에 형성된 상기 제1 도전층(CDL1)과 상기 제2 도전층(CDL2)을 선택적으로 제거한다.
이에 따라, 상기 표시 영역(DA)에는 게이트 라인(GL), 게이트 전극(GE), 및 공통 전극 패턴(CEP), 및 게이트 패드 패턴(GPP)이 형성된다.
상기 게이트 라인(GL)과 상기 게이트 전극(GE)은 상기 제1 도전 물질로 이루어진 제1 게이트 전극(GE1)과, 상기 제1 게이트 전극(GE1) 상에, 상기 제2 도전 물질로 이루어진 제2 게이트 전극(GE2)을 포함한다. 상기 공통 전극 패턴(CEP)은 상기 제1 도전 물질로 이루어진 제1 공통 전극 패턴(CEP1)과, 상기 제1 공통 전극 패턴(CEP1) 상에, 상기 제2 도전 물질로 이루어진 제2 공통 전극 패턴(CEP2)을 포함한다.
한편, 상기 패드 영역(PDA)에는 게이트 패드 패턴(GPP)이 형성된다. 상기 게이트 패드 패턴(GPP)은 상기 제1 도전 물질로 이루어진 제1 게이트 패드 패턴(GPP1)과, 상기 제1 게이트 패드 패턴(GPP1)극 상에, 상기 제2 도전 물질로 이루어진 제2 게이트 패드 패턴(GPP2)을 포함한다.
그 다음, 상기 제1 감광막 패턴(PR1)의 일부와 상기 제2 감광막 패턴(PR2)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 도 4d에 도시된 바와 같이, 상기 공통 전극 패턴(CEP) 상부의 제2 감광막 패턴(PR2)이 완전히 제거되어 상기 제2 공통 전극 패턴(CEP2)이 노출된다. 또한, 상기 게이트 패드 패턴(GPP)의 소정 영역 상부의 제2 감광막 패턴(PR2)이 완전히 제거되어 상기 제2 게이트 패드 패턴(GPP2)의 일부가 노출된다. 이때, 상기 제1 감광막 패턴(PR1)은 상기 제2 감광막 패턴(PR2)의 두께만큼 제거된 제3 감광막 패턴(PR3)을 형성하며, 그 결과 상기 제3 감광막 패턴(PR3)은 상기 제1 영역(R1)에만 남아있게 된다.
이후, 도 4e에 도시된 바와 같이, 상기 남아있는 제3 감광막 패턴(PR3)을 마스크로 하여 상기 제2 공통 전극 패턴(CEP2)과, 상기 제2 게이트 패드 패턴(GPP2)의 일부를 제거하여, 공통 전극(CE)과, 제1 게이트 패드부(GP1)과 제2 게이트 패드부(GP2)를 포함하는 게이트 패드(GP)를 형성한다.
다음으로 도 4f에 도시된 바와 같이, 남아 있는 제3 감광막 패턴(PR3)을 제거한다.
그 결과, 상기 제1 포토리소그래피 공정을 통해, 상기 표시 영역(DA)에는 상기 게이트 전극(GE), 상기 게이트 라인(GL), 및 상기 공통 전극(CE)이 형성되며, 상기 패드 영역(PDA)에는 상기 게이트 패드(GP)가 형성된다.
도 5a 및 도 5b를 참조하면, 상기 제1 배선 패턴이 형성된 상기 제1 절연 기판(INS1) 상에 제1 절연층(ISL1)이 형성되고, 상기 제1 절연층(ISL1) 상에 제2 포토리소그래피 공정을 이용하여 제2 배선 패턴이 형성된다. 상기 제2 배선 패턴은 데이터 라인(DL), 박막 트랜지스터 전극 패턴(TEP), 및 데이터 패드 패턴(DPP)을 포함한다.
상기 제2 배선 패턴은 제1 반도체 물질, 제2 반도체 물질, 및 제3 도전 물질을 상기 제1 절연 기판(INS1) 상에 순차적으로 적층하고, 제2 마스크(미도시)를 이용하여 각각 제1 반도체 물질, 제2 반도체 물질, 및 제3 도전 물질로 이루어진 제1 반도체층(미도시), 제2 반도체층(미도시), 및 제3 도전층(미도시)을 선택적으로 식각하여 형성된다.
상기 제1 반도체 물질은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 상기 제2 반도체 물질은 불순물이 도핑된 비정질 실리콘 또는 다결정 실리콘으로 이루어질 수 있다. 상기 제2 반도체 물질은 비정질 실리콘 또는 다결정 실리콘을 형성한 다음 불순물을 주입하여 형성할 수 있다. 상기 제3 도전 물질은 금속일 수 있으며, 예를 들어, 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속들을 포함하는 합금일 수 있다. 상기 제3 도전 물질은 상기 제2 도전 물질과 동일한 물질일 수 있다.
이에 따라, 상기 표시 영역(DA)에는 상기 박막 트랜지스터 전극 패턴(TEP)이 형성되는 바, 상기 박막 트랜지스터 전극 패턴(TEP)은 상기 제1 절연층(ISL1) 상에 상기 제1 반도체 물질로 형성된 활성층(ACT), 상기 활성층(ACT) 상에 상기 제2 반도체 물질로 형성된 오믹 콘택 패턴(OHMP), 및 상기 오믹 콘택 패턴(OHMP) 상에 제3 도전 물질로 형성된 소스/드레인 전극 패턴(EP)을 포함한다. 상기 활성층(ACT), 상기 오믹 콘택 패턴(OHMP), 및 상기 소스/드레인 전극 패턴(EP)은 제2 마스크를 이용한 단일 공정에서 형성되므로 평면상에서 동일한 형상으로 동일한 위치에 적층되어 형성된다.
상기 패드 영역(PDA)에는 상기 제1 반도체 물질, 상기 제2 반도체 물질, 및 상기 제3 도전 물질이 적층되어 패터닝된 데이터 패드 패턴(DPP)이 형성된다.
도 6a 및 도 6b를 참조하면, 상기 제2 배선 패턴이 형성된 상기 제1 절연 기판(INS1) 상에 제4 도전 물질이 적층되어 제4 도전층(미도시)이 형성되고, 제3 포토리소그래피 공정을 이용하여 제3 배선 패턴이 형성된다. 상기 제4 도전 물질은 투명 도전 물질, 예를 들어, 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다.
상기 제3 배선 패턴은 상기 제4 도전 물질로 이루어진 층 및 상기 박막 트랜지스터 전극 패턴(TEP)의 일부를 제3 마스크를 이용하여 선택적으로 식각하여 형성된다. 상세하게는, 상기 제3 마스크를 이용하여, 상기 제4 도전층 및 상기 박막 트랜지스터 전극 패턴(TEP) 중 상기 소스/드레인 전극 패턴(EP)과 상기 오믹 콘택 패턴(OHMP)의 일부가 식각된다.
그 결과, 상기 표시 영역(DA)에는 상기 소스/드레인 전극 패턴(EP)가 일부 식각되어 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성되며, 상기 드레인 전극(DE) 상에는 상기 제4 도전 물질로 이루어진 화소 전극(PE)이 형성된다. 이때, 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 사이의 상기 오믹 콘택 패턴(OHMP)이 제거되고, 상기 활성층(ACT) 상부 일부가 식각됨과 동시에 상기 상부가 외부로 노출된다. 상기 활성층(ACT)에 있어서, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역은 채널부(CH)가 된다.
상기 패드 영역(PDA)에는 상기 데이터 패드 패턴(DPP) 상에 제4 도전 물질로 이루어진 제1 데이터 패드부(DP1)가 형성된다.
도 7a 및 도 7b를 참조하면, 상기 채널부(CH)가 형성된 상기 제1 절연 기판(INS1) 상에는 제2 절연 물질로 제2 절연층(미도시)이 형성된다. 상기 제2 절연 물질은 실리콘 질화물이나 실리콘 산화물을 포함할 수 있다. 그 다음, 제4 마스크를 이용한 제4 포토리소그래피 공정을 이용하여 상기 제1 절연층(ISL1)과 상기 제2 절연층이 일부 식각되며, 그 결과 패시베이션층(PSV) 및 제2 데이터 패드부(DP2)가 형성된다. 이때, 상기 패드 영역(PDA)에 있어서 상기 게이트 패드(GP)가 형성된 영역의 상기 제1 절연층(ISL1)이 제거되어 상기 제1 게이트 패드부(GP1) 상면의 일부와 상기 제2 게이트 패드부(GP2) 상면이 외부로 노출된다.
상기 패시베이션층(PSV)은 상기 채널부(CH)를 커버하여 상기 채널부(CH)를 보호한다. 상기 제2 데이터 패드부(DP2)는 상기 제1 데이터 패드부(DP1)의 일부가 노출되도록 그 내부에 제2 노출홀(OPN2)을 갖도록 식각된다.
상술한 방법으로 제조된 상기 제1 기판(SUB1)은 컬러 필터 등이 형성된 상기 제2 기판(SUB2)과 서로 대향하도록 배치되고, 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에는 액정층(LC)이 제공되어 표시 장치가 완성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 PLS(Plane to Line Switching) 모드의 표시 장치로서, 상기 표시 장치 중 제1 기판(SUB1)을 상기 제1 내지 제4의 마스크들을 이용한 상기 제1 내지 제4 포토리소그래피 공정으로 제조할 수 있다. 또한, 상기 표시 장치는 상기 제1 내지 제4 포토리소그래피 공정 중 단지 상기 제1 포토리소그래피 공정에서만 회절 마스크 또는 슬릿 마스크를 사용하여 제조될 수 있다. 따라서, 2매 이상의 회절 마스크나 슬릿 마스크를 이용하는 일반적인 형태의 PLS 모드의 표시 장치와 달리, 고가의 회절 마스크나 슬릿 마스크의 사용 빈도를 줄여 제조 비용이 감소한다. 더불어, 회절 마스크나 슬릿 마스크를 이용하는 공정의 횟수를 감소시킴으로써, 애싱이나 세정 등의 추가 공정이 필요하지 않아, 공정 진행시 공정 대상물의 경로가 간단해지고 공정 시간도 감소한다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 단면도로서, 상기 표시 장치 중 제1 기판만을 도시한 것이다. 본 발명의 다른 실시예에서는 중복된 설명을 피하기 위하여 도 1 내지 도 3을 참조하여 상술한 일 실시예와 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따른다. 동일한 번호는 동일한 구성요소를 나타낸다.
본 발명의 다른 실시예에 따르면, 상기 패시베이션층(PSV)은 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 간격을 유지할 수 있도록 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 간격, 즉 셀갭에 해당하는 높이로 형성될 수 있다. 이에 따라, 상기 패시베이션층(PSV)은 상기 채널부(CH)를 커버하여 상기 채널부(CH)를 보호함과 동시에 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이에서 스페이서로서 작용한다.
본 발명의 다른 실시예에 따른 상기 패시베이션층(PSV)은 제4 포토리소그래피 공정으로 상기 제2 데이터 패드부(DP2)와 함께 형성될 수 있다. 상기 패시베이션층(PSV)을 상기 제2 데이터 패드부(DP2)와 함께 형성하는 방법은 다음과 같다.
먼저 상기 채널부(CH) 등이 형성된 상기 제1 절연 기판(INS1)의 전면에 상기 제2 절연층(미도시)과 감광막이 순차적으로 형성된다. 다음으로, 슬릿 마스크 또는 회절 마스크를 이용하여 상기 감광막이 노광 및 현상된다. 이에 따라, 서로 다른 구역에서 서로 다른 두께를 갖는 감광막 패턴이 형성된다. 이후, 상기 감광막 패턴을 마스크로 하여 그 하부에 형성된 상기 제1 절연층(ISL1)과 상기 제2 절연층을 선택적으로 제거한다.
이에 따라, 상기 게이트 전극(GE) 상부의 소정 영역에 상기 채널부(CH)를 커버하는 패시베이션층(PSV)이 형성되고, 상기 제1 데이터 패드부(DP1) 상에 상기 제2 데이터 패드 패턴이 형성된다. 이때, 상기 패드 영역(PDA)에 있어서 상기 게이트 패드(GP)가 형성된 영역의 상기 제1 절연층(ISL1)이 제거되어 상기 제1 게이트 패드부(GP1) 상면의 일부와 상기 제2 게이트 패드부(GP2) 상면이 외부로 노출된다.
그 다음, 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 상기 감광막 패턴의 일부를 제거한다. 이후, 남은 감광막 패턴을 마스크로 하여 상기 제2 데이터 패드 패턴의 일부를 선택적으로 제거함으로써, 상기 제2 데이터 패드부(DP2)를 형성한다.
상기한 바와 같이, 일반적인 표시 장치에서는 4매의 마스크들을 이용하여 제1 기판을 제조한 다음, 추가 마스크를 이용한 추가 포토리소그래피 공정을 통해 상기 제1 기판 또는 제2 기판 상에 스페이서를 형성하였다. 그러나, 본 발명의 다른 실시예에 따르면, 상기 제1 기판의 제조 단계 중 제4 포토리소그래피 공정을 통해 제1 기판을 제조하는 단계에서 스페이서를 형성할 수 있다. 이에 따라, 일반적인 표시 장치 제조 방법에 비해 상기 스페이서를 형성하는 공정이 생략되기 때문에, 표시 장치의 제조 공정이 단순해지고 공정 시간이 단축되며 제조 비용이 절감된다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예를 들어, 본 발명의 일 실시예에서는 PLS 모드의 표시 장치가 일 예로서 설명되었으나, 이에 한정되는 것은 아니며 IPS(In Plane Switching) 모드의 표시 장치에도 적용될 수 있음은 물론이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ACT : 활성층 CE : 공통 전극
CH : 채널부 DA : 표시 영역
DE : 드레인 전극 DL : 데이터 라인
DP : 데이터 패드 GL : 게이트 라인
GE : 게이트 전극 GP : 게이트 패드
INS1 : 제1 절연 기판 INS2 : 제2 절연 기판
ISL1 : 제1 절연층 LC : 액정층
OHM : 오믹 콘택층 OPN1 : 제1 노출홀
OPN2 : 제2 노출홀 PDA : 패드 영역
PE : 화소 전극 PSV : 패시베이션층
PXL : 화소 SE : 소스 전극
SM : 반도체층 SUB1 : 제1 기판
SUB2 : 제2 기판

Claims (22)

  1. 기판; 및
    상기 기판 상에 구비된 복수의 화소를 포함하고,
    각 화소는,
    상기 기판 상에 서로 절연되어 구비된 게이트 전극과 공통 전극;
    상기 게이트 전극과 공통 전극을 커버하는 제1 절연층;
    상기 제1 절연층 상에 상기 게이트 전극과 중첩하여 구비된 반도체 패턴;
    상기 반도체 패턴 상에 서로 이격되어 구비된 소스 전극과 드레인 전극; 및
    상기 드레인 전극을 커버하고 상기 제1 절연층 상에 구비되며, 상기 공통 전극과 함께 전계를 형성하는 화소 전극을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극이 이격된 영역에 대응되고, 그 상면이 노출된 채널부를 가지며,
    상기 채널부를 커버하는 패시베이션층을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 게이트 전극은 상기 기판 상에 형성된 투명한 제1 도전 물질로 이루어진 제1 도전층과, 제2 도전 물질로 이루어지며 상기 제1 도전층 상에 형성된 제2 도전층을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서,
    상기 공통 전극은 상기 제1 도전 도전 물질로 이루어진 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 도전 물질은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 주석 아연 산화물 중 어느 하나를 포함하는 것을 특징으로 하는 표시 장치.
  6. 제2항에 있어서,
    상기 기판 상에 구비되며 제1 방향으로 연장되는 복수의 게이트 라인들; 및
    상기 제1 절연층을 사이에 두고 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 데이터 라인들을 더 포함하며,
    상기 각 화소는 상기 게이트 라인들 중 대응하는 하나와 연결되고, 상기 데이터 라인들 중 대응하는 하나와 연결되는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서,
    상기 기판은 상기 복수의 화소들이 구비되며 영상이 표시되는 표시 영역과, 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하며,
    상기 패드 영역에 제공되며 상기 게이트 라인에 연결된 게이트 패드; 및
    상기 패드 영역에 제공되며 상기 데이터 라인으로부터 연결된 데이터 패드를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서,
    상기 게이트 패드는 상기 기판 상에 제공되며 상기 제1 도전 물질로 이루어진 제1 게이트 패드부과, 상기 제2 도전 물질로 이루어지며 상기 제1 게이트 패드부 상에 제공되어 상기 제1 게이트 패드부의 일부를 노출시키는 제1 노출홀을 가지는 제2 게이트 패드부를 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제7항에 있어서,
    상기 데이터 패드는 상기 기판 상에 제공된 제1 데이터 패드부와, 상기 제1 데이터 패드부 상에 제공되어 상기 제1 데이터 패드부의 일부를 노출시키는 제2 노출홀을 가지는 제2 데이터 패드부를 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 데이터 패드부는 상기 화소 전극과 동일한 물질을 포함하며, 상기 제2 데이터 패드부는 상기 패시베이션과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제1항에 있어서,
    상기 화소 전극은 줄기부와 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 복수의 가지부를 갖는 것을 특징으로 하는 표시 장치.
  12. 제1 마스크를 이용하여 기판 상에 게이트 라인, 게이트 전극, 및 공통 전극을 포함하는 제1 배선 패턴을 형성하는 제1 포토리소그래피 공정;
    상기 기판 상에 절연층을 형성하고 제2 마스크를 이용하여 상기 절연층 상에 데이터 라인 및 박막 트랜지스터 전극 패턴을 포함하는 제2 배선 패턴을 형성하는 제2 포토리소그래피 공정;
    제3 마스크를 이용하여 상기 기판 상에 소스 전극, 드레인 전극, 및 화소 전극을 포함하는 제3 배선 패턴을 형성하고 상기 소스 전극과 드레인 전극 사이에 채널부를 형성하는 제3 포토리소그래피 공정; 및
    제4 마스크를 이용하여 상기 채널부를 커버하는 패시베이션층을 형성하는 제4 포토리소그래피 공정을 포함하는 표시 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제1 마스크는 슬릿 마스크 또는 회절 마스크인 것을 특징으로 하는 표시 장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1 포토리소그래피 공정은 상기 기판 상에 제1 도전 물질과 제2 도전 물질을 순차적으로 적층하여 제1 도전막과 제2 도전막을 형성하는 단계 및 상기 제1 마스크를 이용하여 상기 제1 도전 물질의 일부와 상기 제2 도전 물질의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
  15. 제14항에 있어서,
    상기 식각하는 단계는
    상기 제2 도전 물질 상에 감광막을 형성하는 단계;
    상기 슬릿 마스크 또는 회절 마스크를 이용하여 상기 감광막을 노광 및 현상하여 제1 영역에 제1 두께를 갖는 제1 감광막 패턴과, 상기 제1 영역과 다른 제2 영역에 상기 제1 두께보다 작은 제2 두께를 갖는 제2 감광막 패턴을 형성하는 단계;
    상기 제1 및 제2 감광막 패턴들을 마스크로 하여 상기 제1 및 제2 도전막들의 일부를 식각하는 단계;
    상기 제1 및 제2 감광막 패턴들을 애싱하여 상기 제1 영역에 제1 두께보다 작은 제3 두께를 갖는 제3 감광막 패턴을 형성하는 단계; 및
    상기 제3 감광막 패턴을 마스크로 하여 상기 제2 도전막의 일부를 식각하여 상기 제1 영역에 상기 게이트 라인과 상기 게이트 전극을 형성하고, 상기 제2 영역에 상기 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
  16. 제12항에 있어서,
    상기 제2 포토리소그래피 공정은
    순차적으로 적층된 상기 절연층 상에 비정질 실리콘 또는 다결정 실리콘으로 이루어진 제1 반도체막과, 불순물이 도핑된 비정질 실리콘 또는 다결정 실리콘으로 이루어진 제2 반도체막, 제3 도전 물질로 이루어진 제3 도전막을 형성하는 단계, 및
    상기 제2 마스크를 이용하여 상기 제1 반도체막, 상기 제2 반도체 막, 및 상기 제3 도전막의 일부를 식각하여 각각 활성층, 오믹 콘택 패턴, 및 반도체 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
  17. 제16항에 있어서, 상기 제3 포토리소그래피 공정은
    상기 제3 마스크를 이용하여 상기 오믹 콘택 패턴의 일부와 상기 반도체 전극 패턴의 일부를 식각하여, 서로 이격된 소스 전극과 드레인 전극, 및 상기 채널부를 형성하는 단계인 것을 특징으로 하는 표시 장치 제조 방법.
  18. 제12항에 있어서,
    상기 기판은 상기 복수의 화소들이 구비되며 영상이 표시되는 표시 영역과, 상기 표시 영역의 적어도 일측에 제공되는 패드 영역을 포함하며,
    상기 제1 포토리소그래피 공정은 상기 패드 영역에 제공되며 상기 게이트 라인에 연결된 게이트 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서,
    상기 게이트 패드는 상기 기판 상에 형성된 제1 게이트 패드부와, 상기 제1 게이트 패드부 상에 상기 제1 게이트 패드부의 상면의 일부를 노출시키는 제1 노출홀을 가지는 제1 데이터 패드부를 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서,
    상기 제1 게이트 패드부는 상기 제1 도전 물질로 형성되고, 상기 제2 게이트 패드부는 상기 제2 도전 물질로 형성되는 것을 특징으로 하는 표시 장치.
  21. 제18항에 있어서,
    상기 제3 포토리소그래피 공정은 상기 패드 영역에 제공되며 상기 데이터 라인에 연결된 제1 데이터 패드부를 형성하는 것을 더 포함하며,
    상기 제4 포토리소그래피 공정은 상기 제1 데이터 패드부상에 상기 데이터 패드부의 상면의 일부를 노출시키는 제2 노출홀을 가지는 제2 데이터 패드부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치.
  22. 제21항에 있어서,
    상기 제2 데이터 패드부는 상기 보호막과 동일한 물질로 형성되는 것을 특징으로 하는 표시 장치.
KR1020110026051A 2011-03-23 2011-03-23 표시 장치 및 이의 제조 방법 KR20120108336A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110026051A KR20120108336A (ko) 2011-03-23 2011-03-23 표시 장치 및 이의 제조 방법
US13/244,003 US20120242632A1 (en) 2011-03-23 2011-09-23 Display apparatus and method of manufacturing the same
US15/340,703 US10269836B2 (en) 2011-03-23 2016-11-01 Display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110026051A KR20120108336A (ko) 2011-03-23 2011-03-23 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20120108336A true KR20120108336A (ko) 2012-10-05

Family

ID=46876948

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110026051A KR20120108336A (ko) 2011-03-23 2011-03-23 표시 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US20120242632A1 (ko)
KR (1) KR20120108336A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120077756A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 표시 기판의 제조 방법
CN113012565B (zh) * 2019-12-18 2023-12-01 群创光电股份有限公司 可挠式显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
US6380559B1 (en) 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
KR100493869B1 (ko) * 1999-12-16 2005-06-10 엘지.필립스 엘시디 주식회사 횡전계 방식의 액정표시장치 및 그 제조방법
KR100322968B1 (ko) 1999-12-22 2002-02-02 주식회사 현대 디스플레이 테크놀로지 프린지 필드 구동 액정 표시 장치의 제조방법
KR100685312B1 (ko) 2000-02-25 2007-02-22 엘지.필립스 엘시디 주식회사 액정표시패널 및 그의 제조방법
JP4683688B2 (ja) 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100704510B1 (ko) 2001-02-12 2007-04-09 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치용 하부 기판 및 그의 제조방법
KR100475108B1 (ko) * 2001-12-22 2005-03-10 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조 방법
US7167217B2 (en) * 2002-08-23 2007-01-23 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR100661725B1 (ko) * 2004-12-30 2006-12-26 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101201017B1 (ko) * 2005-06-27 2012-11-13 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR20070001659A (ko) * 2005-06-29 2007-01-04 엘지.필립스 엘시디 주식회사 액정 표시 장치 및 그 제조 방법
US7452782B2 (en) * 2005-11-21 2008-11-18 Hannstar Display Corp. Image TFT array of a direct X-ray image sensor and method of fabricating the same
KR100978369B1 (ko) 2005-12-29 2010-08-30 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
JP2007292976A (ja) 2006-04-25 2007-11-08 Hitachi Displays Ltd 液晶表示装置及びその製造方法
KR101337178B1 (ko) 2006-06-29 2013-12-05 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101284697B1 (ko) * 2006-06-30 2013-07-23 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101421166B1 (ko) 2007-03-02 2014-07-18 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR101294232B1 (ko) * 2007-06-08 2013-08-07 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및이의 제조 방법
KR101386189B1 (ko) 2008-03-20 2014-04-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR101492106B1 (ko) * 2008-11-25 2015-02-11 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US10269836B2 (en) 2019-04-23
US20120242632A1 (en) 2012-09-27
US20170047360A1 (en) 2017-02-16

Similar Documents

Publication Publication Date Title
KR101772511B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101250319B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
US9768275B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method of fabricating the same
KR20130054780A (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
KR102182428B1 (ko) 표시 장치 및 그 제조 방법
KR20110071313A (ko) Ｆｆｓ 모드 액정표시장치용 기판 및 그 제조방법
JP5893604B2 (ja) Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法
KR101392208B1 (ko) 표시기판, 이의 제조방법 및 이를 갖는 표시장치
KR20110076372A (ko) 액정표시장치용 어레이 기판의 제조방법
TWI442152B (zh) 顯示裝置及其製造方法
KR20130033676A (ko) 프린지 필드 스위칭 모드 액정표시장치
KR101799032B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
KR101953832B1 (ko) 액정표시장치용 어레이 기판의 제조방법
US10269836B2 (en) Display apparatus and method of manufacturing the same
KR20130034359A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2013160965A (ja) アクティブマトリクス基板及びそれを備えた表示パネル
KR101898205B1 (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 제조방법
KR102438251B1 (ko) 액정표시장치 및 그 제조방법
KR20080074356A (ko) 표시 기판 및 이의 제조 방법
KR101996969B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20120113430A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 제조방법
KR101227408B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR20150027342A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101995922B1 (ko) 박막 트랜지스터 표시의 제조 방법
KR20070072204A (ko) 액정표시소자 및 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application