KR101995922B1 - 박막 트랜지스터 표시의 제조 방법 - Google Patents

박막 트랜지스터 표시의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판에 배치되어 있는 게이트선과 게이트 패드부, 상기 게이트선과 상기 게이트 패드부 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 데이터선과 데이터 패드부, 상기 게이트 패드부에 대응되는 위치에 배치되어 있는 게이트 보조 패드부, 상기 데이터선 위에 배치되어 있으며, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제1 절연막, 상기 제1 절연막 위에 배치되어 있는 제1 전기장 생성 전극, 상기 제1 전기장 생성 전극 위에 배치되어 있으며, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제2 절연막, 그리고 상기 제2 절연막 위에 배치되어 있는 제2 전기장 생성 전극을 포함하고, 상기 보조 게이트 패드부와 상기 게이트 절연막에는 상기 게이트 패드부를 드러내는 접촉 구멍이 형성되어 있다.

Description

박막 트랜지스터 표시의 제조 방법 {MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 이러한 액정 표시 장치 중, 액정층에 전기장을 생성하는 화소 전극 및 공통 전극을 박막 트랜지스터 표시판 위에 형성할 수도 있다.
한편, 액정 표시 장치의 전기장 생성 전극에 게이트 전압과 데이터 전압을 인가하기 위한 구동 회로를 연결하기 위한 패드부를 형성할 때, 보호막의 두께가 두꺼운 경우, 패드부를 드러내기 위한 접촉 구멍의 높이가 높아져, 패드부와 구동 회로를 연결하기 위한 연결 부재가 끊어질 수 있다. 게이트 패드부의 경우, 게이트 패드부 위에 배치되는 게이트 절연막에 의해, 게이트 패드부를 드러내기 위한 접촉 구멍의 높이가 더욱 높아진다.
특히, 박막 트랜지스터 표시판에 두 개의 전기장 생성 전극이 형성되는 경우, 보호막으로 유기 절연막을 사용하여, 패드부를 드러내기 위한 접촉 구멍의 높이가 더욱 높아지게 된다.
한편, 박막 트랜지스터의 박막 층을 패터닝하기 위하여, 포토리소그라피 공정을 이용하는데, 이 때 이용되는 포토 마스크의 수가 늘어날수록 제조 비용은 증가하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 신호선의 패드부와 연결 부재 사이의 높이 차이를 줄여 패드부와 연결 부재가 서로 잘 연결될 수 있는 박막 트랜지스터 표시판과 제조 비용 증가를 방지할 수 있는 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판에 배치되어 있는 게이트선과 게이트 패드부, 상기 게이트선과 상기 게이트 패드부 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 데이터선과 데이터 패드부, 상기 게이트 패드부에 대응되는 위치에 배치되어 있는 게이트 보조 패드부, 상기 데이터선 위에 배치되어 있으며, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제1 절연막, 상기 제1 절연막 위에 배치되어 있는 제1 전기장 생성 전극, 상기 제1 전기장 생성 전극 위에 배치되어 있으며, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제2 절연막, 그리고 상기 제2 절연막 위에 배치되어 있는 제2 전기장 생성 전극을 포함하고, 상기 보조 게이트 패드부와 상기 게이트 절연막에는 상기 게이트 패드부를 드러내는 접촉 구멍이 형성되어 있다.
상기 제1 접촉 구멍을 덮고 있는 연결 부재를 더 포함하고, 상기 연결 부재는 상기 제1 전기장 생성 전극과 상기 제2 전기장 생성 전극 중 적어도 하나와 동일한 층으로 이루어질 수 있다.
상기 게이트 패드부와 상기 보조 게이트 패드부 사이에는 상기 게이트 절연막이 배치될 수 있다.
상기 보조 게이트 패드부는 상기 데이터선과 동일한 층으로 이루어질 수 있다.
상기 접촉 구멍은 하나 이상일 수 있다.
상기 접촉 구멍의 평면 모양은 다각형, 원형, 또는 타원형일 수 있다.
상기 데이터 패드부에 대응되는 위치에 배치되어 있는 보조 데이터 패드부를 더 포함할 수 있다.
상기 데이터 패드부와 상기 보조 데이터 패드부 사이에는 상기 게이트 절연막이 배치될 수 있다.
상기 보조 데이터 패드부는 상기 게이트선과 동일한 층으로 이루어질 수 있다.
상기 제1 전기장 생성 전극과 상기 제2 전기장 생성 전극 중 어느 하나는 판형이고, 나머지 하나는 가지 전극을 포함할 수 있다.
상기 제1 절연막은 유기 절연물을 포함하고, 표면이 평탄할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선과 게이트 패드부를 형성하는 단계, 상기 게이트선과 상기 게이트 패드부에 게이트 절연막을 적층하는 단계, 상기 게이트 절연막 위에 데이터선, 데이터 패드부, 관통 구멍 가지는 게이트 보조 패드부를 형성하는 단계, 상기 데이터선 위에, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제1 절연막을 형성하고, 상기 게이트 절연막에 상기 관통 구멍과 일렬로 정렬되어 있으며, 상기 게이트 패드부를 드러내는 접촉 구멍을 형성하는 단계, 상기 제1 절연막 위에 제1 전기장 생성 전극을 형성하는 단계, 상기 제1 전기장 생성 전극 위에, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 제2 절연막을 형성하는 단계, 그리고 상기 제2 절연막 위에 제2 전기장 생성 전극을 형성하는 단계를 포함한다.
상기 제1 전기장 생성 전극을 형성하는 단계와 상기 제2 전기장 생성 전극을 형성하는 단계 중 적어도 하나의 단계와 함께, 상기 제1 접촉 구멍을 덮고 있는 연결 부재를 형성하는 단계를 포함할 수 있다.
상기 접촉 구멍을 형성하는 단계는 상기 보조 게이트 패드부를 식각 마스크로 하여, 상기 게이트 절연막을 식각할 수 있다.
상기 연결 부재를 형성하는 단계는 상기 보조 게이트 패드부 위에 상기 제1 전기장 생성 전극 또는 제2 전기장 생성 전극을 이루는 도전층을 적층하는 단계, 상기 적층된 도전층 위에 배치되며, 상기 보조 게이트 패드부를 완전히 덮는 감광막 패턴을 형성하는 단계, 그리고, 상기 감광막 패턴을 식각 마스크로 하여, 상기 도전층을 식각하는 단계를 포함할 수 있다.
상기 게이트선 및 상기 게이트 패드부를 형성하는 단계와 동시에 상기 데이터 패드부에 대응되는 위치에 배치되어 있는 보조 데이터 패드부를 형성하는 단계를 포함할 수 있다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 패드부에는 두꺼운 유기 절연막이 배치되지 않아, 신호선의 패드부와 연결 부재 사이의 높이 차이를 줄여 패드부와 연결 부재가 서로 잘 연결될 수 있다. 또한, 추가적인 포토 마스크가 필요하지 않아, 제조 비용 증가를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5, 도 8, 도 11, 도 14, 도 17, 도 20, 도 23, 도 26, 도 29, 도 32, 도 35는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 6, 도 9, 도 12, 도 15, 도 18, 도 21, 도 24, 도 27, 도 30, 도 33, 도 36은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 III-III 선을 따라 잘라 도시한 단면도이다.
도 7, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 28, 도 31, 도 34, 도 37은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 IV-IV 선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 내지 도 4를 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이고, 도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 4를 참고하면, 절연 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 공통 전압선(common voltage line)(125), 그리고 복수의 보조 데이터 패드부(128)를 포함하는 복수의 게이트 도전체가 형성되어 있다.
각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
공통 전압선(125)은 공통 전압(Vcom) 등 소정의 전압을 전달하고 대체로 가로 방향으로 뻗으며 게이트선(121)에 실질적으로 평행할 수 있다. 각 공통 전압선(125)은 복수의 확장부(126)를 포함할 수 있다.
보조 데이터 패드부(128)는 뒤에서 설명할 데이터 패드부의 아래에 배치되어 있다. 보조 데이터 패드부(128)는 데이터 패드부의 아래에 배치되어, 데이터 패드부의 높이를 높여 주는 역할을 한다. 보조 데이터 패드부(128)은 생략 가능하다.
게이트 도전체(121, 125, 128)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 도전체(121, 125, 128) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140)에는 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)이 형성되어 있다. 제1 접촉 구멍(181)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다.
게이트 절연막(140) 위에는 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 게이트 전극(124)을 향해 확장되어 있는 확장부(154)를 가질 수 있다. 반도체(151) 위에는 저항성 접촉 부재(ohmic contact)(도시하지 않음)가 배치되어 있고, 저항성 접촉 부재는 생략될 수 있다.
저항성 접촉 부재 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175), 복수의 보조 게이트 패드부(178)를 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121) 및 공통 전압선(125)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
보조 게이트 패드부(178)는 게이트 패드부(129) 위에 배치되며, 게이트 절연막(140)에 형성되어 있는 제1 접촉 구멍(181)에 대응하는 부분은 제거되어 있다.
보조 게이트 패드부(178)의 아래에는 제1 반도체(158)와 제1 접촉 보조 부재(168)가 배치되어 있다. 제1 반도체(158)와 제1 접촉 보조 부재(168) 중 게이트 절연막(140)에 형성되어 있는 제1 접촉 구멍(181)에 대응하는 부분은 제거되어 있다.
이에 의해, 제1 접촉 구멍(181)은 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있으며, 게이트 패드부(129)는 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있는 제1 접촉 구멍(181)을 통해 뒤에서 설명할 연결 부재와 연결된다.
데이터 도전체(171, 175, 178)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
데이터 패드부(179) 아래에는 제2 반도체(159)와 제2 접촉 보조 부재(169)가 배치되어 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 확장부(154)와 함께 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 반도체(151)는 박막 트랜지스터의 채널 부분을 제외하면 데이터 도전체(171, 175, 178)과 거의 동일한 평면 형태를 가질 수 있다.
데이터선(171)과 드레인 전극(175) 및 노출된 반도체(151)의 확장부(154) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180x)은 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 제거되어 있다.
제1 보호막(180x) 위에는 제2 보호막(180y)이 위치한다. 제2 보호막(180y)은 유기 물질을 포함하고, 데이터선(171)을 덮으며 제2 보호막(180y)의 표면은 대체로 평탄할 수 있다.
도시하지는 않았지만, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 제2 보호막(180y)은 색필터일 수 있고, 이 경우 제2 보호막(180y) 위에 배치되어 있는 막을 더 포함할 수도 있다. 예를 들어, 색필터 위에 배치되어, 색필터의 안료가 액정층으로 유입되는 것을 방지하기 위한, 덮개막(capping layer)을 더 포함할 수 있고, 덮개막은 질화규소(SiNx)와 같은 절연물질로 이루어질 수 있다.
제2 보호막(180y)은 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 제거되어 있다.
제1 보호막(180x), 제2 보호막(180y) 및 게이트 절연막(140)에는 공통 전압선(125)의 일부를 드러내는 제2 접촉 구멍(184)이 형성되어 있다.
제2 보호막(180y) 위에는 공통 전극(131)이 형성되어 있다. 공통 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 공통 전극(131)은 접촉 구멍(184)을 통해 공통 전압선(125)과 전기적으로 연결되어 공통 전압선(125)으로부터 공통 전압(Vcom) 등 소정의 전압을 인가 받는다. 본 실시예에서 공통 전극(131)은 면형으로서 기판(110) 전면 위에 통판으로 형성되어 있을 수 있다.
공통 전극(131) 위에는 제3 보호막(180z)이 형성되어 있고, 그 위에 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제1 보호막(180x), 제2 보호막(180y) 및 제3 보호막(180z)에는 드레인 전극(175)의 일부를 드러내는 복수의 제3 접촉 구멍(183)이 형성되어 있고, 화소 전극(191)은 제3 접촉 구멍(183)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받는다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 화소 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다.
데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 공통 전극(131)과 함께 액정층(3)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 제3 보호막(180z)의 아래에 공통 전극(131)이 배치되고, 제3 보호막(180z)의 위에 화소 전극(191)이 배치되지만, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 제3 보호막(180z) 아래에 화소 전극(191)이 배치되고, 제3 보호막(180z) 위에 공통 전극(131)이 배치될 수 있다. 또한, 공통 전극(131)과 화소 전극(191) 중 어느 하나는 가지 전극을 포함할 수 있고, 나머지 하나는 판형일 수 있다.
즉, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 모든 특징은 박막 트랜지스터 표시판 위에 두 개의 전기장 생성 전극인 공통 전극과 화소 전극이 모두 배치되는 모든 경우에 적용 가능하다.
게이트 패드부(129) 위에 배치되어 있는 보조 게이트 패드부(178)에는 제1 연결 부재(81)가 배치되어 있고, 데이터 패드부(179) 위에는 제2 연결 부재(82)가 배치되어 있다. 제1 연결 부재(81)는 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있는 제1 접촉 구멍(181)을 통해 게이트 패드부(129)와 연결된다. 제2 연결 부재(82)는 데이터 패드부(179)를 덮으며, 데이터 패드부(179)보다 면적이 넓을 수 있다. 제1 연결 부재(81)와 제2 연결 부재(82)는 동일한 층으로 동시에 형성된다.
제1 연결 부재(81)와 제2 연결 부재(82)는 하부막(81p, 82p)과 상부막(81q, 82q)을 포함할 수 있으며, 하부막(81p, 82p)은 전기장 생성 전극 중 상대적으로 하부에 배치되어 있는 공통 전극(131)과 동일한 층으로 이루어질 수 있고, 상부막(81q, 82q)은 전기장 생성 전극 중 상대적으로 상부에 배치되어 있는 화소 전극(191)과 동일한 층으로 이루어질 수 있다. 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 제1 연결 부재(81)와 제2 연결 부재(82)의 하부막(81p, 82p)은 전기장 생성 전극 중 상대적으로 하부에 배치되어 있는 화소 전극(191)과 동일한 층으로 이루어질 수 있고, 제1 연결 부재(81)와 제2 연결 부재(82)의 상부막(81q, 82q)은 전기장 생성 전극 중 상대적으로 상부에 배치되어 있는 공통 전극(131)과 동일한 층으로 이루어질 수 있다. 즉, 제1 연결 부재(81)와 제2 연결 부재(82)의 하부막(81p, 82p)은 전기장 생성 전극 중 상대적으로 하부에 배치되어 있는 전기장 생성 전극과 동일한 층으로 이루어지고, 제1 연결 부재(81)와 제2 연결 부재(82)의 상부막(81q, 82q)은 전기장 생성 전극 중 상대적으로 상부에 배치되어 있는 나머지 전기장 생성 전극과 동일한 층으로 이루어진다. 그러나, 제1 연결 부재(81)와 제2 연결 부재(82)는 전기장 생성 전극(131, 191) 중 어느 하나와 동일한 층으로 이루어진 단일막일 수도 있다.
그러면, 도 3 및 도 4를 참고하여, 본 실시예에 따른 박막 트랜지스터 표시판의 패드부에 대하여 보다 상세히 설명한다.
도 3을 참고하면, 기판(110) 위에 게이트 패드부(129)가 배치되어 있고, 게이트 패드부(129) 위에는 게이트 절연막(140), 제1 반도체(158), 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)가 배치되어 있다.
게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에는 게이트 패드부(129)의 일부를 드러내는 제1 접촉 구멍(181)이 형성되어 있다. 제1 접촉 구멍(181)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다.
게이트 패드부(129) 위에는 제1 연결 부재(81)가 배치되어 있다.
게이트 패드부(129)는 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있는 제1 접촉 구멍(181)을 통해 제1 연결 부재(81)와 연결된다.
제1 연결 부재(81)는 게이트 패드부(129)를 외부의 구동 회로와 전기적으로 연결하고, 게이트 패드부(129)를 덮어서 부식 등이 발생하지 않도록 보호한다.
앞서 설명하였듯이, 제1 접촉 구멍(181)은 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있다. 이 때, 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168)에 형성된 제1 접촉 구멍(181) 부근에서, 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168)가 기판 표면과 이루는 제1 테이퍼 각도(θ1)는 보조 게이트 패드부(178)에 형성된 제1 접촉 구멍(181) 부근에서 보조 게이트 패드부(178)가 기판 표면과 이루는 제2 테이퍼 각도(θ2)보다 클 수 있다. 이는 식각 속도에 따른 차이에 기인한 것으로, 일반적으로 게이트 절연막(140)은 건식 식각으로 식각하고, 보조 게이트 패드부(178)와 같은 데이터 도전체는 습식 식각으로 식각한다. 또한, 박막 트랜지스터 표시판의 데이터 도전체와 그 아래에 배치되는 반도체층을 하나의 광 마스크를 이용하여 패터닝할 경우, 데이터 도전체는 2회 식각되기 때문에, 아래에 배치되어 있는 반도체층과 테이퍼 각도가 다를 수 있다.
앞서 설명하였듯이, 전기장 생성 전극(131, 191)이 형성되어 있는 화소 영역에 배치되어 있는 제1 보호막(180x), 제2 보호막(180y), 그리고 제3 보호막(180z)은 모두 게이트 패드부(129)가 형성되어 있는 영역에서는 제거되어 있다. 이에 의하여, 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)의 높이가 높지 않아서, 제1 접촉 구멍(181) 위에 형성되는 제1 연결 부재(81)가 끊어지는 것을 방지할 수 있다.
도 4를 참고하면, 기판(110) 위에 보조 데이터 패드부(128)가 배치되어 있고, 보조 데이터 패드부(128) 위에는 게이트 절연막(140)이 배치되고, 그 위에 제2 반도체(159)와 제2 접촉 보조 부재(169)가 배치되어 있다. 제2 접촉 보조 부재(169) 위에는 데이터 패드부(179)가 배치된다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 보조 데이터 패드부(128)는 생략될 수 있다. 보조 데이터 패드부(128)는 그 위에 배치되는 데이터 패드부(179)의 높이를 높여, 외부의 구동 회로와의 접촉 특성을 높일 수 있다.
데이터 패드부(179) 위에는 제2 연결 부재(82)가 형성되어 있다. 제2 연결 부재(82)는 데이터 패드부(179)를 덮으며, 데이터 패드부(179)보다 면적이 넓을 수 있다.
앞서 설명하였듯이, 전기장 생성 전극(131, 191)이 형성되어 있는 화소 영역에 배치되어 있는 제1 보호막(180x), 제2 보호막(180y), 그리고 제3 보호막(180z)은 모두 데이터 패드부(179)가 형성되어 있는 영역에서는 제거되어 있다. 이에 의하여, 두께가 두꺼운 보호막(180x, 180y, 180z)에 접촉 구멍을 형성하여, 제2 연결 부재(82)와 데이터 패드부(179)를 연결하지 않기 때문에, 보호막의 두께에 따른 접촉 구멍의 높이에 의하여, 제2 연결 부재(82)가 끊어지는 것을 방지할 수 있다.
제2 연결 부재(82)는 데이터 패드부(179)를 외부의 구동 회로와 전기적으로 연결하고, 데이터 패드부(179)를 덮어서 부식 등이 발생하지 않도록 보호한다.
제1 연결 부재(81)와 제2 연결 부재(82)는 하부막(81p, 82p)과 상부막(81q, 82q)을 포함할 수 있으며, 하부막(81p, 82p)은 전기장 생성 전극 중 상대적으로 하부에 배치되어 있는 공통 전극(131)과 동일한 층으로 이루어질 수 있고, 상부막(81q, 82q)은 전기장 생성 전극 중 상대적으로 하부에 배치되어 있는 화소 전극(191)과 동일한 층으로 이루어질 수 있다. 즉, 제1 연결 부재(81)와 제2 연결 부재(82)는 전기장 생성 전극(131, 191)과 동일한 층으로 이루어질 수 있으며, 전기장 생성 전극(131, 191) 중 어느 하나와 동일한 층으로 이루어진 하부막(81p, 82p)과 전기장 생성 전극(131, 191) 중 나머지 하나와 동일한 층으로 이루어진 상부막(81q, 82q)을 포함할 수 있다. 그러나, 제1 연결 부재(81)와 제2 연결 부재(82)는 전기장 생성 전극(131, 191) 중 어느 하나와 동일한 층으로 이루어진 단일층일 수도 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 모든 저항성 접촉 부재(161, 168, 169)는 생략될 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 서로 중첩하는 두 개의 전기장 생성 전극(131, 191) 중 어느 하나는 판형이고 나머지 하나는 가지부를 가지는 것으로 설명하였으나, 본 발명은 하나의 표시판에 두 개의 전기장 생성 전극을 가지는 다른 모든 형태의 박막 트랜지스터 표시판에 적용 가능하다.
그러면, 도 1과 함께, 도 5 내지 도 37을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 5, 도 8, 도 11, 도 14, 도 17, 도 20, 도 23, 도 26, 도 29, 도 32, 도 35는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 II-II 선을 따라 잘라 도시한 단면도이다. 도 6, 도 9, 도 12, 도 15, 도 18, 도 21, 도 24, 도 27, 도 30, 도 33, 도 36은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 III-III 선을 따라 잘라 도시한 단면도이다. 도 7, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 28, 도 31, 도 34, 도 37은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따른 제조 단계에서, 박막 트랜지스터를 도 1의 IV-IV 선을 따라 잘라 도시한 단면도이다.
먼저, 도 1과 함께, 도 5 내지 도 7을 참고하면, 절연 기판(110) 위에 게이트 패드부(129)를 포함하는 게이트선(121), 공통 전압선(125), 그리고 복수의 보조 데이터 패드부(128)를 포함하는 게이트 도전체를 형성한다.
이어서, 게이트 도전체 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150) 및 불순물이 도핑된 비정질 규소(n+ a-Si)(160)층을 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 으로 형성한다. 진성 비정질 규소층(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소층(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다. 불순물이 도핑된 비정질 규소층(160)은 생략 가능하다. 연속적으로, 불순물이 도핑된 비정질 규소층(160) 위에 데이터 금속층(170)을 스퍼터링으로 적층한다.
그 후, 도 8 내지 도 10에 도시한 바와 같이, 데이터 금속층(170) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 제1 감광막 패턴(400a)을 형성한다. 도시하지는 않았지만, 데이터 도전체가 형성될 부분에 배치된 감광막 패턴은 박막 트랜지스터의 채널부가 형성될 부분에 배치된 감광막 패턴보다 두꺼울 수 있으며, 이러한 두께 차이는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 채널부가 형성될 부분에 배치된 감광막 패턴의 두께는 데이터 도전체가 형성될 부분에 배치된 감광막 패턴의 두께의 1/2이하로 하는 것이 바람직하다. 이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
도 11 내지 도 13에 도시한 바와 같이, 제1 감광막 패턴(400a)을 식각 마스크로 하여, 데이터 금속층(170)을 습식 식각(wet etching)으로 제거하고, 이어서, 불순물이 도핑된 비정질 규소층(160) 및 진성 비정질 규소층(150)을 건식 식각(dry etching)한다.
이어서, 도 14 내지 도 16에 도시한 바와 같이, 에치백(etch back) 공정을 이용하여 두께가 상대적으로 얇았던 박막 트랜지스터의 채널부가 형성될 부분에 배치된 감광막 패턴을 제거하고, 데이터 도전체가 형성될 부분에 배치된 감광막 패턴의 높이를 낮춰 제2 감광막 패턴(400b)을 형성한다. 이어서, 제2 감광막 패턴(400b)을 식각 마스크로 하여, 소스 전극(173)과 드레인 전극(175) 사이의 데이터 금속층(170)을 제거하여, 채널 부분의 불순물이 도핑된 비정질 규소 패턴을 노출한 후, 채널 영역에 위치한 불순물이 도핑된 비정질 규소 패턴을 건식 식각하여, 채널 부분에 배치되어 있는 반도체의 돌출부(154)를 노출하여, 박막 트랜지스터를 완성한다.
이러한 공정을 통해, 반도체(151, 154, 158, 159), 저항성 접촉 보조 부재(161, 168, 169)와 함께 데이터선(171), 데이터 패드부(179), 드레인 전극 (175) 및 보조 게이트 패드부(178)를 포함하는 데이터 도전체를 완성한다.
이 때, 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에는 앞에서 설명한 제1 접촉 구멍(181)이 형성되고, 이 때 형성된 제1 접촉 구멍(181)은 아래에 배치되어 있는 게이트 절연막(140)을 노출한다.
그 후, 도 17 내지 도 19에 도시한 바와 같이, 데이터 도전체 위에 제1 절연층(180p)과 제2 절연층(180q)을 차례로 적층한다. 제1 절연층(180p)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있고, 제2 절연층(180q)은 유기 물질을 포함하고, 그 표면은 대체로 평탄할 수 있다. 이어서, 제2 절연층(180q) 위에 제3 감광막 패턴(500)을 형성한다. 제3 감광막 패턴(500)은 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 형성되지 않는다.
도 20 내지 도 22에 도시한 바와 같이, 제3 감광막 패턴(500)을 식각 마스크로 이용하여, 제2 절연층(180q)과 제1 절연층(180p)를 순서대로 식각함으로써, 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 제거되어 있는 제1 보호막(180x)과 제2 보호막(180y)을 형성하고, 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)을 완성한다.
여기서, 제1 절연층(180p)을 식각할 때, 게이트 패드부(129)와 데이터 패드부(179)가 배치된 영역에 배치되어 있으며, 데이터 금속층인 보조 게이트 패드부(178)와 데이터 패드부(179)로 덮여 있지 않는 게이트 절연막(140)도 함께 식각된다. 따라서, 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성된 제1 접촉 구멍(181)은 게이트 절연막(140)에도 형성된다. 이러한 공정에 의해, 게이트 패드부(129)를 드러내고, 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168), 그리고 보조 게이트 패드부(178)에 형성되어 있는 제1 접촉 구멍(181)을 완성한다. 앞서 설명하였듯이, 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168)에 형성된 제1 접촉 구멍(181) 부근에서, 게이트 절연막(140), 제1 반도체(158)와 제1 접촉 보조 부재(168)가 기판 표면과 이루는 제1 테이퍼 각도(θ1)는 보조 게이트 패드부(178)에 형성된 제1 접촉 구멍(181) 부근에서 보조 게이트 패드부(178)가 기판 표면과 이루는 제2 테이퍼 각도(θ2)보다 클 수 있다.
다음으로 도 23 내지 도 24에 도시한 바와 같이, 전기장 생성 전극 중 하부에 배치되는 공통 전극(131)을 이루는 제1 전극층(130)을 적층하고 그 위에 제4 감광막 패턴(600)을 형성한다. 제4 감광막 패턴(600)은 공통 전극(131)이 형성될 위치와 게이트 패드부(129)와 데이터 패드부(179)가 형성되어 있는 영역에 배치된다. 제4 감광막 패턴(600)은 게이트 패드부(129)와 데이터 패드부(179)를 충분히 덮어 보호한다.
그 후, 도 25 내지 도 27에 도시한 바와 같이, 제4 감광막 패턴(600)을 식각 마스크로 하여, 제1 전극층(130)을 식각하여, 공통 전극(131)과 제1 연결 부재의 하부막(81p)과 제2 연결 부재(82)의 하부막(82p)을 완성한다.
이어서, 앞서 도 17 내지 도 22에 도시한 바와 유사한 방법으로, 제3 보호막(180z)을 이루는 절연층을 적층하고, 적층한 절연층 위에 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 형성되지 않는 감광막 패턴을 형성한다. 이 때, 제3 감광막 패턴(500)을 형성할 때 사용한 것과 동일한 광 마스크를 이용할 수 있다. 그 후, 적층한 절연층을 감광막 패턴을 식각 마스크로 하여 식각함으로써, 도 29 내지 도 31에 도시한 바와 같이, 표시 영역에는 배치되지만, 게이트 패드부(129)와 데이터 패드부(179)가 배치되는 영역에는 제거되어 있는 제3 보호막(180z)을 형성한다.
다음으로, 도 32 내지 도 34에 도시한 바와 같이, 전기장 생성 전극 중 상부에 배치되는 화소 전극(191)을 이루는 제2 전극층(190)을 적층하고 그 위에 제5 감광막 패턴(700)을 형성한다. 제5 감광막 패턴(700)은 화소 전극(191)이 형성될 위치와 게이트 패드부(129)와 데이터 패드부(179)가 형성되어 있는 영역에 배치된다. 제5 감광막 패턴(700)은 게이트 패드부(129)와 데이터 패드부(179)를 충분히 덮어 보호한다.
그 후, 도 35 내지 도 37에 도시한 바와 같이, 제5 감광막 패턴(700)을 식각 마스크로 하여, 제2 전극층(190)을 식각하여, 화소 전극(191)과 제1 연결 부재의 상부막(81q)과 제2 연결 부재의 상부막(82q)을 완성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 보호막을 형성할 때는 패드부를 드러내는 감광막 패턴을 형성하고, 전기장 생성 전극을 형성할 때는 패드부를 덮어 보호하는 감광막 패턴을 형성함으로써, 패드부에는 보호막이 배치되지 않도록 함과 동시에, 전기장 생성 전극층과 동일한 층으로 형성되는 연결 부재를 형성할 수 있다. 또한, 기존의 제조 공정에서 이용되는 광 마스크 수와 동일한 수의 광 마스크를 이용하기 때문에, 제조 공정 비용이 증가되지 않는다.
본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 경우, 서로 중첩하는 두 개의 전기장 생성 전극(131, 191) 중 어느 하나는 판형이고 나머지 하나는 가지부를 가지는 것으로 설명하였으나, 본 발명은 하나의 표시판에 두 개의 전기장 생성 전극을 가지는 다른 모든 형태의 박막 트랜지스터 표시판에 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 절연 기판 위에 게이트선과 게이트 패드부를 형성하는 단계,
    상기 게이트선과 상기 게이트 패드부에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 위에 데이터선, 데이터 패드부, 관통 구멍 가지는 보조 게이트 패드부를 형성하는 단계, 상기 보조 게이트 패드부는 상기 게이트 패드부와 중첩하고 상기 데이터선과 동일한 층으로 이루어지고,
    상기 데이터선 위에, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있으며, 무기물질을 포함하는 제1 보호층과 상기 제1 보호층 위에 위치하고 유기물질을 포함하는 제2 보호층을 형성하고, 상기 게이트 절연막에 상기 관통 구멍과 일렬로 정렬되어 있으며, 상기 게이트 패드부를 드러내는 접촉 구멍을 형성하는 단계,
    상기 제2 보호층 위에 상기 게이트선과 상기 데이터선을 포함하는 화소 영역에 제1 전기장 생성 전극을 형성하는 단계, 상기 제1 전기장 생성 전극은 상기 게이트 패드부와 중첩하지 않고,
    상기 제1 전기장 생성 전극 위에, 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 절연막을 형성하는 단계, 그리고
    상기 절연막 위에 상기 게이트선과 상기 데이터선을 포함하는 화소 영역에 제2 전기장 생성 전극을 형성하는 단계를 포함하고, 상기 제1 전기장 생성 전극은 상기 데이터 패드부와 중첩하지 않고,
    상기 제1 보호층 및 상기 제2 보호층을 형성하고, 상기 게이트 절연막에 상기 접촉 구멍을 형성하는 단계는
    상기 데이터선 위에, 제1 보호층을 적층하는 단계,
    상기 제1 보호층 위에 제2 보호층을 적층하는 단계,
    상기 게이트 패드부와 상기 데이터 패드부에 위치하지 않는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여, 상기 제2 보호층과 상기 제1 보호층을 차례로 식각하여 상기 게이트 패드부와 상기 데이터 패드부에는 제거되어 있는 상기 제1 보호층과 상기 제2 보호층을 형성하는 단계, 그리고
    상기 제1 보호층을 식각하는 단계와 함께 상기 게이트 패드부 위에 위치하는 상기 게이트 절연막을 식각하는 단계가 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 전기장 생성 전극을 형성하는 단계와 상기 제2 전기장 생성 전극을 형성하는 단계 중 적어도 하나의 단계와 함께, 상기 접촉 구멍을 덮고 상기 게이트 패드부와 전기적으로 연결되어 있는 연결 부재를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 접촉 구멍을 형성하는 단계는 상기 보조 게이트 패드부를 식각 마스크로 하여, 상기 게이트 절연막을 식각하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 연결 부재를 형성하는 단계는 상기 보조 게이트 패드부 위에 상기 제1 전기장 생성 전극 또는 제2 전기장 생성 전극을 이루는 도전층을 적층하는 단계,
    상기 적층된 도전층 위에 배치되며, 상기 보조 게이트 패드부를 완전히 덮는 감광막 패턴을 형성하는 단계, 그리고,
    상기 감광막 패턴을 식각 마스크로 하여, 상기 도전층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 접촉 구멍은 하나 이상인 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 접촉 구멍의 평면 모양은 다각형, 원형, 또는 타원형인 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 게이트선 및 상기 게이트 패드부를 형성하는 단계와 동시에 상기 데이터 패드부와 중첩하는 위치에 배치되어 있는 보조 데이터 패드부를 형성하는 단계를 포함하고, 상기 보조 데이터 패드부는 상기 게이트선과 동일한 층으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에서,
    상기 제1 전기장 생성 전극과 상기 제2 전기장 생성 전극 중 어느 하나는 판형이고, 나머지 하나는 가지 전극을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항에서,
    상기 제2 보호막의 표면이 평탄한 박막 트랜지스터 표시판의 제조 방법.
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