KR20140122623A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 서로 중첩하는 제1 전기장 생성 전극과 제2 전기장 생성 전극 사이에 위치하는 보호막은 두께가 얇고, 투명한 감광성 유기물질을 포함하고, 제1 전기장 생성 전극을 형성할 때, 보호막을 감광막으로 이용함으로써, 보호막과 그 아래에 위치하는 제1 전기장 생성 전극을 하나의 광 마스크를 이용하여, 함께 형성할 수 있다. 따라서, 박막 트랜지스터 표시판의 제조 비용의 증가를 방지할 수 있다.

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있다. 이러한 광시야각을 구현하기 위한 방법으로서, 화소 전극 및 공통 전극을 하나의 기판에 형성하는 액정 표시 장치가 주목받고 있다.
이러한 형태의 액정 표시 장치의 경우, 화소 전극과 공통 전극의 두 개의 전기장 생성 전극 중 적어도 하나는 복수의 절개부를 가지고, 복수의 절개부에 의해 정의되는 복수의 가지 전극을 가지게 된다.
이처럼, 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하는 경우, 각 전기장 생성 전극을 형성하기 위하여, 서로 다른 광 마스크가 필요하고, 이에 따라 제조 비용이 증가하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있는 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 유기막, 상기 유기막 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 제2 보호막, 상기 제2 보호막 위에 위치하는 제2 전극을 포함하고, 상기 유기막의 가장자리는 상기 제1 전극의 가장자리와 중첩한다.
상기 게이트선은 게이트 패드부를 포함하고, 상기 데이터선은 데이터 패드부를 포함하고, 상기 박막 트랜지스터 표시판은 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하고, 상기 유기막 위에 위치하는 차단 부재를 더 포함할 수 있다.
상기 차단 부재는 제1 전극과 동일한 층으로 이루어질 수 있다.
상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 유기막의 가장자리와 중첩할 수 있다.
상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함할 수 있다.
상기 박막 트랜지스터 표시판은 상기 게이트선 또는 상기 데이터선과 동일한 층으로 이루어지는 공통 전압선을 더 포함하고, 상기 유기막과 상기 제1 전극은 상기 공통 전압선의 일부분을 드러내는 개구부를 가지고, 상기 제2 보호막은 상기 제1 전극을 드러내는 접촉 구멍을 가지고, 상기 개구부를 통해 드러나는 상기 공통 전압선과 상기 접촉 구멍을 통해 드러나는 상기 제1 전극을 덮고 있는 연결 부재를 더 포함할 수 있다.
상기 연결 부재는 상기 제2 전극과 이격되어 있으며, 상기 제2 전극과 동일한 층으로 이루어질 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 유기막, 상기 유기막 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 제2 보호막, 상기 제2 보호막 위에 위치하는 제2 전극, 상기 제1 전극의 가장 자리의 측면을 덮고 있는 제3 보호막을 포함하고, 상기 제2 보호막의 가장 자리는 상기 제1 전극의 가장 자리와 중첩할 수 있다.
상기 제2 보호막의 가장자리는 상기 제1 전극의 가장자리보다 돌출될 수 있다.
상기 제3 보호막의 가장자리는 상기 제2 보호막의 가장자리와 거의 일치할 수 있다.
상기 게이트선은 게이트 패드부를 포함하고, 상기 데이터선은 데이터 패드부를 포함하고, 상기 박막 트랜지스터 표시판은 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하고, 상기 유기막 위에 위치하는 차단 부재를 더 포함하고, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리와 중첩할 수 있다.
상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리보다 돌출될 수 있다.
상기 제3 보호막은 상기 차단 부재의 가장자리의 측면을 덮고, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제3 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리와 거의 일치할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선 및 데이터선을 형성하는 단계, 상기 게이트선 및 상기 데이터선 위에 제1 보호막을 형성하는 단계, 상기 제1 보호막 위에 유기층을 적층하는 단계, 상기 유기층 위에 도전층을 적층하는 단계, 상기 도전층 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여, 상기 도전층을 식각하여 제1 전극을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여, 상기 유기층을 식각하여, 유기막을 형성하는 단계, 상기 제1 전극 위에 제2 보호막을 형성하는 단계, 그리고 상기 제2 보호막 위에 제2 전극을 형성하는 단계를 포함한다.
상기 게이트선을 형성하는 단계는 상기 게이트선에 연결되어 있는 게이트 패드부를 형성하고, 상기 데이터선을 형성하는 단계는 상기 데이터선에 연결되어 있는 데이터 패드부를 형성하고, 상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 차단 부재를 형성하는 단계를 더 포함할 수 있다.
상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 유기막의 가장자리와 중첩하도록 형성할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법에서, 상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함하도록 형성할 수 있다.
상기 게이트선을 형성하는 단계 또는 상기 데이터선을 형성하는 단계는 공통 전압선을 형성하는 단계를 더 포함하고, 상기 유기막과 상기 제1 전극을 형성하는 단계는 상기 공통 전압선의 일부분을 드러내는 개구부를 형성하는 단계를 더 포함하고, 상기 제2 보호막을 형성하는 단계는 상기 제1 전극을 드러내는 접촉 구멍을 형성하는 단계를 더 포함하고, 상기 개구부를 통해 드러나는 상기 공통 전압선과 상기 접촉 구멍을 통해 드러나는 상기 제1 전극을 덮고 있는 연결 부재를 형성하는 단계를 더 포함할 수 있다.
상기 연결 부재는 상기 제2 전극과 동일한 층으로 함께 형성할 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 판 위에 게이트선 및 데이터선을 형성하는 단계, 상기 게이트선 및 상기 데이터선 위에 제1 보호막을 형성하는 단계, 상기 제1 보호막 위에 유기막을 형성하는 단계, 상기 유기막 위에 도전층을 적층하는 단계, 상기 도전층 위에 제1 절연막을 적층하는 단계, 상기 절연막 위에 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여, 상기 도전층을 식각하여 제1 전극을 형성하는 단계, 상기 제1 전극의 가장자리의 측면을 덮는 제3 보호막을 형성하는 단계, 그리고 상기 제2 보호막과 상기 제3 보호막 위에 제2 전극을 형성하는 단계를 포함한다.
상기 제1 전극을 식각하는 단계는 상기 제2 보호막의 가장자리는 상기 제1 전극의 가장자리보다 돌출되도록 상기 도전층을 식각할 수 있다.
상기 제3 보호막을 형성하는 단계에서, 상기 제2 보호막의 가장자리는 상기 제2 보호막의 가장자리와 거의 일치하도록 형성할 수 있다.
상기 게이트선을 형성하는 단계는 상기 게이트선에 연결되어 있는 게이트 패드부를 형성하고, 상기 데이터선을 형성하는 단계는 상기 데이터선에 연결되어 있는 데이터 패드부를 형성하고, 상기 박막 트랜지스터 표시판의 제조 방법은 상기 제2 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 차단 부재를 형성하는 단계를 더 포함하고, 상기 박막 트랜지스터 표시판의 제조 방법에서, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리와 중첩하도록 형성할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법에서, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리보다 돌출되도록 형성되도록 형성할 수 있다.
상기 제3 보호막을 형성하는 단계는 상기 차단 부재의 가장자리의 측면을 덮는 제4 보호막을 형성하는 단계를 더 포함하고, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제4 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리와 거의 일치하도록 형성할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 하나의 표시판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5, 도 8, 도 11, 도 14, 도 17, 도 20, 도 23, 도 26, 그리고 도 29는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 II-II' 선을 따라 잘라 도시한 단면도이다.
도 6, 도 9, 도 12, 도 15, 도 18, 도 21, 도 24, 도 27, 그리고 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 III-III 선을 따라 잘라 도시한 단면도이다.
도 7, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 28, 그리고 도 31은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 32는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 33은 도 32의 박막 트랜지스터 표시판을 XXXIII- XXXIII 선을 따라 잘라 도시한 단면도이다.
도 34는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 35는 도 34의 박막 트랜지스터 표시판을 XXXV-XXXV' 선을 따라 잘라 도시한 단면도이다.
도 36은 도 34의 박막 트랜지스터 표시판을 XXXVI-XXXVI 선을 따라 잘라 도시한 단면도이다.
도 37은 도 34의 박막 트랜지스터 표시판을 XXXVII-XXXVII 선을 따라 잘라 도시한 단면도이다.
도 38, 도 41, 도 44, 도 47, 도 50, 도 53, 그리고 도 56은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXV- XXXV' 선을 따라 잘라 도시한 단면도이다.
도 39, 도 42, 도 45, 도 48, 도 51, 도 54, 그리고 도 57은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXVI-XXXVI 선을 따라 잘라 도시한 단면도이다.
도 40, 도 43, 도 46, 도 49, 도 52, 도 55, 그리고 도 58은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXVII-XXXVII 선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 내지 도 4를 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이고, 도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 4를 참고하면, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
게이트 도전체(121, 124, 129)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 도전체(121, 124, 129) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다. 반도체(154) 위에는 저항성 접촉 부재(ohmic contact)(163, 165)가 배치되어 있다.
반도체(154)는 산화물 반도체를 포함할 수 있고, 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.
저항성 접촉 부재(163, 165) 위에는 데이터선(data line)(171)과 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 패드부(179)의 아래에는 제1 반도체(159)와 제1 저항성 접촉 부재(169)가 배치되어 있다. 제1 반도체(159)와 제1 저항성 접촉 부재(169)는 생략될 수 있다.
데이터 도전체(171, 175, 179)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 반도체(154)는 박막 트랜지스터의 채널 부분을 제외하면 데이터 도전체(171, 175, 179)와 거의 동일한 평면 형태를 가질 수 있다.
데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180x) 위에는 유기막(80)이 위치한다. 유기막(80)은 제1 보호막(180x)보다 두께가 두꺼우며, 평탄한 표면을 가질 수 있다.
유기막(80) 위에는 공통 전극(131)과 차단 부재(31)가 형성되어 있다. 공통 전극(131) 및 차단 부재(31)는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
공통 전극(131)은 복수의 화소가 위치하여 영상을 표시하는 표시 영역에 위치하고, 차단 부재(31)는 게이트 패드부(129)와 데이터 패드부(179)가 위치하는 주변 영역에 위치한다.
유기막(80)과 그 위에 위치하는 공통 전극(131) 및 차단 부재(31)는 서로 거의 같은 평면 형태를 가진다. 보다 구체적으로, 공통 전극(131) 및 차단 부재(31)의 가장 자리는 유기막(80)의 가장 자리와 거의 일치한다. 즉, 공통 전극(131) 및 차단 부재(31)의 가장 자리는 유기막(80)의 가장 자리와 서로 중첩한다. 유기막(80)과 그 위에 위치하는 공통 전극(131) 및 차단 부재(31)는 한번의 사진 공정을 통해 동시에 형성된다.
유기막(80)과 공통 전극(131)은 드레인 전극(175)의 일부와 중첩하는 위치에 형성된 제1 개구부(138)을 가진다.
유기막(80)과 차단 부재(31)은 게이트 패드부(129)의 일부와 중첩하는 위치에 형성된 제2 개구부(139a), 그리고 데이터 패드부(179)의 일부와 중첩하는 위치에 형성된 제3 개구부(139b)를 가진다.
공통 전극(131) 및 차단 부재(31) 위에는 제2 보호막(180y)이 위치한다. 제2 보호막(180y)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제2 보호막(180y) 및 제1 보호막(180x)에는 드레인 전극(175)의 일부를 드러내는 제1 접촉 구멍(184)이 형성되어 있다. 제1 접촉 구멍(184)은 유기막(80)과 공통 전극(131)에 형성되어 있는 제1 개구부(138) 내에 위치한다.
제2 보호막(180y), 제1 보호막(180x), 그리고 게이트 절연막(140)에는 게이트 패드부(129)를 드러내는 제2 접촉 구멍(181)이 형성되어 있다. 제2 접촉 구멍(181)은 유기막(80)과 차단 부재(31)에 형성되어 있는 제2 개구부(139a) 내에 위치한다.
제2 보호막(180y) 및 제1 보호막(180x)에는 데이터 패드부(179)를 드러내는 제3 접촉 구멍(182)이 형성되어 있다. 제3 접촉 구멍(182)은 유기막(80)과 차단 부재(31)에 형성되어 있는 제3 개구부(139b) 내에 위치한다.
제2 보호막(180y) 위에는 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)가 형성되어 있다. 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
화소 전극(191)은 제1 접촉 구멍(184)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받는다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 화소 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다.
제1 접촉 보조 부재(contact assistant)(81)는 제2 접촉 구멍(181)을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제3 접촉 구멍(182)을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 공통 전극(131)과 함께 액정층(3)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 유기막(80)과 그 위에 위치하는 공통 전극(131) 및 차단 부재(31)는 하나의 광 마스크를 이용하여, 함께 형성할 수 있다. 이에 의하여, 액정 표시 장치의 제조 비용의 증가를 방지할 수 있다. 또한, 유기막(80)과 그 위에 위치하는 공통 전극(131) 및 차단 부재(31)가 같은 평면 형태를 가지기 때문에, 공통 전극(131)의 개구부를 유기막(80)의 개구부보다 넓게 형성하는 경우보다, 공통 전극(131)의 면적이 감소하는 것을 방지할 수 있다. 또한, 게이트 패드부(129)와 데이터 패드부(179) 주변에 차단 부재(31)를 형성함으로써, 외부로부터 유입되는 정전기 등이 신호선으로 유입되는 것을 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 공통 전극(131)과 화소 전극(191) 중 어느 하나는 가지 전극을 포함할 수 있고, 나머지 하나는 면형(planar shape)일 수 있다.
그러면, 도 1 내지 도 4와 함께, 도 5 내지 도 31을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 5, 도 8, 도 11, 도 14, 도 17, 도 20, 도 23, 도 26, 그리고 도 29는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 II-II' 선을 따라 잘라 도시한 단면도이다. 도 6, 도 9, 도 12, 도 15, 도 18, 도 21, 도 24, 도 27, 그리고 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 III-III 선을 따라 잘라 도시한 단면도이다. 도 7, 도 10, 도 13, 도 16, 도 19, 도 22, 도 25, 도 28, 그리고 도 31은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 1의 IV-IV 선을 따라 잘라 도시한 단면도이다.
먼저, 도 5 내지 도 7을 참고하면, 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 그리고 게이트 패드부(129)를 포함하는 게이트 도전체(121, 124, 129)를 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 게이트 절연막(140) 위에, 반도체(154), 제1 반도체(159), 저항성 접촉 부재(163, 165), 제1 저항성 접촉 부재(169), 그리고 데이터선(171), 드레인 전극(175), 그리고 데이터 패드부(179)를 포함하는 데이터 도전체(171, 175, 179)를 형성한다.
데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에 제1 보호막(180x)을 적층한다.
도 8 내지 도 10에 도시한 바와 같이, 제1 보호막(180x) 위에 유기막(80)을 적층한다.
도 11 내지 도 13을 참고하면, 유기막(80) 위에 제1 도전층(10)을 적층한다.
다음으로, 도 14 내지 도 16에 도시한 바와 같이, 감광막을 적층하고 노광 및 현상하여, 제1 감광막 패턴(400)을 형성한다.
도 17 내지 도 19에 도시한 바와 같이, 제1 감광막 패턴(400)을 마스크로 하여, 제1 도전층(10)을 식각하여, 공통 전극(131) 및 차단 부재(31)를 형성한다.
도 20 내지 도 22를 참고하면, 공통 전극(131) 및 차단 부재(31)를 마스크로 하여, 유기막(80)을 애싱(ashing)하여, 유기막(80)에 드레인 전극(175)의 일부와 중첩하는 위치에 형성된 제1 개구부(138), 게이트 패드부(129)의 일부와 중첩하는 위치에 형성된 제2 개구부(139a), 그리고 데이터 패드부(179)의 일부와 중첩하는 위치에 형성된 제3 개구부(139b)를 형성한다.
이 때, 유기막(80)과 함께 제1 감광막 패턴(400)의 일부도 애싱되어 제1 감광막 패턴(400)의 높이도 낮아져서, 제1 높이(H1)가 된다. 제1 높이(H1)은 약 2.5㎛ 이상일 수 있다. 높이가 낮아진 유기막(80)의 제1 높이(H1)를 유지함으로써, 그 아래에 위치하는 공통 전극(131) 및 차단 부재(31)의 해이즈(haze)를 방지할 수 있다.
다음으로, 도 23 내지 도 25에 도시한 바와 같이, 제1 감광막 패턴(400)을 제거한다.
도 26 내지 도 28을 참고하면, 유기막(80)과 차단 부재(31) 위에 제2 보호막(180y)을 적층한다.
그 후, 도 29 내지 도 31에 도시한 바와 같이, 제2 보호막(180y) 및 제1 보호막(180x)에 드레인 전극(175)의 일부를 드러내는 제1 접촉 구멍(184)을 형성하고, 제2 보호막(180y), 제1 보호막(180x), 그리고 게이트 절연막(140)에 게이트 패드부(129)를 드러내는 제2 접촉 구멍(181)을 형성하고, 제2 보호막(180y) 및 제1 보호막(180x)에 데이터 패드부(179)를 드러내는 제3 접촉 구멍(182)을 형성한다.
제1 접촉 구멍(184)은 유기막(80)과 공통 전극(131)에 형성되어 있는 제1 개구부(138) 내에 위치하고, 제2 접촉 구멍(181)은 유기막(80)과 차단 부재(31)에 형성되어 있는 제2 개구부(139a) 내에 위치하고, 제3 접촉 구멍(182)은 유기막(80)과 차단 부재(31)에 형성되어 있는 제3 개구부(139b) 내에 위치한다.
다음으로, 도 2 내지 도 4에 도시한 바와 같이, 제2 보호막(180y) 위에 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)를 형성한다.
화소 전극(191)은 제1 접촉 구멍(184)을 통하여 드레인 전극(175)과 전기적으로 연결된다. 제1 접촉 보조 부재(81)는 제2 접촉 구멍(181)을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제3 접촉 구멍(182)을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 유기막(80)과 그 위에 위치하는 공통 전극(131) 및 차단 부재(31)는 하나의 광 마스크를 이용하여, 함께 형성한다. 이에 의하여, 액정 표시 장치의 제조 비용의 증가를 방지할 수 있다.
그러면, 도 1 내지 도 4와 함께, 도 32 및 도 33을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 32는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 33은 도 32의 박막 트랜지스터 표시판을 XXXIII- XXXIII 선을 따라 잘라 도시한 단면도이다.
도 32를 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 내지 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판과 거의 유사하다.
동일한 구성 요소에 대한 구체적인 설명은 생략한다.
도 32 및 도 33을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 내지 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 게이트선(121)과 동일한 층으로 이루어진 공통 전압선(common voltage line)(125)이 형성되어 있다.
공통 전압선(125)은 공통 전압 등 소정의 전압을 전달하고 대체로 가로 방향으로 뻗으며 게이트선(121)에 실질적으로 평행할 수 있다. 공통 전압선(125)은 확장부(126)를 포함할 수 있다.
공통 전압선(125) 위에는 게이트 절연막(140), 제1 보호막(180x), 유기막(80), 공통 전극(131), 제2 보호막(180y)이 차례로 형성되어 있다. 유기막(80)과 공통 전극(131)은 공통 전압선(125)의 확장부(126)와 중첩하는 위치에 형성된 제4 개구부(139c)를 가진다. 또한, 제2 보호막(180y), 제1 보호막(180x), 그리고 게이트 절연막(140)에는 공통 전압선(125)의 확장부(126)를 드러내는 제4 접촉 구멍(185)이 형성되어 있고, 제2 보호막(180y)에는 공통 전극(131)의 일부를 드러내는 제5 접촉 구멍(186)이 형성되어 있다. 제4 접촉 구멍(185)은 유기막(80) 및 공통 전극(131)에 형성되어 있는 제4 개구부(139c) 내에 위치한다.
제2 보호막(180y) 위에는 제1 연결 부재(93)가 형성되어 있다. 제1 연결 부재(93)는 화소 전극(191)과 동일한 층으로 이루어지고, 화소 전극(191)과는 이격되어 있다. 제1 연결 부재(93)는 제4 접촉 구멍(185)을 통해 드러나 있는 공통 전압선(125)의 확장부(126)와 제5 접촉 구멍(186)을 통해 드러나 있는 공통 전극(131)을 덮어, 공통 전압선(125)의 확장부(126)와 공통 전극(131)을 서로 연결한다. 이에 의하여, 공통 전압선(125)을 통해 전달되는 공통 전압을 공통 전극(131)에 전달한다.
본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)과 동일한 층으로 이루어진 공통 전압선(125)을 포함하였으나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)과 동일한 층으로 이루어진 공통 전압선을 포함할 수도 있다. 이 때, 공통 전압선의 확장부를 드러내는 접촉 구멍은 제2 보호막(180y) 및 제1 보호막(180x)에 형성될 수 있다. 또한, 공통 전압선은 데이터선과 나란하게 뻗을 수 있다.
앞서 도 1 내지 도 4를 참고로 설명한 실시예에 따른 박막 트랜지스터의 많은 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 34 내지 도 37을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 34는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 35는 도 34의 박막 트랜지스터 표시판을 XXXV-XXXV' 선을 따라 잘라 도시한 단면도이고, 도 36은 도 34의 박막 트랜지스터 표시판을 XXXVI-XXXVI 선을 따라 잘라 도시한 단면도이고, 도 37은 도 34의 박막 트랜지스터 표시판을 XXXVII-XXXVII 선을 따라 잘라 도시한 단면도이다.
도 34 내지 도 37을 참고하면, 절연 기판(110) 위에 게이트선(121)이 형성되어 있다. 게이트선(121)은 게이트 전극(124)과 게이트 패드부(129)를 포함한다.
게이트 도전체(121, 124, 129) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다. 반도체(154) 위에는 저항성 접촉 부재(163, 165)가 형성되어 있다.
반도체(154)는 산화물 반도체를 포함할 수 있고, 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.
저항성 접촉 부재(163, 165) 위에는 데이터선(171)과 드레인 전극(175)이 형성되어 있다. 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 소스 전극(173)과 데이터 패드부(179)를 포함한다.
데이터 패드부(179)의 아래에는 제1 반도체(159)와 제1 저항성 접촉 부재(169)가 배치되어 있다. 제1 반도체(159)와 제1 저항성 접촉 부재(169)는 생략될 수 있다.
데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에는 제1 보호막(180x)이 위치하며, 제1 보호막(180x)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180x) 위에는 유기막(80)이 위치한다. 유기막(80)은 제1 보호막(180x)보다 두께가 두꺼우며, 평탄한 표면을 가질 수 있다.
유기막(80) 위에는 공통 전극(131)과 차단 부재(31)가 형성되어 있다. 공통 전극(131) 및 차단 부재(31)는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
공통 전극(131)은 드레인 전극의 일부와 중첩하는 위치에 형성되어 있는 제1 개구부(138)를 가진다.
공통 전극(131)은 복수의 화소가 위치하여 영상을 표시하는 표시 영역에 위치하고, 차단 부재(31)는 게이트 패드부(129)와 데이터 패드부(179)가 위치하는 주변 영역에 위치한다.
공통 전극(131) 및 차단 부재(31) 위에는 제2 보호막(180y)이 형성되어 있다. 제2 보호막(180y)의 평면 형태는 공통 전극(131) 및 차단 부재(31)의 평면 형태와 거의 유사하다. 다시 말해, 제2 보호막(180y)의 가장 자리는 공통 전극(131) 및 차단 부재(31)의 가장 자리와 중첩한다. 즉, 제2 보호막(180y)과 공통 전극(131) 및 차단 부재(31)을 하나의 광 마스크를 이용하여, 함께 형성할 수 있다.
그러나, 제2 보호막(180y)의 가장 자리는 공통 전극(131) 및 차단 부재(31)의 가장 자리보다 돌출되어 있다. 즉, 공통 전극(131) 및 차단 부재(31)와 그 위에 위치하는 제2 보호막(180y)은 아래쪽에 위치하는 층보다 위에 위치하는 층이 돌출되어 있는 역 테이퍼(inverse taper) 구조를 가진다.
공통 전극(131) 및 차단 부재(31)의 가장 자리에는 제3 보호막(180z)이 형성되어 있다. 제3 보호막(180z)은 제2 보호막(180y)의 아래에 위치하고, 공통 전극(131) 및 차단 부재(31)의 가장 자리를 둘러싸도록 형성된다.
제3 보호막(180z)의 가장 자리는 제2 보호막(180y)의 가장 자리와 거의 일치하도록 형성된다.
이처럼, 본 실시예에 따른 박막 트랜지스터 표시판에 따르면, 제2 보호막(180y)의 아래에 위치하고, 공통 전극(131) 및 차단 부재(31)의 가장 자리를 둘러싸고 있는 제3 보호막(180z)을 포함함으로써, 같은 층에 위치하는 공통 전극(131) 및 차단 부재(31)와 제3 보호막(180z), 그리고 그 위에 위치하는 제2 보호막(180y)이 역 테이퍼 구조를 가지지 않게 된다.
유기막(80) 및 제1 보호막(180x)에는 드레인 전극(175)의 일부를 드러내는 제1 접촉 구멍(184)이 형성되어 있다.
유기막(80), 제1 보호막(180x), 그리고 게이트 절연막(140)에는 게이트 패드부(129)의 일부를 드러내는 제2 접촉 구멍(181)이 형성되어 있다.
유기막(80) 및 제1 보호막(180x)에는 데이터 패드부(179)를 드러내는 제3 접촉 구멍(182)이 형성되어 있다.
제2 보호막(180y) 및 제3 보호막(180z) 위에는 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)가 형성되어 있다. 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
화소 전극(191)은 제1 접촉 구멍(184)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받는다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 화소 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다.
제1 접촉 보조 부재(81)는 제2 접촉 구멍(181)을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제3 접촉 구멍(182)을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 공통 전극(131)과 함께 액정층(3)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우,, 제2 보호막(180y)과 공통 전극(131) 및 차단 부재(31)을 하나의 광 마스크를 이용하여, 함께 형성할 수 있다.이에 의하여, 액정 표시 장치의 제조 비용의 증가를 방지할 수 있다. 또한, 게이트 패드부(129)와 데이터 패드부(179) 주변에 차단 부재(31)를 형성함으로써, 외부로부터 유입되는 정전기 등이 신호선으로 유입되는 것을 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 공통 전극(131)과 화소 전극(191) 중 어느 하나는 가지 전극을 포함할 수 있고, 나머지 하나는 면형(planar shape)일 수 있다.
그러면, 도 34 내지 도 37과 함께, 도 38 내지 도 55를 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 38, 도 41, 도 44, 도 47, 도 50, 그리고 도 53은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXV- XXXV' 선을 따라 잘라 도시한 단면도이다. 도 39, 도 42, 도 45, 도 48, 도 51, 그리고 도 54는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXVI-XXXVI 선을 따라 잘라 도시한 단면도이다. 도 40, 도 43, 도 46, 도 49, 도 52, 그리고 도 55는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 도시한 단면도로서, 도 34의 XXXVII-XXXVII 선을 따라 잘라 도시한 단면도이다.
먼저, 도 38 내지 도 40을 참고하면, 절연 기판(110) 위에 게이트선(121), 게이트 전극(124), 그리고 게이트 패드부(129)를 포함하는 게이트 도전체(121, 124, 129)를 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 게이트 절연막(140) 위에, 반도체(154), 제1 반도체(159), 저항성 접촉 부재(163, 165), 제1 저항성 접촉 부재(169), 그리고 데이터선(171), 드레인 전극(175), 그리고 데이터 패드부(179)를 포함하는 데이터 도전체(171, 175, 179)를 형성한다.
데이터 도전체(171, 175, 179) 및 노출된 반도체(154) 위에 제1 보호막(180x)을 적층한다.
제1 보호막(180x) 위에 유기막(80)을 형성하고, 제1 보호막(180x) 및 게이트 절연막(140)을 식각하여, 드레인 전극(175)의 일부를 드러내는 제1 접촉 구멍(184), 게이트 패드부(129)의 일부를 드러내는 제2 접촉 구멍(181), 그리고 데이터 패드부(179)를 드러내는 제3 접촉 구멍(182)을 형성한다.
다음으로, 유기막(80) 위에 제2 도전층(30)을 적층하고, 제2 도전층(30) 위에 제1 절연층(40)을 적층한다.
다음으로, 도 41 내지 도 43에 도시한 바와 같이, 제1 절연층(40) 위에 감광막을 적층하고 노광 및 현상하여, 제2 감광막 패턴(500)을 형성한다.
도 44 내지 도 46에 도시한 바와 같이, 제2 감광막 패턴(500)을 식각 마스크로 하여, 제1 절연층(40)을 식각하여 제2 보호막(180y)을 형성한다.
도 47 내지 도 49에 도시한 바와 같이, 제2 감광막 패턴(500)을 식각 마스크로 하여, 제2 도전층(30)을 식각하여, 공통 전극(131) 및 차단 부재(31)을 형성한다.
이 때, 제2 도전층(30)만 식각할 수 있고, 드레인 전극(175), 게이트 패드부(129), 그리고 데이터 패드부(179)는 식각할 수 없는 식각액을 사용한다.
또한, 공통 전극(131) 및 차단 부재(31)을 충분히 식각하여, 공통 전극(131) 및 차단 부재(31)의 가장 자리는 제2 보호막(180y)의 가장 자리의 안쪽으로 위치하도록 형성한다. 이에 따라, 제2 보호막(180y)의 가장 자리는 공통 전극(131) 및 차단 부재(31)의 가장 자리보다 돌출된다.
도 50 내지 도 52에 도시한 바와 같이, 제2 감광막 패턴(500)을 애싱 등으로 제거한다.
다음으로 도 53 내지 도 55에 도시한 바와 같이, 제2 보호막(180y) 위에 충분한 두께를 가지는 제2 절연층(50)을 적층한다.
도 56 내지 도 58를 참고하면, 제2 절연층(50)을 건식 식각하여, 제2 보호막(180y) 및 접촉 구멍(184, 181, 182)에 위치하는 제2 절연층(50)을 제거하여, 공통 전극(131) 및 차단 부재(31)의 가장 자리를 둘러싸는 제3 보호막(180z)을 형성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 공통 전극(131) 및 차단 부재(31), 그리고 그 위에 위치하는 제2 보호막(180y)을 하나의 광마스크를 이용하여, 함께 형성하고, 제2 보호막(180y)의 아래에 위치하고, 공통 전극(131) 및 차단 부재(31)의 가장 자리를 둘러싸는 제3 보호막(180z)을 형성함으로써, 같은 층에 위치하는 공통 전극(131) 및 차단 부재(31)와 제3 보호막(180z), 그리고 그 위에 위치하는 제2 보호막(180y)이 역 테이퍼 구조를 가지지 않도록 한다.
다음으로, 도 35 내지 도 37에 도시한 바와 같이, 제2 보호막(180y) 및 제3 보호막(180z) 위에 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)을 형성한다.
화소 전극(191)은 제1 접촉 구멍(184)을 통하여 드레인 전극(175)과 전기적으로 연결된다. 제1 접촉 보조 부재(81)는 제2 접촉 구멍(181)을 통해 드러나는 게이트 패드부(129) 위에 위치하고, 제2 접촉 보조 부재(82)는 제3 접촉 구멍(182)을 통해 드러나는 데이터 패드부(179) 위에 위치한다.
앞서 설명하였듯이, 공통 전극(131) 및 차단 부재(31)의 가장 자리를 둘러싸는 제3 보호막(180z)을 형성함으로써, 같은 층에 위치하는 공통 전극(131) 및 차단 부재(31)와 제3 보호막(180z), 그리고 그 위에 위치하는 제2 보호막(180y)이 역 테이퍼 구조를 가지지 않도록 한다. 따라서, 제2 보호막(180y)과 제3 보호막(180z) 위에 형성되는 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)이 역 테이퍼 구조에 의해 단선되는 것을 방지할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 공통 전극(131) 및 차단 부재(31), 그리고 그 위에 위치하는 제2 보호막(180y)은 하나의 광 마스크를 이용하여, 함께 형성한다. 이에 의하여, 액정 표시 장치의 제조 비용의 증가를 방지할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 모든 특징은 박막 트랜지스터 표시판 위에 두 개의 전기장 생성 전극인 공통 전극과 화소 전극이 모두 배치되는 모든 경우에 적용 가능하다.
앞서 설명한 실시예들에 따른 박막 트랜지스터 표시판의 경우, 서로 중첩하는 두 개의 전기장 생성 전극 중 어느 하나는 면형이고 나머지 하나는 가지부를 가지는 것으로 설명하였으나, 본 발명은 하나의 표시판에 두 개의 전기장 생성 전극을 가지는 다른 모든 형태의 박막 트랜지스터 표시판에 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (30)

  1. 절연 기판,
    상기 절연 기판 위에 위치하는 게이트선 및 데이터선,
    상기 게이트선 및 상기 데이터선 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 유기막,
    상기 유기막 위에 위치하는 제1 전극,
    상기 제1 전극 위에 위치하는 제2 보호막,
    상기 제2 보호막 위에 위치하는 제2 전극을 포함하고,
    상기 유기막의 가장자리는 상기 제1 전극의 가장자리와 중첩하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 게이트선은 게이트 패드부를 포함하고,
    상기 데이터선은 데이터 패드부를 포함하고,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하고, 상기 유기막 위에 위치하는 차단 부재를 더 포함하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 차단 부재는 상기 제1 전극과 동일한 층으로 이루어지는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 유기막의 가장자리와 중첩하는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함하는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 게이트선 또는 상기 데이터선과 동일한 층으로 이루어지는 공통 전압선을 더 포함하고,
    상기 유기막과 상기 제1 전극은 상기 공통 전압선의 일부분을 드러내는 개구부를 가지고,
    상기 제2 보호막은 상기 제1 전극을 드러내는 접촉 구멍을 가지고,
    상기 개구부를 통해 드러나는 상기 공통 전압선과 상기 접촉 구멍을 통해 드러나는 상기 제1 전극을 덮고 있는 연결 부재를 더 포함하는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 연결 부재는 상기 제2 전극과 이격되어 있으며, 상기 제2 전극과 동일한 층으로 이루어지는 박막 트랜지스터 표시판.
  8. 절연 기판,
    상기 절연 기판 위에 위치하는 게이트선 및 데이터선,
    상기 게이트선 및 상기 데이터선 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 유기막,
    상기 유기막 위에 위치하는 제1 전극,
    상기 제1 전극 위에 위치하는 제2 보호막,
    상기 제2 보호막 위에 위치하는 제2 전극,
    상기 제1 전극의 가장 자리의 측면을 덮고 있는 제3 보호막을 포함하고,
    상기 제2 보호막의 가장 자리는 상기 제1 전극의 가장 자리와 중첩하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제2 보호막의 가장자리는 상기 제1 전극의 가장자리보다 돌출되어 있는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제3 보호막의 가장자리는 상기 제2 보호막의 가장자리와 거의 일치하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 게이트선은 게이트 패드부를 포함하고,
    상기 데이터선은 데이터 패드부를 포함하고,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하고, 상기 유기막 위에 위치하는 차단 부재를 더 포함하는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 차단 부재는 상기 제1 전극과 동일한 층으로 이루어지는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리와 중첩하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리보다 돌출되어 있는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 제3 보호막은 상기 차단 부재의 가장자리의 측면을 덮고,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제3 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리와 거의 일치하는 박막 트랜지스터 표시판.
  16. 제8항에서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함하는 박막 트랜지스터 표시판.
  17. 절연 기판 위에 게이트선 및 데이터선을 형성하는 단계,
    상기 게이트선 및 상기 데이터선 위에 제1 보호막을 형성하는 단계,
    상기 제1 보호막 위에 유기층을 적층하는 단계,
    상기 유기층 위에 도전층을 적층하는 단계,
    상기 도전층 위에 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여, 상기 도전층을 식각하여 제1 전극을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여, 상기 유기층을 식각하여, 유기막을 형성하는 단계,
    상기 제1 전극 위에 제2 보호막을 형성하는 단계, 그리고
    상기 제2 보호막 위에 제2 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 게이트선을 형성하는 단계는 상기 게이트선에 연결되어 있는 게이트 패드부를 형성하고,
    상기 데이터선을 형성하는 단계는 상기 데이터선에 연결되어 있는 데이터 패드부를 형성하고,
    상기 제1 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 차단 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 유기막의 가장자리와 중첩하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제17항에서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제17항에서,
    상기 게이트선을 형성하는 단계 또는 상기 데이터선을 형성하는 단계는 공통 전압선을 형성하는 단계를 더 포함하고,
    상기 유기막과 상기 제1 전극을 형성하는 단계는 상기 공통 전압선의 일부분을 드러내는 개구부를 형성하는 단계를 더 포함하고,
    상기 제2 보호막을 형성하는 단계는 상기 제1 전극을 드러내는 접촉 구멍을 형성하는 단계를 더 포함하고,
    상기 개구부를 통해 드러나는 상기 공통 전압선과 상기 접촉 구멍을 통해 드러나는 상기 제1 전극을 덮고 있는 연결 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  22. 제21항에서,
    상기 연결 부재는 상기 제2 전극과 동일한 층으로 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.
  23. 절연 기판 위에 게이트선 및 데이터선을 형성하는 단계,
    상기 게이트선 및 상기 데이터선 위에 제1 보호막을 형성하는 단계
    상기 제1 보호막 위에 유기막을 형성하는 단계,
    상기 유기막 위에 도전층을 적층하는 단계,
    상기 도전층 위에 제1 절연막을 적층하는 단계,
    상기 절연막 위에 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여, 상기 절연막을 식각하여, 제2 보호막을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여, 상기 도전층을 식각하여 제1 전극을 형성하는 단계,
    상기 제1 전극의 가장자리의 측면을 덮는 제3 보호막을 형성하는 단계, 그리고
    상기 제2 보호막과 상기 제3 보호막 위에 제2 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 제23항에서,
    상기 제1 전극을 식각하는 단계는
    상기 제2 보호막의 가장자리는 상기 제1 전극의 가장자리보다 돌출되도록 상기 도전층을 식각하는 박막 트랜지스터 표시판의 제조 방법.
  25. 제24항에서,
    상기 제3 보호막을 형성하는 단계는
    상기 제2 보호막의 가장자리는 상기 제2 보호막의 가장자리와 거의 일치하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제25항에서,
    상기 게이트선을 형성하는 단계는 상기 게이트선에 연결되어 있는 게이트 패드부를 형성하고,
    상기 데이터선을 형성하는 단계는 상기 데이터선에 연결되어 있는 데이터 패드부를 형성하고,
    상기 제2 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여, 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 차단 부재를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  27. 제26항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리와 중첩하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  28. 제27항에서,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 차단 부재의 가장자리보다 돌출되도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  29. 제28항에서,
    상기 제3 보호막을 형성하는 단계는
    상기 차단 부재의 가장자리의 측면을 덮는 제4 보호막을 형성하는 단계를 더 포함하고,
    상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제4 보호막의 가장자리는 상기 게이트 패드부와 상기 데이터 패드부 주변에 위치하는 상기 제2 보호막의 가장자리와 거의 일치하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  30. 제17항에서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나는 면형이고, 나머지 하나는 가지 전극을 포함하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
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