KR20110071313A - Ｆｆｓ 모드 액정표시장치용 기판 및 그 제조방법 - Google Patents

Ｆｆｓ 모드 액정표시장치용 기판 및 그 제조방법 Download PDF

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KR20110071313A
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Abstract

본 발명은, 기판 상에 서로 교차하도록 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인이 교차하는 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터; 상기 박막 트랜지스터 상에 형성되는 제1 절연층; 상기 제1 절연층 상에 형성되는 공통 전극; 상기 공통 전극 상에 형성된 제2 절연층; 및 상기 제2 절연층 상에 형성되는 화소 전극을 포함하여 이루어지며, 상기 제1 절연층 및 상기 제2 절연층은 상기 드레인 전극이 노출되도록 소정 영역에 제1 콘택홀을 구비하고, 상기 화소 전극은 상기 제1 콘택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 연결되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판, 및 그 제조방법에 관한 것으로서,
본 발명에 따르면, 데이터 라인과 화소 전극이 동일층에 형성되어 있지 않아서 데이터 라인과 화소 전극 사이에서 발생하는 기생 커패시턴스로 인한 플리커 문제가 방지될 수 있고, 또한, 총 5회의 마스크 공정을 통해 FFS모드 액정표시장치용 기판의 제조를 완성할 수 있게 되어 제조 공정이 최소화될 수 있고, 그에 따라 생산성이 향상될 수 있다.
FFS, 플리커, 마스크

Description

ＦＦＳ 모드 액정표시장치용 기판 및 그 제조방법{Substrate for fringe field switching mode liquid crystal display device and Method of manufacturing the same}
본 발명은 액정표시장치에 관한 것으로서, 보다 구체적으로는 프린지 필드 스위칭(fringe field switching: FFS) 모드 액정표시장치에 관한 것이다.
액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.
액정표시장치는 하부기판, 상부기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
이와 같은 액정표시장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다.
그 중에서, 상기 IPS 모드와 상기 FFS 모드는 하부 기판 상에 화소 전극과 공통 전극을 배치하여 상기 화소 전극과 공통 전극 사이의 전계에 의해 액정층의 배열을 조절하는 방식이다. 특히, 상기 IPS 모드는 상기 화소 전극과 공통 전극을 평행하게 교대로 배열함으로써 양 전극 사이에서 횡전계를 일으켜 액정층의 배열을 조절하는 방식인데, 이와 같은 IPS 모드는 상기 화소 전극과 상기 공통 전극 상측 부분의 액정층의 배열이 조절되지 않아 그 영역에서 광의 투과도가 저하되는 단점이 있다.
이와 같은 IPS 모드의 단점을 해결하기 위해 고안된 것이 상기 FFS 모드이다. 상기 FFS 모드는 상기 화소 전극과 상기 공통 전극을 절연층을 사이에 두고 이격 형성시키되 하나의 전극은 판(plate) 형상으로 구성하고 다른 하나의 전극은 핑거(finger) 형상으로 구성하여 양 전극 사이에서 발생되는 프린지 필드(Fringe Field)를 통해 액정층의 배열을 조절하는 방식이다.
이하, 도면을 참조로 종래의 FFS 모드 액정표시장치의 하부 기판에 대해서 설명하기로 한다.
도 1a는 종래의 FFS 모드 액정표시장치의 하부 기판의 개략적인 평면도이고, 도 1b는 도 1a의 I-I라인의 단면도이다.
도 1a에서 알 수 있듯이, 종래의 FFS 모드 액정표시장치의 하부 기판은, 게이트 라인(10), 데이터 라인(20), 박막 트랜지스터(T), 화소 전극(30), 및 공통 전극(40)을 포함하여 이루어진다.
상기 게이트 라인(10)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(20)은 세로 방향으로 배열되어 있으며, 이와 같이 상기 게이트 라인(10)과 상기 데이터 라인(20)이 교차되도록 배열되어 화소 영역이 정의된다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(10)과 상기 데이터 라인(20)이 교차하는 영역에 형성되며, 게이트 전극(12), 반도체층(15), 소스 전극(22), 및 드레인 전극(24)을 포함하여 이루어진다.
상기 게이트 전극(12)은 상기 게이트 라인(10)에서 연장형성되어 있다.
상기 반도체층(15)은 상기 게이트 전극(12)의 상부 및 상기 소스/드레인 전극(22, 24)의 하부에 형성된다. 즉, 상기 반도체층(15)은 상기 게이트 전극(12)과 상기 소스/드레인 전극(22, 24) 사이의 중간층에 형성된다.
상기 소스 전극(22)은 상기 데이터 라인(20)에서 연장형성되어 있고, 상기 드레인 전극(24)은 상기 소스 전극(22)과 소정 간격으로 이격되어 서로 마주하고 있다.
상기 화소 전극(30)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터의 드레인 전극(24)과 연결되어 있다. 상기 화소 전극(30)은 상기 화소 영역 내에서 판(plate) 형상으로 형성되어 있다.
상기 공통 전극(40)은 하부 기판의 전면에 형성되며, 상기 화소 영역 내에 복수 개의 슬릿(45)이 구비되어 있어 핑거(finger) 형상으로 형성되어 있다.
도 1b에서 알 수 있듯이, 종래의 FFS 모드 액정표시장치의 하부 기판은, 기판(1) 상에 게이트 전극(12)이 형성되어 있고, 상기 게이트 전극(12)을 포함한 기판(1) 전면에 게이트 절연막(14)이 형성되어 있다.
상기 게이트 절연막(14) 상에는 반도체층(15)이 형성되어 있고, 상기 반도체 층(15) 상에는 소스 전극(22)과 드레인 전극(24)이 서로 마주하면서 이격 형성되어 있다.
상기 반도체층(15)은 상기 게이트 절연막(14) 상에 형성된 액티브층(15a), 및 상기 액티브층(15a) 상에 형성된 오믹콘택층(15b)을 포함하여 이루어지는데, 상기 오믹콘택층(15b)은 상기 소스 전극(22) 및 드레인 전극(24)과 접하는 영역에만 형성되어 있다.
또한, 상기 게이트 절연막(14) 상에는 화소 전극(30)이 형성되어 있다. 상기 화소 전극(30)은 상기 드레인 전극(24)과 연결되어 있다.
상기 소스/드레인 전극(22, 24) 및 상기 화소 전극(30)을 포함한 기판 전면에는 보호막(35)이 형성되어 있고, 상기 보호막(35) 상에는 공통 전극(40)이 형성되어 있다. 상기 공통 전극(40)은 화소 영역 내에 복수 개의 슬릿(45)이 형성되어 있다.
이와 같은 하부기판을 구비한 종래의 FFS 모드 액정표시장치는 상기 슬릿(45)를 구비하여 핑거 형상으로 형성된 공통 전극(40)과 상기 판 형상으로 형성된 화소 전극(30) 간에 생성되는 프린지 필드(Fringe Field)에 의해 액정의 배열상태를 조절하여 화상을 표시하는데, 이와 같은 종래의 FFS 모드 액정표시장치는 다음과 같은 문제가 있다.
종래의 경우 상기 화소 전극(30)이 상기 게이트 절연막(14) 상에 형성되어 있고, 상기 소스 전극(22)과 연결되는 데이터 라인(20) 또한 상기 게이트 절연막(14) 상에 형성되어 있다. 즉, 상기 화소 전극(30)과 상기 데이터 라인(20)이 서 로 동일한 층에 형성되어 있다.
이와 같이, 상기 화소 전극(30)과 상기 데이터 라인(20)이 서로 동일한 층에 형성되어 있기 때문에 양자 사이에서 기생 커패시턴스(Parasitic Capacitance)가 크게 발생할 수 있고, 이와 같은 기생 커패시턴스로 인해서 플리커(flicker) 현상이 생기는 문제가 있다. 특히, 개구율을 향상시키기 위해서는 상기 화소 전극(30)의 면적을 크게 형성하는 것이 바람직한데, 그 경우에 상기 화소 전극(30)과 상기 데이터 라인(20) 사이의 간격이 줄어들게 되므로 기생 커패시턴스에 의한 플리커 현상이 증폭되는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 화소 전극과 데이터 라인 사이에 발생하는 기생 커패시턴스를 최소화함으로써 플리커 현상을 줄일 수 있는 FFS 모드 액정표시장치용 기판 및 그 제조방법을 제공하는 것을 일 목적으로 한다.
본 발명은 또한 상기 플리커 현상을 줄임과 더불어 제조 공정을 최소화하여 생산성을 극대화할 수 있는 FFS 모드 액정표시장치용 기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 서로 교차하도록 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인이 교차하는 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터; 상기 박막 트랜지스터 상에 형성되는 제1 절연층; 상기 제1 절연층 상에 형성되는 공통 전극; 상기 공통 전극 상에 형성된 제2 절연층; 및 상기 제2 절연층 상에 형성되는 화소 전극을 포함하여 이루어지며, 상기 제1 절연층 및 상기 제2 절연층은 상기 드레인 전극이 노출되도록 소정 영역에 제1 콘택홀을 구비하고, 상기 화소 전극은 상기 제1 콘택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 연결되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 전극 및 공통 라인을 형성하는 공정; 상기 기판 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 반도체층, 소스 전극, 및 드레인 전극을 동시에 형성하는 공정; 상기 소스 전극 및 드레인 전극을 포함한 기판 전면에 제1 절연층을 형성하는 공정; 상기 제1 절연층 상에 공통 전극을 형성하는 공정; 상기 공통 전극 상에 제2 절연층을 형성하는 공정; 상기 드레인 전극이 노출되도록 상기 제1 절연층 및 제2 절연층의 소정영역에 제1 콘택홀을 형성하는 공정; 및 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어진 FFS 모드 액정표시장치용 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따르면, 데이터 라인 상부에 제1 절연층, 공통 전극, 제2 절연층, 및 화소 전극이 차례로 형성되어 있기 때문에, 종래와 같이 상기 데이터 라인과 상기 화소 전극이 동일층에 형성되어 있지 않아서 상기 데이터 라인과 상기 화소 전극 사이에서 발생하는 기생 커패시턴스로 인한 플리커 문제가 방지될 수 있다.
또한, 본 발명에 따르면 총 5회의 마스크 공정을 통해 FFS 모드 액정표시장치용 기판의 제조를 완성할 수 있게 되어 제조 공정이 최소화될 수 있고, 그에 따라 생산성이 향상될 수 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기 로 한다.
<FFS 모드 액정표시장치용 기판>
도 2는 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 개략적 레이 아웃이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판(100)은 화상을 표시하는 영역인 표시 영역과 상기 표시 영역 외곽부의 비표시 영역으로 구분될 수 있다.
상기 표시 영역에는 복수 개의 게이트 라인(200)과 복수 개의 데이터 라인(300)이 교차되도록 형성되어 화소 영역을 정의하게 되고, 도시하지는 않았지만, 상기 화소 영역 내에는 스위칭 소자로서 박막 트랜지스터가 형성되어 있고, 전계 형성을 위한 화소 전극과 공통 전극이 형성되어 있다.
상기 비표시 영역에는 공통 라인(215)이 형성되어 있고, 도시하지는 않았지만, 구동회로와 연결하기 위한 각종 패드 들이 형성되어 있다.
상기 표시 영역에 형성된 공통 전극은 상기 비표시 영역에 형성된 공통 라인(215)과 연결되어 있어, 상기 공통 라인(215)으로부터 공통 전압이 인가되게 된다.
이하에서는, 상기 표시 영역 내의 구체적인 구성과 더불어 공통 전극이 상기 비표시 영역에 형성된 공통 라인(215)과 연결되는 구성을 통해서 본 발명에 따른 FFS 모드 액정표시장치용 기판에 대해서 상세히 설명하기로 한다.
도 3은 본 발명은 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 개략적 인 평면도이고, 도 4a는 도 3의 A-A라인의 단면도이고, 도 4b는 도 3의 B-B라인의 단면도이다.
도 3에서 알 수 있듯이, 본 발명의 FFS 모드 액정표시장치의 기판(100)은, 표시 영역 내에 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 전극(400), 및 화소 전극(500)을 포함하여 이루어진다.
상기 게이트 라인(200)은 제1 방향, 예를 들어 가로 방향으로 배열되어 있고, 상기 데이터 라인(300)은 상기 제1 방향과 상이한 방향, 예를 들어 세로 방향으로 배열되어 있다. 이와 같이 상기 게이트 라인(200)과 상기 데이터 라인(300)이 교차되도록 배열되어 화소 영역이 정의된다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(200)과 상기 데이터 라인(300)이 교차하는 영역에 형성된다. 상기 박막 트랜지스터(T)는 게이트 전극(210), 반도체층(미도시), 소스 전극(320) 및 드레인 전극(340)을 포함하여 이루어진다.
상기 게이트 전극(210)은 상기 게이트 라인(200)에서 연장형성되어 있다. 상기 게이트 전극(210)과 상기 게이트 라인(200)은 동시에 형성되며, 따라서 서로 동일한 층에 동일한 물질로 이루어진다.
상기 소스 전극(320)은 상기 데이터 라인(300)에서 연장형성되어 있고, 상기 드레인 전극(340)은 상기 소스 전극(320)과 소정 간격으로 이격되어 서로 마주하고 있다. 상기 소스/드레인 전극(320, 340)과 상기 데이터 라인(300)은 동시에 형성되며, 따라서 서로 동일한 층에 동일한 물질로 이루어진다.
상기 반도체층은 상기 게이트 전극(210)과 상기 소스/드레인 전극(320, 340) 사이의 중간층에 형성되어 박막 트랜지스터가 동작할 때 전자가 이동하는 채널 역할을 하는 것으로서, 본 발명에 따르면, 상기 반도체층이 상기 소스/드레인 전극(320, 340)과 동시에 패턴 형성된다. 따라서, 상기 반도체층은 상기 소스/드레인 전극(320, 340)과 동일한 패턴으로 형성되며, 또한 상기 소스/드레인 전극(320, 340)이 상기 데이터 라인(300)과 동시에 형성되기 때문에, 상기 반도체층은 결국 상기 소스/드레인 전극(320, 340) 및 상기 데이터 라인(300)과 동일한 패턴으로 형성될 수 있다. 이와 같은 반도체층의 구체적인 모습 및 형성공정 등에 대해서는 후술하는 내용을 참조하면 용이하게 이해할 수 있을 것이다.
상기 공통 전극(400)은 표시 영역 전면에 형성되고, 상기 화소 전극(500)은 화소 영역 내에 형성된다. 상기 공통 전극(400)과 상기 화소 전극(500)은 절연층을 사이에 두고 형성되는데, 상기 공통 전극(400)은 절연층 아래에 형성되고, 상기 화소 전극(500)은 절연층 위에 형성된다.
상기 공통 전극(400)은 판(plate) 형상으로 형성되고, 상기 화소 전극(500)은 프린지 필드(Fringe Field) 형성을 위해서 복수 개의 슬릿(505)을 구비하도록 형성된다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 화소 전극(500)이 판 형상으로 형성되고, 상기 공통 전극(400)이 화소 영역 내에 복수 개의 슬릿을 구비하도록 형성될 수도 있다.
상기 화소 전극(500)은 소정의 제1 콘택홀(452)을 통해서 상기 박막 트랜지스터(T)의 드레인 전극(340)과 연결되어 있다.
한편, 표시 영역 외곽의 비표시 영역에는 공통 라인(215)이 형성되어 있다. 상기 공통 라인(215)은 표시 영역 내의 상기 게이트 라인(200)과 동시에 형성될 수 있으며, 따라서, 상기 공통 라인(215)과 상기 게이트 라인(200)은 동일한 층에 동일한 물질로 이루어질 수 있다.
상기 비표시 영역의 공통 라인(215)과 상기 표시 영역의 공통 전극(400)은 소정의 연결 전극(510)에 의해 연결될 수 있다. 구체적으로, 상기 연결 전극(510)은 그 일단이 제2 콘택홀(454)을 통해 상기 공통 라인(215)과 연결되어 있고 그 타단이 제3 콘택홀(456)을 통해 상기 공통 전극(400)과 연결되어 있다.
이하에서는, 도 4a 및 도 4b를 참조로 하여 본 발명은 일 실시예에 따른 FFS 모드 액정표시장치용 기판에 대해서 보다 상세히 설명하기로 한다.
도 4a에서 알 수 있듯이, 기판(100) 상의 표시 영역에는 게이트 전극(210)이 형성되어 있고, 상기 게이트 전극(210) 상에는 게이트 절연막(220)이 형성되어 있다.
상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다.
상기 반도체층(250)은 전자가 이동하는 채널을 구성하는 액티브층(230)과 상기 액티브층(230) 상에 형성되는 오믹콘택층(240)을 포함하여 이루어진다. 상기 오믹콘택층(240)은 상기 소스 전극(320)과 상기 드레인 전극(340) 사이의 이격된 영역에는 형성되지 않는다.
전술한 바와 같이, 상기 반도체층(250)은 상기 데이터 라인(300) 및 상기 소 스/드레인 전극(320, 340)과 동시에 패턴 형성되기 때문에, 상기 데이터 라인(300) 및 상기 소스/드레인 전극(320, 340)과 동일한 패턴으로 형성될 수 있다. 보다 정확하게는, 상기 반도체층(250)을 구성하는 상기 오믹콘택층(240)이 상기 데이터 라인(300) 및 상기 소스/드레인 전극(320, 340)과 동일한 패턴으로 형성되며, 상기 액티브층(230)은 상기 소스 전극(320)과 상기 드레인 전극(340) 사이의 이격된 영역에 추가로 형성된다.
상기 소스/드레인 전극(320, 340)을 포함한 기판 전면에는 제1 절연층(350)이 형성되어 있고, 상기 제1 절연층(350) 상에는 공통 전극(400)이 형성되어 있다.
상기 공통 전극(400)은 화소 영역 내에서 판 형상을 형성되지만, 소정 영역에 제1 개구부(402) 및 제2 개구부(404)를 구비할 수 있다.
상기 제1 개구부(402)는 상기 게이트 전극(210), 반도체층(250) 및 소스/드레인 전극(320, 340)을 포함하여 이루어지는 박막 트랜지스터 영역에 형성될 수 있다. 이는, 상기 공통 전극(400)이 상기 박막 트랜지스터 영역에 형성될 경우, 상기 반도체층(250)의 채널 영역에서 전자의 이동에 간섭이 될 수 있기 때문이다. 따라서, 상기 제1 개구부(402)는 상기 박막 트랜지스터 영역 중에서 상기 소스 전극(320)과 상기 드레인 전극(340) 사이의 이격된 영역 상부에 형성되는 것이 바람직하다.
상기 제2 개구부(404)는 제1 콘택홀(452) 영역에 형성되는데, 이는 상기 제1 콘택홀(452)을 통해 상기 드레인 전극(340)과 후술하는 화소 전극(500) 간의 전기적 연결시 쇼트(short)가 발생하는 것을 방지하기 위함이다. 즉, 상기 공통 전 극(400)이 상기 제2 개구부(404)를 구비하지 않게 되면, 화소 전극(500)과 상기 드레인 전극(340) 사이의 전기적 연결시 상기 공통 전극(400)과 상기 화소 전극(500) 사이에 쇼트가 발생하기 때문에, 이를 방지하기 위해서 상기 공통 전극(400)은 상기 제1 콘택홀(452) 영역에 제2 개구부(404)가 구비된다.
상기 공통 전극(400) 상에는 제2 절연층(450)이 형성되어 있고, 상기 제2 절연층(450) 상에는 화소 전극(500)이 형성되어 있다.
상기 화소 전극(500)은 제1 콘택홀(452)을 통해 상기 드레인 전극(340)과 연결된다. 상기 제1 콘택홀(452)은 상기 드레인 전극(340)이 노출되도록 상기 제1 절연층(350) 및 제2 절연층(450)의 소정 영역에 형성된다.
상기 화소 전극(500)은 복수 개의 슬릿(505)이 구비되어 있어, 상기 공통 전극(400)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다.
이상과 같이 본 발명에 따르면, 상기 데이터 라인(300) 상부에 제1 절연층(350), 공통 전극(400), 제2 절연층(450), 및 화소 전극(500)이 차례로 형성되어 있기 때문에, 종래와 같이 상기 데이터 라인(300)과 상기 화소 전극(500) 사이에서 발생하는 기생 커패시턴스로 인한 플리커 문제가 방지될 수 있다.
또한, 본 발명에 따르면, 상기 공통 전극(400)도 상기 제1 절연층(350)을 사이에 두고 상기 데이터 라인(300)과 이격되어 있기 때문에 상기 공통 전극(400)에 의한 전기적 간섭도 줄어들 수 있다. 이와 같은 상기 공통 전극(400)에 의한 전기적 간섭을 최소화하기 위해서는 상기 제1 절연층(350)을 소정 두께 이상으로 두껍게 형성하는 것이 바람직하다.
또한, 상기 공통 전극(400)과 상기 화소 전극(500) 사이의 전계세기를 증가시키기 위해서는 상기 공통 전극(400)과 상기 화소 전극(500) 사이에 형성되는 제2 절연층(450)을 소정 두께 이하로 얇게 형성하는 것이 바람직하다.
따라서, 상기 제1 절연층(350)에 비하여 상기 제2 절연층(450)의 두께를 상대적으로 얇게 형성하는 것이 바람직하며, 예로서, 상기 제1 절연층(350)은 3500 ~ 4500Å의 두께로 형성하고 상기 제2 절연층(450)은 1500 ~ 2500Å의 두께로 형성할 수 있다.
도 4b에서 알 수 있듯이, 기판(100) 상의 비표시 영역에는 공통 라인(215)이 형성되어 있고, 상기 공통 라인(215) 상에는 게이트 절연막(220)이 형성되어 있다.
상기 게이트 절연막(220) 상에는 제1 절연층(350)이 형성되어 있고, 상기 제1 절연층(350) 상에는 제2 절연층(450)이 형성되어 있다.
또한, 상기 제1 절연층(350)과 상기 제2 절연층(450) 사이에는 공통 전극(400)이 형성되어 있다.
상기 공통 라인(215)과 상기 공통 전극(400)은 연결 전극(510)에 의해 연결되어 있다. 이를 위해서, 상기 게이트 절연막(220), 상기 제1 절연층(350) 및 상기 제2 절연층(450)의 소정 영역에는 상기 공통 라인(215)이 노출되도록 제2 콘택홀(454)이 형성되어 있고, 상기 제2 절연층(450)의 소정 영역에는 상기 공통 전극(400)이 노출되도록 제3 콘택홀(456)이 형성되어 있으며, 상기 연결 전극(510)의 일단은 상기 제2 콘택홀(454)을 통해 상기 공통 라인(215)과 연결되어 있고, 상기 연결 전극(510)의 타단은 상기 제3 콘택홀(456)을 통해 상기 공통 전극(400)과 연 결되어 있다.
이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 이용하여 형성할 수 있다. 이하에서는 각각의 구성들의 재료에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 라인(200), 상기 게이트 전극(210), 상기 공통 라인(215), 상기 데이터 라인(300), 상기 소스 전극(320) 및 상기 드레인 전극(340)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(220), 제1 절연층(350) 및 제2 절연층(450)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다.
상기 반도체층(250)은 비정질 실리콘 또는 결정질 실리콘을 포함하여 이루어질 수 있다.
상기 공통 전극(400), 상기 화소 전극(500), 및 상기 연결 전극(510)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
<FFS 모드 액정표시장치용 기판의 제조방법>
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 각각의 도면에서 좌측의 도 면은 전술한 도 3의 A-A라인의 단면에 해당하고 우측의 도면은 전술한 도 3의 B-B라인의 단면에 해당한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 공통 라인(215)을 형성한다. 도시하지는 않았지만, 상기 게이트 전극(210)과 연결되는 게이트 라인도 함께 형성한다.
상기 게이트 전극(210) 및 공통 라인(215)은 상기 기판(100) 상에 소정의 금속물질을 적층하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하여 패턴 형성할 수 있다.
이하에서는, 이와 같이 마스크를 이용하여 패턴 형성하는 공정을 마스크 공정이라 칭하도록 하며, 따라서, 제1 마스크 공정을 통해 상기 게이트 전극(210) 및 공통 라인(215)을 형성한다.
다음, 도 5b에서 알 수 있듯이, 상기 게이트 전극(210) 및 공통 라인(215) 상에 게이트 절연막(220)을 형성한다. 상기 게이트 절연막(220)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 5c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250), 데이터 라인(300), 소스 전극(320), 및 드레인 전극(340)을 형성한다.
상기 반도체층(250), 데이터 라인(300), 소스 전극(320), 및 드레인 전극(340)은 제2 마스크 공정을 이용하여 동시에 패턴 형성할 수 있는데, 이에 대해서 구체적으로 설명하면 다음과 같다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 상기 반도체층(250), 데이터 라인(300), 소스 전극(320), 및 드레인 전극(340)을 동시에 패턴 형성하는 공정을 도시한 공정 단면도이다.
도 6a에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 액티브층(230a), 오믹콘택층(240a), 금속층(300a), 포토 레지스트층(600a)을 차례로 적층한다.
도 6b에서 알 수 있듯이, 제1 패턴(710), 제2 패턴(720), 및 제3 패턴(730)을 구비한 마스크(700)를 이용하여 상기 포토 레지스트층(600a)에 광을 조사한다.
상기 제1 패턴(710)은 광 투과를 차단하도록 구성되고, 상기 제2 패턴(720)은 광의 일부만 투과하도록 구성되고, 상기 제3 패턴(730)은 광의 전부를 투과하도록 구성된다.
도 6c에서 알 수 있듯이, 상기 광이 조사된 포토 레지스트층(600a)을 현상하여 볼록 패턴(610) 및 오목 패턴(620)을 구비한 포토 레지스트 패턴(600)을 형성한다. 즉, 상기 마스크(700)의 제1 패턴(710)에 대응하는 포토 레지스트층(600a) 영역은 광 투과가 차단되었기 때문에 현상공정에 의해 제거되지 않아 볼록 패턴(610)이 형성되고, 상기 마스크(700)의 제2 패턴(720)에 대응하는 포토 레지스트층(600a) 영역은 광의 일부만 투과되었기 때문에 현상공정에 의해 일부만이 제거되어 오목 패턴(620)이 형성되고, 상기 마스크(700)의 제3 패턴(730)에 대응하는 포토 레지스트층(600a) 영역은 광의 전부가 투과되었기 때문에 현상공정에 의해 완전히 제거되어, 결국 볼록 패턴(610) 및 오목 패턴(620)을 구비한 포토 레지스트 패턴(600)이 형성된다.
도 6d에서 알 수 있듯이, 상기 포토 레지스트 패턴(600)을 마스크로 이용하여 금속층(300a), 오믹콘택층(240a) 및 액티브층(230a)을 식각한다.
도 6e에서 알 수 있듯이, 상기 포토 레지스트 패턴(600)에 대해서 애싱(ashing)처리를 하여 상기 볼록 패턴(610)은 잔존시키고 상기 오목 패턴(620)은 제거한다.
도 6f에서 알 수 있듯이, 상기 포토 레지스트 볼록 패턴(610)을 마스크로 하여 상기 금속층(300a) 및 오믹 콘택층(240a)을 차례로 식각한다. 그리하면, 도 5c와 같은 형태의 반도체층(250), 데이터 라인(300), 소스 전극(320), 및 드레인 전극(340)을 얻을 수 있다.
이상과 같은 도 6a 내지 도 6f에 따른 공정을 통해 상기 반도체층(250), 데이터 라인(300), 소스 전극(320), 및 드레인 전극(340)을 동시에 형성할 수 있으며, 이 경우, 상기 반도체층(250), 보다 정확하게는 상기 오믹콘택층(240)은 상기 데이터 라인(300), 소스 전극(320) 및 드레인 전극(340)과 동일한 패턴으로 형성된다.
다음, 도 5d에서 알 수 있듯이, 상기 소스 전극(320) 및 드레인 전극(340)을 포함한 기판 전면에 제1 절연층(350)을 형성한다. 상기 제1 절연층(350)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 5e에서 알 수 있듯이, 상기 제1 절연층(350) 상에 공통 전극(400)을 형성한다.
상기 공통 전극(400)은 제3 마스크 공정을 통해 패턴 형성하며, 이때, 상기 공통 전극(400)은 소정 영역에 제1 개구부(402) 및 제2 개구부(404)가 구비되도록 패턴 형성한다. 상기 제1 개구부(402)는 상기 게이트 전극(210), 반도체층(250) 및 소스/드레인 전극(320, 340)을 포함하여 이루어지는 박막 트랜지스터 영역, 보다 구체적으로는 상기 소스 전극(320)과 상기 드레인 전극(340) 사이의 이격된 영역 상부에 형성한다. 상기 제2 개구부(404)는 추후 공정에서 상기 드레인 전극(340)이 노출되도록 하기 위한 제1 콘택홀 영역에 형성한다.
다음, 도 5f에서 알 수 있듯이, 상기 공통 전극(400) 상에 제2 절연층(450)을 형성한다. 상기 제2 절연층(450)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 5g에서 알 수 있듯이, 제1 콘택홀(452), 제2 콘택홀(454), 및 제3 콘택홀(456)을 형성한다.
상기 제1 콘택홀(452)은 상기 드레인 전극(340)이 노출되도록 상기 제1 절연층(350) 및 제2 절연층(450)의 소정 영역에 형성하고, 상기 제2 콘택홀(454)은 상기 공통 라인(215)이 노출되도록 상기 게이트 절연막(220), 상기 제1 절연층(350) 및 상기 제2 절연층(450)의 소정 영역에 형성하고, 상기 제3 콘택홀(456)은 상기 공통 전극(400)이 노출되도록 상기 제2 절연층(450)의 소정 영역에 형성한다.
이와 같은 상기 제1 콘택홀(452), 제2 콘택홀(454), 및 제3 콘택홀(456)은 제4 마스크 공정을 통해 형성한다.
다음, 도 5h에서 알 수 있듯이, 화소 전극(500) 및 연결 전극(510)을 형성하 여, 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 제조를 완성한다.
상기 화소 전극(500)은 상기 제1 콘택홀(452)을 통해 상기 드레인 전극(340)과 연결되며 소정 영역에 복수 개의 슬릿(505)이 구비되도록 패턴 형성한다.
상기 연결 전극(510)은 그 일단이 상기 제2 콘택홀(454)을 통해 상기 공통 라인(215)과 연결되고, 그 타단이 상기 제3 콘택홀(456)을 통해 상기 공통 전극(400)과 연결되도록 패턴 형성한다.
상기 화소 전극(500) 및 연결 전극(510)은 제5 마스크 공정을 통해 동시에 형성한다.
이상과 같이, 본 발명에 따르면 총 5회의 마스크 공정을 통해 FFS 모드 액정표시장치용 기판의 제조를 완성할 수 있게 되어 제조 공정이 최소화될 수 있고, 그에 따라 생산성이 향상될 수 있다.
도 1a는 종래의 FFS 모드 액정표시장치의 하부 기판의 개략적인 평면도이고, 도 1b는 도 1a의 I-I라인의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 개략적 레이 아웃이다.
도 3은 본 발명은 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 개략적인 평면도이고, 도 4a는 도 3의 A-A라인의 단면도이고, 도 4b는 도 3의 B-B라인의 단면도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 FFS 모드 액정표시장치용 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체층, 데이터 라인, 소스 전극, 및 드레인 전극을 동시에 패턴 형성하는 공정을 도시한 공정 단면도이다.
<도면의 주요부 구성에 대한 부호의 설명>
200: 게이트 라인 215: 공통 라인
300: 데이터 라인 400: 공통 전극
500: 화소 전극 505: 슬릿

Claims (10)

  1. 기판 상에 서로 교차하도록 배열된 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 데이터 라인이 교차하는 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터;
    상기 박막 트랜지스터 상에 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되는 공통 전극;
    상기 공통 전극 상에 형성된 제2 절연층; 및
    상기 제2 절연층 상에 형성되는 화소 전극을 포함하여 이루어지며,
    상기 제1 절연층 및 상기 제2 절연층은 상기 드레인 전극이 노출되도록 소정 영역에 제1 콘택홀을 구비하고, 상기 화소 전극은 상기 제1 콘택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 연결되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  2. 제1항에 있어서,
    상기 화소 전극은 프린지 필드 형성을 위해서 소정 영역에 슬릿이 구비되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  3. 제1항에 있어서,
    상기 공통 전극은 상기 제1 콘택홀 영역 및 상기 박막 트랜지스터 영역에 대 응하는 영역에 각각 개구부가 구비되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  4. 제1항에 있어서,
    상기 기판의 비표시 영역에는 공통 라인이 추가로 형성되어 있고, 상기 공통 라인은 연결 전극에 의해서 상기 공통 전극과 연결되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  5. 제4항에 있어서,
    상기 공통 라인 상에는 게이트 절연막, 상기 제1 절연층 및 상기 제2 절연층이 차례로 형성되고 있고, 상기 게이트 절연막, 상기 제1 절연층 및 상기 제2 절연층의 소정 영역에는 상기 공통 라인이 노출되도록 제2 콘택홀이 형성되어 있고,
    상기 공통 전극 상에 형성된 상기 제2 절연층의 소정 영역에는 상기 공통 전극이 노출되도록 제3 콘택홀이 형성되어 있고,
    상기 연결 전극의 일단은 상기 제2 콘택홀을 통해 상기 공통 라인과 연결되어 있고, 상기 연결 전극의 타단은 상기 제3 콘택홀을 통해 상기 공통 전극과 연결되어 있는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  6. 제1항에 있어서,
    상기 박막 트랜지스터를 구성하는 반도체층은 액티브층 및 상기 액티브층 상 에 형성되는 오믹콘택층을 포함하여 이루어지고, 상기 오믹콘택층은 상기 데이터 라인, 소스 전극 및 드레인 전극과 동일한 패턴으로 형성된 것을 특징으로 하는 FFS 모드 액정표시장치용 기판.
  7. 기판 상에 게이트 전극 및 공통 라인을 형성하는 공정;
    상기 기판 전면에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 반도체층, 소스 전극, 및 드레인 전극을 동시에 형성하는 공정;
    상기 소스 전극 및 드레인 전극을 포함한 기판 전면에 제1 절연층을 형성하는 공정;
    상기 제1 절연층 상에 공통 전극을 형성하는 공정;
    상기 공통 전극 상에 제2 절연층을 형성하는 공정;
    상기 드레인 전극이 노출되도록 상기 제1 절연층 및 제2 절연층의 소정영역에 제1 콘택홀을 형성하는 공정; 및
    상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어진 FFS 모드 액정표시장치용 기판의 제조방법.
  8. 제7항에 있어서,
    상기 제1 콘택홀을 형성하는 공정 시에, 상기 공통 라인이 노출되도록 상기 게이트 절연막, 상기 제1 절연층 및 제2 절연층의 소정 영역에 제2 콘택홀을 형성 함과 더불어 상기 공통 전극이 노출되도록 상기 제2 절연층의 소정 영역에 제3 콘택홀을 형성하는 공정을 함께 수행하고,
    상기 화소 전극을 형성하는 공정 시에, 상기 제2 콘택홀을 통해 상기 공통 라인과 일단이 연결되며 상기 제3 콘택홀을 통해 상기 공통 전극과 타단이 연결되는 연결 전극을 형성하는 공정을 함께 수행하는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판의 제조방법.
  9. 제7항에 있어서,
    상기 게이트 절연막 상에 반도체층, 소스 전극, 및 드레인 전극을 동시에 형성하는 공정은,
    상기 게이트 절연막 상에 액티브층, 오믹콘택층, 금속층, 및 포토 레지스트층을 차례로 적층하는 공정;
    광 투과를 차단하는 제1 패턴, 광의 일부만 투과하는 제2 패턴, 광의 전부를 투과하는 제3 패턴을 구비한 마스크를 이용하여 상기 포토 레지스트층에 광을 조사하는 공정;
    상기 포토 레지스트층을 현상하여 볼록 패턴 및 오목 패턴을 구비한 포토 레지스트 패턴을 형성하는 공정;
    상기 포토 레지스트 패턴을 마스크로 이용하여 상기 금속층, 오믹콘택층 및 액티브층의 소정 영역을 식각하는 공정;
    상기 포토 레지스트 패턴을 애싱처리하여 상기 오목 패턴은 제거하고 상기 볼록 패턴은 잔존시키는 공정; 및
    상기 포토 레지스트 볼록 패턴을 마스크로 이용하여 상기 금속층 및 오믹콘택층의 소정 영역을 식각하는 공정을 포함하여 이루어진 것을 특징으로 하는 FFS 모드 액정표시장치용 기판의 제조방법.
  10. 제7항에 있어서,
    상기 공통 전극은 상기 제1 콘택홀 영역 및 상기 소스 전극과 드레인 전극 사이의 영역에 대응하는 영역에 각각 개구부가 구비되도록 형성하고,
    상기 화소 전극은 프린지 필드 형성을 위해서 소정 영역에 슬릿이 구비되도록 형성하는 것을 특징으로 하는 FFS 모드 액정표시장치용 기판의 제조방법.
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