CN102651371A - 阵列基板及其制作方法和显示装置 - Google Patents

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    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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    • G02F1/136286—Wiring, e.g. gate line, drain line

Abstract

本发明公开了一种阵列基板，涉及显示技术领域，该阵列基板包括形成在基板上的若干栅线、数据线以及在所述栅线和数据线之间形成的若干薄膜晶体管像素结构，所述薄膜晶体管像素结构包括薄膜晶体管和显示区域，所述显示区域设置有公共电极，所述阵列基板还包括：与所述公共电极连接的至少一条公共电极线。还公开了一种阵列基板的制作方法及显示装置。本发明的阵列基板避免了显示画面产生Crosstalk现象。

Description

阵列基板及其制作方法和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制作方法和显示装置。
背景技术
高级超维场转换技术(ADvanced Super Dimension Switch，简称ADS)是一种平面电场宽视角核心技术，其核心技术特性为：通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术(ADS)可以提高TFT-LCD产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。
其中R-ADS技术(全称Retina display-ADvanced Super DimensionSwitch，即视网膜显示-高级超维场转换技术)，是将ADS技术应用到视网膜显示(Retina Display)之中的新技术，其核心技术特征为：将ADS技术应用到视网膜显示之中，使ADS显示器件(如阵列基板或液晶面板)具备超高像素密度，即实现像素密度达到300PPI以上。利用R-ADS技术的显示屏，将使人眼无法分辨出单独像素，使图像不再有颗粒感，显示更逼真，可以让观看者有种看纸制品的感觉；同时，加之具备ADS的上述优点，因而具有广阔的应用前景。
随着ADS技术，尤其是R-ADS技术的应用，对显示效果的要求也越来越高。但是，生产当中的不良也成为了影响产品品质的重要因素，尤其是闪烁(flicker)，串扰(crosstalk)不良以及暗影等，很多产品在生产过程中都会遇到，一直没有有效的手段来控制这些不良的发生，成为工艺设计上一大难题。
ADS产品的存储电容的波动一直是产生flicker的重要原因之一。因为现有的一些ADS产品的像素电极为每个像素相互独立的块状，公共电极做成条(slit)状，由于层之间的布局工艺偏差，导致两个电极重叠面积的波动。如图1所示，其中(a)(b)示出了层之间的布局工艺偏差，(b)中的块状的像素电极200相对于内有条状孔洞100′的公共电极100向左偏移，从而导致了存储电容的波动而引起flicker。而本设计采用像素电极在上，公共电极在下，像素电极做成条状，而公共电极连成一个整体，所以像素电极的偏移不会造成存储电容的波动，从而有效降低了flicker的发生，如图1中(c)所示，像素电极200为条状，200′为条状孔洞，公共电极100为块状。
上述ADS产品的公共电极形成整体，但是由于电阻较大的影响，会导致源漏(SD)信号线对公共电极的耦合效应无法及时被化解，导致公共电极的电压变化，像素中的驱动的压差就会产生差异，使显示画面产生crosstalk现象，影响了显示效果。而应用上述技术方案的R-ADS技术，同样存在crosstalk的问题。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何避免ADS显示画面中出现的Crosstalk现象。
(二)技术方案
为解决上述技术问题，本发明提供了一种阵列基板，包括形成在基板上的若干栅线、数据线以及在所述栅线和数据线之间形成的若干薄膜晶体管像素结构，所述薄膜晶体管像素结构包括薄膜晶体管和显示区域，所述显示区域设置有公共电极，所述阵列基板还包括：与所述公共电极连接的至少一条公共电极线。
其中，所述至少一条公共电极线位于薄膜晶体管像素结构的显示区域，或者位于两行相邻的薄膜晶体管像素结构的交界处。
其中，每行薄膜晶体管像素结构均对应设置有一条所述公共电极线。
其中，所述至少一条公共电极线通过N个位于阵列基板上的过孔与所述公共电极连接，其中，2≤N≤A，A为由数据线划分的多列薄膜晶体管像素结构的总列数。
进一步地，所述N个过孔数间隔相同像素列数或间隔相同像素行数呈周期性排列。
其中，由栅线划分的多行薄膜晶体管像素结构中相邻两行薄膜晶体管像素结构的薄膜晶体管区域相邻排列，所述相邻两行薄膜晶体管像素结构各自的显示区域分别与与其相邻行薄膜晶体管像素结构的显示区域相邻排列。
其中，所述多行薄膜晶体管像素结构的每行薄膜晶体管像素结构均设有一条所述公共电极线。
其中，显示区域相邻排列的两行薄膜晶体管像素结构的两行显示区域仅设有一条所述公共电极线，所述公共电极线位于所述显示区域相邻排列的两行薄膜晶体管像素结构的交界处。
其中，所述薄膜晶体管像素结构中像素电极为条状电极，所述公共电极为块状电极，所述像素电极和公共电极之间间隔有钝化层。
其中，所述公共电极为覆盖整个阵列基板的块状电极。
其中，所述像素电极与所述薄膜晶体管的漏电极通过通孔连接，所述公共电极上在所述通孔的周围形成有直径大于所述通孔的隔离孔。
其中，所述公共电极线与所述栅线位于同一层，且与栅线平行。
其中，所述阵列基板为采用了视网膜显示技术的阵列基板。
本发明还提供了一种阵列基板的制作方法，包括以下步骤：
S1：在基板上形成栅线图形和薄膜晶体管的栅极图形的同时，在基板上形成至少一条公共电极线图形；
S2：在形成所述栅线图形、栅极图形和公共电极线图形后，形成包括薄膜晶体管和位于所述薄膜晶体管之上的公共电极图形、像素电极图形及连接所述公共电极线图形和公共电极图形的第一过孔。
其中，所述步骤S2具体包括：
在步骤S1之后的基板上形成薄膜晶体管；
在形成薄膜晶体管之后的基板上依次形成阻挡层，并在所述阻挡层上对应所述公共电极线图形的区域和薄膜晶体管的漏电极与所述像素电极的连接区域分别向下刻蚀形成所述第一过孔和用于连接漏电极与所述像素电极的第二过孔；
沉积导电薄膜，且在所述导电薄膜上第二过孔的周围通过构图工艺形成隔离孔，以形成公共电极图形；
在形成公共电极图形的基板上形成绝缘薄膜形成钝化层，并在所述钝化层上对应所述第二过孔的区域通过构图工艺形成穿过所述钝化层的套孔，所述套孔的直径小于所述隔离孔的直径，所述套孔和所述第二过孔构成连接像素电极与漏电极的通孔；
沉积导电薄膜，通过构图工艺形成条状像素电极，且像素电极通过所述通孔连接漏电极。
其中，所述步骤S1中形成所述栅线图形和薄膜晶体管的栅极图形时，使由栅线划分的多行薄膜晶体管像素结构中相邻两行薄膜晶体管像素结构的栅极区域相邻排列，所述相邻两行薄膜晶体管像素结构中各自的显示区域分别与与其相邻行薄膜晶体管像素结构的显示区域相邻排列。
其中，制作所述公共电极线图形时，在显示区域相邻排列的两行薄膜晶体管像素结构仅制作一条所述公共电极线，且所述公共电极线制作在所述相邻排列的两行薄膜晶体管像素结构的交界处。
本发明还提供了一种显示装置，包括上述任一项所述的阵列基板。
(三)有益效果
本发明的阵列基板的薄膜晶体管像素结构中设置有与公共电极连接的公共电极线，从而极大地减小了公共电极的电阻，从而能够及时消除源漏(SD)信号线对公共电极的耦合效应，因此不会导致公共电极的电压变化，且像素中的驱动的压差不会产生差异，从而避免了显示画面产生crosstalk现象。
附图说明
图1是现有技术中的阵列基板中像素电极和公共电极的设置示意图；
图2是本发明实施例1的一种阵列基板结构的平面示意图；
图3是实施例1中的阵列基板结构的截面示意图；
图4是本发明实施例2的一种阵列基板结构示意图；
图5是实施例2的阵列基板增大开口率的原理示意图；
图6是实施例2的阵列基板增大开口率的另一个原理示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
本实施例的ADS型阵列基板，如图2所示，包括：栅线1、数据线2及栅线1和数据线2之间的若干薄膜晶体管像素结构3(每个薄膜晶体管像素结构对应于一个像素单元)，每个薄膜晶体管像素结构3包括薄膜晶体管和显示区域，其中，薄膜晶体管包括栅极、栅绝缘层、有源层、源极和漏极(图2未示出)，显示区域指薄膜晶体管之外的用于显示的区域(对应于像素电极所在的区域)，包括像素电极39和位于像素电极39下方的公共电极(图2未示出)，公共电极在整个阵列基板上为连成整体的块状公共电极。该阵列基板还包括至少一条与薄膜晶体管像素结构3的公共电极连接的公共电极线4。公共电极线4贯穿多个像素单元，该公共电极线4可以位于薄膜晶体管像素结构的任意位置，具体而言，可以位于一行或列的像素单元(即薄膜晶体管像素结构)的显示区域(指位于像素单元的显示区域、但不位于两行或列相邻的像素单元的交界处)，也可以位于两行(或列)相邻的像素单元(即薄膜晶体管像素结构)的交界处(包括三种情况：一、仅位于交界处的其中一行像素单元的显示区域；二、同时位于交界处的两行像素单元的显示区域；三、位于交界处，但不落入相邻两行像素单元的任何一行的显示区域)，还可位于其他合适的位置，并不以图2所示为限。图2中公共电极线4位于两行相邻的薄膜晶体管像素结构3的交界处。
图3为本实施例的阵列基板结构的沿图2中A’-A向的截面示意图。从下往上依次包括：栅极31、栅绝缘层32、有源层33、源漏电极34(包括源电极和漏电极)、第一钝化层35、阻挡层36、公共电极37、第二钝化层38、像素电极39。本实施例中，公共电极线4与薄膜晶体管TFT的栅极31位于同一层(即与栅线1位于同一层)，且与栅线1平行。像素电极39为条状电极，通过穿过第二钝化层38、阻挡层36和第一钝化层35的通孔与源漏电极34中的漏极连接，条状的像素电极39上具有条状孔洞39′。其中，该通孔包括：穿过第二钝化层38的套孔5、穿过阻挡层36和第一钝化层35的过孔6(亦可称之为第二过孔)。公共电极37为覆盖基板的整块电极，为了避免与像素电极39接触，在公共电极37上套孔5的周围形成有直径大于套孔5的隔离孔7，即在连接像素电极与漏电极的通孔位置，公共电极上在该通孔周围形成有直径大于通孔(具体为通孔的套孔部分)的隔离孔。公共电极线4通过穿过阻挡层36、第一钝化层35和栅绝缘层32的过孔8(亦可称之为第一过孔)与公共电极37连接。为了使公共电极线4与公共电极37并联连接以减小公共电极37的电阻，公共电极线4至少通过2个过孔8与公共电极37连接，以到达并联连接的效果(公共电极线4不同于现有的为公共电极提供信号的公共电极线)。
本实施例中，阵列基板的结构只是为了示例之用，并非对本发明实施例的阵列基板结构的限制。比如，实际应用时，可以不包括阻挡层36，或者，公共电极37可以位于阻挡层36的与第一钝化层35之间(此时，阻挡层36与第二钝化层38可以为一体结构)；再比如，公共电极37也可以并非连成整体的块状公共电极，而是在每个像素单元中独立成块；又再比如，公共电极也可以位于像素电极的上方；又再比如，公共电极线也可不与栅线同层设置和制作，而是通过其它层(比如数据线金属层)或新增加的金属层制作，等等。即阵列基板的实际结构可以根据实际需要参考现有技术进行变化。当然，本实施例中示例性的设置阻挡层36同时使公共电极37位于阻挡层36的上方，可以使阵列基板具有更高的开口率。本发明实施例中的过孔6、过孔8等所穿过的膜层(如：阻挡层等)在阵列基板结构变化时，可以相应进行调整(即可以根据实际需要穿过更多或更少的膜层)。
制作上述阵列基板时只需要制作至少一条与公共电极37连接的公共电极线4即可。为了制作工序的简单，本实施例制作方法中在栅线的同一层制作公共电极线4。
本发明实施例还提供一种ADS型阵列基板制造方法，根据该方法制作的阵列基板，具有至少一条与公共电极连接的公共电极线。为描述方便，下面以制造图3所示结构的ADS型阵列基板为例进行说明，具体步骤如下：
在玻璃基板上通过曝光、显影、刻蚀、剥离等一系列构图工艺形成栅极31、栅线1图形的同时也形成公共电极线4，公共电极线4也平行于栅线1。公共电极线4可以位于一行像素单元的显示区域，也可以位于两行相邻的像素单元的交界处。为了较小的影响开口率，优选将公共电极线4设置于两行相邻的像素单元的交界处。
形成栅极31、栅线1和公共电极线4的图形后，通过构图工艺形成TFT(除栅极31外的栅绝缘层32、有源层33、源漏电极34、第一钝化层35)及位于TFT上的阻挡层36。并在阻挡层36上对应源漏电极34的漏极区域和公共电极线4的图形的区域向下刻蚀形成穿过阻挡层36、第一钝化层35的过孔6及穿过阻挡层36、第一钝化层35和栅绝缘层32的过孔8，至少刻蚀2个过孔8。
沉积导电薄膜，且在导电薄膜上对应像素电极39和源漏电极34的漏极连接区域通过构图工艺形成隔离孔7，以形成公共电极37的图形；
在形成公共电极37的图形的基板上沉积绝缘薄膜形成第二钝化层38，并在第二钝化层38上对应像素电极39和源漏电极34的漏极连接的区域通过构图工艺形成穿过第二钝化层38的套孔5。套孔5的直径大于等于过孔6，且小于隔离孔7的直径。
沉积导电薄膜，通过构图工艺形成条状像素电极39，且像素电极通过套孔5和过孔6连接源漏电极34的漏极。
本实施例在阵列基板上增加了公共电极线4，并且通过至少2个过孔8与公共电极37连接，使得上下两个电阻，即公共电极37和公共电极线4进行并联，从而极大程度上减小了公共电极37的电阻，防止了cross talk等由于公共电极37的电阻增大导致的不良的发生。
以上，仅仅是本发明实施例的一种制作方法，当阵列基板的具体结构发生变化时，该制作方法可以根据实际情况进行调整。比如，实际应用时，可以不制作阻挡层36，或者，公共电极37可以位于阻挡层36的与第一钝化层35之间(此时，阻挡层36与第二钝化层38可以为一体结构)；再比如，公共电极37也可以并非连成整体的块状公共电极，而是在每个像素单元中独立成块；又再比如，公共电极也可以位于像素电极的上方；又再比如，公共电极线也可不与栅线同层设置和制作，而是通过其它层(比如数据线金属层)或新增加的金属层制作，等等。在此不作限制。
为了进一步减小公共电极37的电阻，可在阵列基板上设置多个用于公共电极线4与公共电极37连接的过孔8。例如每条公共电极线4通过N个位于阵列基板上的过孔8与公共电极37连接，2≤N≤A，A为由数据线划分的多列薄膜晶体管像素结构的总列数，如图2中，穿过每行3个像素的公共电极线4通过两个过孔8与公共电极37连接。优选地，N个过孔8间隔相同像素列数(或间隔相同像素行数，当公共电极线在阵列基板上纵向设置与数据线平行时)呈周期性地排列，此时可以使公共电极37在各个像素单元的电阻趋于一致，在一定程度上保证显示画面的均匀性。
同时可在阵列基板上设置多条与公共电极37连接公共电极线4，每一条公共电极线4对应于一行薄膜晶体管像素结构。由于公共电极线4会对整个基板的像素开口率产生影响(设置有公共电极线4的像素和未设有公共电极线4的像素的开口率不一样)，为保证整个阵列基板的开口率的均一性，在由栅线1划分的多行薄膜晶体管像素结构3中，可以使公共电极线4间隔M(M表示由栅线1划分的多行薄膜晶体管像素结构3的行数，M大于0小于总行数)行薄膜晶体管像素结构呈周期性地排列。优选地，在由栅线1划分的多行薄膜晶体管像素结构3中对应每行薄膜晶体管像素结构均设置一条公共电极线4(公共电极线4可以位于该行像素单元的显示区域，也可以位于该行像素单元与相邻行像素单元的交界处)，这样使得整个基板的像素开口率的均一性较好，而且公共电极37的电阻更低。
本实施例中的ADS型阵列基板，可以应用于R-ADS型阵列基板，实现视网膜显示，带来更好的用户体验。
实施例2
由于实施例1的阵列基板结构中增加了若干公共电极线4，如果使用传统的ADS方式，公共电极线4需要与栅线1有一定距离，这样会导致其遮挡正常的发光区域，对开口率的影响较大，为了提高开口率，本实施例的阵列基板采用TFT对置的方式设置。如图4所示(其每个薄膜晶体管像素结构的截面图和图3类似)，被栅线1划分的若干薄膜晶体管像素结构3中相邻两行薄膜晶体管像素结构3(即相邻两行像素单元)的薄膜晶体管区域相邻排列，相邻两行薄膜晶体管像素结构3各自的显示区域分别与与其相邻行薄膜晶体管像素结构3的显示区域相邻排列。其中，该阵列基板包括至少一条公共电极线，公共电极线4位于上述相邻排列的显示区域的交界处，即位于两行相邻的薄膜晶体管像素结构的交界处，该两行相邻的薄膜晶体管像素结构的显示区域相邻设置。并且，如图4所示，本发明实施例的公共电极线同时位于交界处的两行像素单元的显示区域。为了使公共电极线4与公共电极37并联连接以减小公共电极37的电阻，公共电极线4至少通过2个过孔8与公共电极37连接，以到达并联连接的效果(公共电极线4不同于现有的为公共电极提供信号的公共电极线)。
为了进一步减小公共电极37的电阻，可在阵列基板上设置多个用于公共电极线4与公共电极37连接的过孔8。例如每条公共电极线4通过N个位于阵列基板上的过孔8与公共电极37连接，2≤N≤由数据线划分的多列薄膜晶体管像素结构的总列数，如图4中，穿过每行3个像素的公共电极线4通过两个过孔8与公共电极37连接。优选地，N个过孔8间隔相同像素列数成周期性地排列，此时可以使公共电极37在各个像素单元的电阻趋于一致，在一定程度上保证显示画面的均匀性。
同时可在阵列基板上设置多条与公共电极37连接公共电极线4，由于公共电极线4会对整个基板的像素开口率产生影响(设置有公共电极线4的像素和未设有公共电极线4的像素的开口率不一样)，为保证整个阵列基板的开口率的均一性，在由栅线1划分的多行薄膜晶体管像素结构3中，可以使公共电极线4间隔M(M表示由栅线1划分的多行薄膜晶体管像素结构3的行数，M大于0小于总行数)行像素单元呈周期性地排列。优选地，在由栅线1划分的多行薄膜晶体管像素结构3中，在每一个上述相邻排列的显示区域的交界处均设置一条公共电极线4，这样使得整个基板的像素开口率的均一性较好，而且公共电极37的电阻更小。显示区域相邻排列的两行薄膜晶体管像素结构3的两个显示区域仅设有一条公共电极线4，即显示区域相邻排列的两行薄膜晶体管像素结构3可共用一条公共电极线4，这样对像素的开口率影响较小。
本发明各实施例中的两个区域“相邻排列”，指这两个区域中间除了栅线外，或者除了栅线和公共电极线外，不再间隔其他部件；比如：相邻两行像素单元的薄膜晶体管区域相邻排列，指相邻两行像素单元的薄膜晶体管区域中间仅仅间隔栅线，或者仅仅间隔栅线和公共电极线，不间隔像素电极等其他部件；两行相邻的薄膜晶体管像素结构的显示区域相邻设置，是指两行相邻的薄膜晶体管像素结构的显示区域仅仅间隔栅线，或者仅仅间隔栅线和公共电极线，不间隔薄膜晶体管等其他部件。
本实施例中的薄膜晶体管像素结构3和实施例1中的薄膜晶体管像素结构3类似，此处不再赘述。
本实施例的阵列基板的制作方法和实施例1的阵列基板的制作方法基本相同，不同的是在玻璃基板上通过曝光、显影、刻蚀、剥离等一系列构图工艺形成栅极31、栅线1图形和公共电极线4的图形时使由栅线1划分的多行薄膜晶体管像素结构(即像素单元)中相邻两行薄膜晶体管像素结构的薄膜晶体管的栅极区域相邻排列，相邻两行薄膜晶体管像素结构中各自的显示区域分别与与其相邻行薄膜晶体管像素结构的显示区域相邻排列。且可在每相邻的两行薄膜晶体管像素结构的相邻的显示区域之间制作一条公共电极线4。栅极31、栅线1图形和公共电极线4上方层级结构的制作步骤和实施例1类似，此处不再赘述。
如图5中(a)所示，像素开口率会受以下几个因素影响：a表示公共电极线4的宽度，b表示防止栅极线上方漏光用的黑矩阵(BlackMatrix，BM)的宽度，c表示栅线宽度，d表示防止栅线下方漏光用的BM的宽度。如图5中(b)所示，采用TFT对置的方式排列，两个像素只需一个d的宽度来防止栅线下方漏光，每个像素节省了d/2的BM宽度，相对于实施例1的阵列基板的像素开口率提高约3％。另外公共电极线4的2a宽度也有减小的空间。同时本发明将上下两个像素之间的TFT部分采取相对的方式，有效利用了多余空间，而且隔垫物设置在此位置，无需增加额外BM面积来防止隔垫物偏移造成的不良，从而增大了开口率。而且目前ADS产品由于开口率限制，所以单个像素BM宽度较窄，这样放置隔垫物之后，由于隔垫物可能的位置偏移，容易在非BM区域形成取向盲区，这正是造成对比度下降以及各种残影的根本原因，严重影响良率，而采取TFT相对的方式，两个像素的BM合在一处，隔垫物放置有了很大的空间，在不降低开口率的情况下，保证了产品品质。
并且，在存在阻挡层(一般为树脂材料)的过孔的像素结构中，由于过孔很深，内含较多液晶，这些液晶和正常显示区的液晶厚度相差很大，如图6所示，过孔到液晶层9的顶部距离h2大于液晶盒厚h1，造成了液晶取向差异，形成严重漏光；同时，过孔上覆盖有电极，这里的电极并不平行于玻璃，而是铺在过孔壁上与玻璃形成大角度的坡度角α，会影响周边液晶取向；并且过孔区域对正常显示区的电场有很强的干扰，严重影响了正常显示，如果使用额外BM遮挡，一是降低了开口率，二是仍会造成品质的隐患。而采用TFT相对的设计，将上下两个像素的过孔区域放置在一起，与正常显示区域有了栅线和BM的宽度产生的距离，避免其对正常显示区域的影响，提高了开口率且降低了产生不良的风险。
本实施例中的ADS型阵列基板，可以应用于R-ADS型阵列基板，实现视网膜显示，以带来更好的用户体验。
实施例3
本实施例中提供了一种包括实施例1或2中阵列基板的显示装置，该显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (18)

1.一种阵列基板，包括形成在基板上的若干栅线、数据线以及在所述栅线和数据线之间形成的若干薄膜晶体管像素结构，所述薄膜晶体管像素结构包括薄膜晶体管和显示区域，所述显示区域设置有公共电极，其特征在于，所述阵列基板还包括：与所述公共电极连接的至少一条公共电极线。
2.如权利要求1所述的阵列基板，其特征在于，所述至少一条公共电极线位于薄膜晶体管像素结构的显示区域，或者位于两行相邻的薄膜晶体管像素结构的交界处。
3.如权利要求1所述的阵列基板，其特征在于，每行薄膜晶体管像素结构均对应设置有一条所述公共电极线。
4.如权利要求1所述的阵列基板，其特征在于，所述至少一条公共电极线通过N个位于阵列基板上的过孔与所述公共电极连接，其中，2≤N≤A，A为由数据线划分的多列薄膜晶体管像素结构的总列数。
5.如权利要求4所述的阵列基板，其特征在于，所述N个过孔数间隔相同像素列数或间隔相同像素行数呈周期性排列。
6.如权利要求1所述的阵列基板，其特征在于，由栅线划分的多行薄膜晶体管像素结构中相邻两行薄膜晶体管像素结构的薄膜晶体管区域相邻排列，所述相邻两行薄膜晶体管像素结构各自的显示区域分别与与其相邻行薄膜晶体管像素结构的显示区域相邻排列。
7.如权利要求6所述的阵列基板，其特征在于，所述多行薄膜晶体管像素结构的每行薄膜晶体管像素结构均设有一条所述公共电极线。
8.如权利要求6所述的阵列基板，其特征在于，显示区域相邻排列的两行薄膜晶体管像素结构的两行显示区域仅设有一条所述公共电极线，所述公共电极线位于所述显示区域相邻排列的两行薄膜晶体管像素结构的交界处。
9.如权利要求1～8中任一项所述的阵列基板，其特征在于，所述薄膜晶体管像素结构中像素电极为条状电极，所述公共电极为块状电极，所述像素电极和公共电极之间间隔有钝化层。
10.如权利要求9所述的阵列基板，其特征在于，所述公共电极为覆盖整个阵列基板的块状电极。
11.如权利要求10所述的阵列基板，其特征在于，所述像素电极与所述薄膜晶体管的漏电极通过通孔连接，所述公共电极上在所述通孔的周围形成有直径大于所述通孔的隔离孔。
12.如权利要求9所述的阵列基板，其特征在于，所述公共电极线与所述栅线位于同一层，且与栅线平行。
13.如权利要求1～8中任一项所述的阵列基板，其特征在于，所述阵列基板为采用了视网膜显示技术的阵列基板。
14.一种阵列基板的制作方法，其特征在于，包括以下步骤：
S1：在基板上形成栅线图形和薄膜晶体管的栅极图形的同时，在基板上形成至少一条公共电极线图形；
S2：在形成所述栅线图形、栅极图形和公共电极线图形后，形成包括薄膜晶体管和位于所述薄膜晶体管之上的公共电极图形、像素电极图形及连接所述公共电极线图形和公共电极图形的第一过孔。
15.如权利要求14所述的阵列基板的制作方法，其特征在于，所述步骤S2具体包括：
在步骤S1之后的基板上形成薄膜晶体管；
在形成薄膜晶体管之后的基板上依次形成阻挡层，并在所述阻挡层上对应所述公共电极线图形的区域和薄膜晶体管的漏电极与所述像素电极的连接区域分别向下刻蚀形成所述第一过孔和用于连接漏电极与所述像素电极的第二过孔；
沉积导电薄膜，且在所述导电薄膜上第二过孔的周围通过构图工艺形成隔离孔，以形成公共电极图形；
在形成公共电极图形的基板上形成绝缘薄膜形成钝化层，并在所述钝化层上对应所述第二过孔的区域通过构图工艺形成穿过所述钝化层的套孔，所述套孔的直径小于所述隔离孔的直径，所述套孔和所述第二过孔构成连接像素电极与漏电极的通孔；
沉积导电薄膜，通过构图工艺形成条状像素电极，且像素电极通过所述通孔连接漏电极。
16.如权利要求14或15所述的阵列基板的制作方法，其特征在于，所述步骤S1中形成所述栅线图形和薄膜晶体管的栅极图形时，使由栅线划分的多行薄膜晶体管像素结构中相邻两行薄膜晶体管像素结构的栅极区域相邻排列，所述相邻两行薄膜晶体管像素结构中各自的显示区域分别与与其相邻行薄膜晶体管像素结构的显示区域相邻排列。
17.如权利要求16所述的阵列基板的制作方法，其特征在于，制作所述公共电极线图形时，在显示区域相邻排列的两行薄膜晶体管像素结构仅制作一条所述公共电极线，且所述公共电极线制作在所述相邻排列的两行薄膜晶体管像素结构的交界处。
18.一种显示装置，其特征在于，包括如权利要求1～13中任一项所述的阵列基板。
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