KR101835525B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

표시 장치가 제공된다. 상기 표시 장치는 기판, 및 상기 기판 상에 제공된 복수의 화소들을 포함하고, 각각의 상기 화소들은, 상기 기판 상의 게이트 전극, 상기 기판 상의 산화물 반도체 패턴, 상기 게이트 전극 및 상기 산화물 반도체막 사이의 게이트 유전막, 상기 산화물 반도체 패턴 상에 배치되고, 평면적 관점에서 상기 게이트 전극과 중첩되는 제1 절연 패턴, 상기 산화물 반도체 패턴 상에 배치되고, 상기 제1 절연 패턴과 이격된 제2 절연 패턴, 상기 산화물 반도체 패턴 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극, 상기 제2 절연 패턴 상에 배치되고, 상기 소스 전극과 접촉하는 화소 전극 패턴, 및 상기 기판 상에 구비되며, 상기 화소 전극 패턴과 전계를 형성하는 공통 전극을 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATION THE SAME}
본 발명의 표시 장치 및 그 제조 방법에 관한 것이다.
표시 소자의 경량화, 박형화, 저전력화에 의해, 표시 소자는 텔레비전, 컴퓨터 등에 사용됨은 물론, 휴대폰, PDA 등과 같은 소형 전자 기기에도 널리 사용되고 있다. 표시 소자가 다양한 전자 기기 및 산업 분야에 사용됨에 따라, 고 신뢰성을 갖는 표시 소자에 대한 요구가 증가하고 있다.
액정 표시 장치는 액정층을 포함하는 박형 표시 장치이다. 상기 액정 표시 장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.
상기 PLS 모드 액정 표시 장치는 횡전계 및 수직 전계를 이용하여 액정층을 구동하여 영상을 표시한다. 상기 PLS 모드는 강한 프린지(fringe) 전계에 의해 액정층의 액정 분자들이 전극 위 영역에서 기판에 거의 평행하게 회전한다.
본 발명의 목적은 고신뢰성을 갖는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 공정이 간략화된 표시 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시 장치는, 기판, 및 상기 기판 상에 제공된 복수의 화소들을 포함하고, 각각의 상기 화소들은, 상기 기판 상의 게이트 전극, 상기 게이트 전극과 중첩되는 산화물 반도체 패턴, 상기 게이트 전극 및 상기 산화물 반도체 패턴 사이의 게이트 유전막, 상기 산화물 반도체 패턴 상에 배치되고, 평면적 관점에서 상기 게이트 전극과 중첩되는 제1 절연 패턴, 상기 산화물 반도체 패턴 상에 배치되고 상기 제1 절연 패턴과 이격된 제2 절연 패턴, 상기 산화물 반도체 패턴 상에 서로 이격되어 구비된 드레인 전극 및 소스 전극, 상기 제2 절연 패턴 상에 배치되고 상기 드레인 전극과 접촉하는 화소 전극 패턴, 및 상기 기판 상에 구비되며 상기 화소 전극 패턴과 전계를 형성하는 공통 전극을 포함한다.
일 실시 예에 따르면, 상기 소스 전극은 상기 화소 전극 패턴의 일부를 덮을 수 있다.
일 실시 예에 따르면, 평면적 관점에서, 상기 제2 절연 패턴의 면적은 상기 화소 전극 패턴의 면적과 동일할 수 있다.
일 실시 예에 따르면, 상기 공통 전극은 줄기부, 및 상기 줄기부로부터 분지되는 복수의 가지부들을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시 장치의 제조 방법은, 기판 상에 게이트 전극을 형성하는 것, 상기 기판 상에, 절연막, 산화물 반도체막, 및 화소 전극막을 차례로 형성하는 것, 상기 화소 전극막 및 상기 절연막을 패터닝하여 상기 게이트 전극과 중첩되는 제1 절연 패턴, 상기 제1 절연 패턴과 이격된 제2 절연 패턴, 및 상기 제2 절연 패턴 상의 화소 전극 패턴을 형성하는 것, 상기 산화물 반도체막 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극을 형성하는 것, 및 상기 기판 상에 구비되며, 상기 화소 전극 패턴 상에 배치되는 공통 전극을 형성하는 것을 포함한다.
일 실시 예에 따르면, 표시 장치의 제조 방법은 상기 화소 전극막 및 상기 절연막을 패터닝하는 것은, 상기 제1 절연 패턴 상에 더미 전극 패턴을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 표시 장치의 제조 방법은 상기 화소 전극막 상에, 상기 게이트 전극과 중첩되는 제1 두께를 갖는 제1 마스크 패턴, 및 상기 제1 마스크 패턴과 이격되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 마스크 패턴을 형성하는 것을 더 포함하되, 상기 화소 전극막은 상기 제1 및 상기 제2 마스크 패턴들을 식각 마스크막으로 사용하여 패터닝되고, 상기 절연막은 상기 제1 및 상기 제2 마스크 패턴들을 식각 마스크막으로 사용하여 패터닝될 수 있다.
일 실시 예에 따르면, 표시 장치의 제조 방법은 상기 제2 마스크 패턴의 일부를 제거하여 상기 제2 두께보다 얇은 제3 두께를 갖는 제3 마스크 패턴을 형성하는 것, 상기 제1 마스크 패턴을 제거하는 것, 및 상기 제3 마스크 패턴을 식각 마스크로 사용하여 상기 더미 전극 패턴을 제거하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 화소 전극막 및 상기 절연막을 패터닝하는 것은, 상기 게이트 전극 양측에 각각 대응되는 영역들의, 상기 산화물 반도체막의 제1 및 제2 부분들을 노출하는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 캐리어의 이동도가 높은 산화물 반도체 패턴을 박막 트랜지스터의 채널로 이용하는 PLS 모드의 표시 장치가 제공된다. 상기 표시 장치는 제1 내지 제5 포토리소그래피 공정으로 제조된다. 이에 따라, 제조 비용 및 제조 시간이 감소한, 고신뢰성의 표시 장치 및 그 제조 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 개략적으로 도시한 분해 사시도이다.
도 2a는 본 발명의 실시 예에 따른 표시 장치의 제1 기판의 일부를 나타내는 평면도이다.
도 2b는 도 2a에 도시된 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, 및 Ⅳ-Ⅳ'선을 따라 취한 단면도이다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 도 1, 도 2a 및 도 2b에 도시된 본 발명의 실시 예에 따른 제1 기판의 제조 방법를 설명하기 위한 평면도들이다.
도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 각각 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a에 도시된 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, 및 Ⅳ-Ⅳ'선을 따라 취한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 어느 하나를 포함하는 의미로 사용된다.
본 발명의 실시 예에 따른 표시 장치가 설명된다.
도 1 은 본 발명의 실시 예에 따른 표시 장치를 개략적으로 도시한 분해 사시도이다. 도 2a 는 본 발명의 실시 예에 따른 표시 장치의 제1 기판의 일부를 나타내는 평면도이다. 도 2b 는 도 2a 에 도시된 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, 및 Ⅳ-Ⅳ'선을 따라 취한 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 표시 장치는 제1 기판(SUB1), 상기 제1 기판(SUB1)에 대향하는 제2 기판(SUB2), 및 상기 제1 및 제2 기판들(SUB1, SUB2) 사이에 배치된 액정층(LC)을 포함한다.
상기 제1 기판(SUB1)은 제1 절연 기판(INS1), 상기 제1 절연 기판(INS1) 상에 배치되고 제1 방향으로 연장하는 복수의 게이트 라인들(GL), 및 상기 제1 절연 기판(INS1) 상에 배치되고 제2 방향으로 연장하는 복수의 데이터 라인들(DL)을 포함한다. 상기 제2 방향은 상기 제1 방향과 교차할 수 있다.
상기 제1 절연 기판(INS1)은 표시 영역(DA) 및 패드 영역(PDA)을 포함한다. 상기 표시 영역(DA) 상에 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)이 배치된다.
상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)이 교차하여 화소들(PXL)이 정의된다. 상기 화소들(PXL)은 상기 표시 영역(DA) 상에 정의된다. 상기 화소들(PXL)은 박막 트랜지스터, 상기 박막 트랜지스터와 연결된 화소 전극 패턴(134)을 포함한다. 상기 화소 전극 패턴(134)은 상기 박막 트랜지스터를 통해 상기 데이터 라인(DL)으로부터 화소 전압을 인가받는다.
상기 박막 트랜지스터는 게이트 전극(102), 산화물 반도체 패턴(112), 드레인 전극(162), 및 소스 전극(164)을 포함한다.
상기 게이트 전극(102)은 상기 게이트 라인(GL)으로부터 돌출되어 제공된다. 일 실시 예에 따르면, 상기 게이트 전극(102)은 상기 게이트 라인(GL)으로부터 상기 제2 방향으로 돌출될 수 있다. 상기 게이트 전극(102)은 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 또는 티타늄 중에서 적어도 어느 하나를 포함할 수 있다.
게이트 유전막(106)이 상기 게이트 전극(102) 상에 배치될 수 있다. 상기 게이트 유전막(106)은 상기 제1 절연 기판(INS1) 전면 상에 제공되어, 상기 게이트 라인(GL) 및 상기 게이트 전극(102)을 덮는다. 상기 게이트 유전막(106)은 절연성 물질을 포함한다. 예를 들어, 상기 게이트 유전막(106)은 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막 중 적어도 어느 하나를 포함할 수 있다.
상기 게이트 유전막(106) 상에 상기 산화물 반도체 패턴(112)이 배치된다. 상기 산화물 반도체 패턴(112)은 상기 게이트 유전막(106)을 사이에 두고, 상기 게이트 전극(102) 상에 배치된다. 평면적 관점에서, 상기 산화물 반도체 패턴(112)은 상기 게이트 전극(102)과 중첩된다.
상기 산화물 반도체 패턴(112)은 반도체 물성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 패턴(112)은 아연 산화물, 아연 주석 산화물, 아연 인듐 산화물, 아연 갈륨 산화물, 또는 아연 인듐 갈륨 산화물 중에서 적어도 어느 하나를 포함할 수 있다.
상기 게이트 전극(102)과 중첩되는 상기 산화물 반도체 패턴(112)의 영역 내에 채널영역이 정의된다. 상기 게이트 전극(102)에 턴온 전압이 인가되는 경우, 상기 채널 영역에 채널이 형성된다. 상기 산화물 반도체 패턴(112)의 상기 채널 영역에 형성되는 채널을 이동하는 캐리어의 이동도는, 실리콘막에 형성된 채널을 이동하는 캐리어의 이동도보다 높다. 이로 인해, 상기 박막 트랜지스터의 특성이 향상된다.
상기 산화물 반도체 패턴(112) 상에 제1 절연 패턴(122) 및 제2 절연 패턴(124)이 배치된다. 상기 제1 절연 패턴(122)은 상기 게이트 전극(102)과 중첩되는 상기 산화물 반도체 패턴(112) 상에 배치된다. 상기 제2 절연 패턴(124)은 상기 제1 절연 패턴(122)과 이격된다. 평면적 관점에서, 상기 제2 절연 패턴(124)은 상기 게이트 전극(102)과 이격될 수 있다.
상기 제1 절연 패턴(122) 및 상기 제2 절연 패턴(124)은 서로 동일한 물질을 포함한다. 예를 들어, 상기 제1 절연 패턴(122) 및 상기 제2 절연 패턴(124)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 상기 제1 및 제2 절연 패턴들(122, 124)은 상기 게이트 유전막(106)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 게이트 유전막(106)이 실리콘 질화막으로 형성되는 경우, 상기 제1 및 제2 절연 패턴들(122, 124)은 실리콘 산화막으로 형성될 수 있다.
상기 제2 절연 패턴(124) 상에 상기 화소 전극 패턴(134)이 배치된다. 평면적 관점에서, 상기 화소 전극 패턴(134)의 면적은 상기 제2 절연 패턴(124)의 면적과 동일할 수 있다. 일 실시 예에 따르면, 상기 화소 전극 패턴(134) 및 상기 제2 절연 패턴(124)은 동일한 마스크를 이용하여 패터닝될 수 있다. 이에 따라, 상기 화소 전극 패턴(134)의 측벽과 상기 제2 절연 패턴(124)의 측벽은 서로 자기 정렬되어, 공면을 이룰 수 있다.
상기 화소 전극 패턴(134)은 투명한 도전성 물질로 형성된다. 예를 들어, 상기 화소 전극 패턴(134)은 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO), 또는 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 중 어느 하나를 포함할 수 있다.
상기 드레인 전극(162) 및 상기 소스 전극(164)은, 상기 게이트 전극(102) 양측에 각각 대응하는 영역들의 상기 산화물 반도체 패턴(112)의 제1 및 제2 부분들을 각각 덮는다. 상기 산화물 반도체 패턴(112)의 상기 제1 부분은, 상기 게이트 전극(102)의 일측에 대응되는 영역들의 상기 산화물 반도체 패턴(112)의 일부분이다. 상기 산화물 반도체 패턴(112)의 상기 제1 부분은 상기 제1 절연 패턴(122) 및 상기 제2 절연 패턴(124) 사이에 배치된다. 상기 산화물 반도체 패턴(112)의 상기 제2 부분은, 상기 게이트 전극(102)의 타측에 대응되는 영역들의 상기 산화물 반도체 패턴(112)의 일부분이다.
상기 드레인 전극(162)의 일단은 상기 제1 절연 패턴(122) 상에 배치된다. 상기 드레인 전극(162)의 타단은 상기 화소 전극 패턴(134) 상에 배치된다. 상기 드레인 전극(162)의 상기 일단 및 상기 타단 사이의 상기 드레인 전극(162)의 중앙 부분은 상기 산화물 반도체 패턴(112)의 상기 제1 부분과 접촉한다.
상기 소스 전극(164)의 일단은 상기 제1 절연 패턴(122) 상에 배치된다. 상기 소스 전극(164)의 상기 일단은 상기 드레인 전극(162)의 상기 일단과 이격된다. 상기 소스 전극(164)의 타단을 이루는 일 측벽 및 상기 소스 전극(164)의 상기 일 측벽에 인접한 상기 산화물 반도체 패턴(112)의 일 측벽은 서로 공면을 이룰 수 있다. 상기 소스 전극(164)은 상기 데이터 라인(DL)으로부터 돌출되어 제공된다. 일 실시 예에 따르면, 상기 소스 전극(164)은 상기 제1 방향으로 돌출될 수 있다.
상기 드레인 전극(162), 상기 소스 전극(164), 및 상기 화소 전극 패턴(134) 상에 층간 유전막(170)이 제공된다. 상기 층간 유전막(170)은 절연 물질을 포함할 수 있다. 상기 층간 유전막(170)은 상기 제1 및 제2 절연 패턴들(122, 124)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 절연 패턴들(122, 124)이 실리콘 산화막으로 형성되는 경우, 상기 층간 유전막(170)은 실리콘 질화막으로 형성될 수 있다.
상기 제1 절연 기판(INS1) 상에 공통 전압 배선(CL)이 구비된다. 상기 공통 전압 배선(CL)은 공통 전압을 전달한다. 상기 공통 전압 배선(CL)은 상기 게이트 유전막(106), 및 상기 층간 유전막(170)으로 덮인다. 상기 층간 유전막(170)은 상기 공통 전압 배선(CL)의 일부분의 상부면을 노출하는 제1 공통 콘택홀(171)을 포함한다.
상기 제1 절연 기판(INS1) 상에 공통 전극(180)이 구비된다. 상기 공통 전극(180)은 상기 층간 유전막(170) 상에 배치된다. 상기 공통 전극(180)은 상기 제1 공통 콘택홀(171a) 내에 형성되어, 상기 공통 전압 배선(CL)의 노출된 상기 일부분과 접촉한다. 이로 인해, 상기 공통 전극(180)은 상기 공통 전압을 인가받는다. 평면적 관점에서, 상기 공통 전극(180)은 상기 화소 전극 패턴(134)과 중첩된다. 상기 공통 전압과 상기 화소 전압의 차이에 의해, 상기 공통 전극(180) 및 상기 화소 전극 패턴(134) 사이에 전계가 형성된다. 상기 전계에 의해, 상기 액정층(LC)이 구동한다. 상기 공통 전극(180)은 투명한 도전성 물질을 포함한다. 예를 들어, 상기 공통 전극(180)은 상기 화소 전극 패턴(134)과 동일한 물질을 포함할 수 있다.
상기 공통 전극(180)은 줄기부(182) 및 복수의 가지부들(184)을 포함한다. 일 실시 예에 따르면, 상기 줄기부(182)는 일 방향으로 연장하고, 상기 가지부들(184)은 상기 줄기부(182)로부터 분지되어 상기 일 방향과 교차하는 방향으로 나란히 연장할 수 있다. 다른 실시 예에 따르면, 상기 줄기부(182)로부터 분지되는 상기 가지부들(184)의 각각은 서로 다른 방향으로 연장할 수 있다. 상기 줄기부(182) 및 상기 가지부들(184)은 다양한 형상으로 제공될 수 있다.
상기 패드 영역(PDA) 상에, 각각의 상기 게이트 라인들(GL)의 일단에 대응하는 게이트 패드부(GP), 각각의 상기 데이터 라인들(DL)의 일단에 대응하는 데이터 패드부(DP), 상기 공통 전압 배선(CL)의 일단에 대응하는 공통 전압 패드부(CP)가 배치된다. 상기 게이트 패드부(GP) 및 상기 데이터 패드부(DP)은 상기 화소들(PXL)에 신호를 인가하는 외부 배선들과 연결을 위한 콘택이다. 상기 공통 전압 패드부(CP)는 상기 공통 전압 배선(CL)에 상기 공통 전압을 인가하는 외부 배선과 연결을 위한 콘택이다.
상기 게이트 패드부(GP)를 덮는 상기 게이트 유전막(106) 및 상기 층간 유전막(170)은 상기 게이트 패드부(GP)의 상부면를 노출하는 게이트 콘택홀(172)을 포함한다. 상기 게이트 패드부(GP)는 상기 게이트 콘택홀(172) 내에 배치된 도전 볼에 의해 외부 배선과 전기적으로 연결될 수 있다. 상기 게이트 패드부(GP)는 상기 게이트 라인(GL)과 동일한 물질로 형성되고, 상기 게이트 라인(GL)의 형성 공정과 동일한 공정에서 제공될 수 있다.
상기 데이터 패드부(DP)를 덮는 상기 층간 유전막(170)은, 상기 데이터 패드부(DP)의 상부면를 노출하는 데이터 콘택홀(173)을 포함한다. 상기 데이터 패드부(DP)는, 상기 데이터 콘택홀(173) 내에 배치된 도전 볼에 의해 외부 배선과 전기적으로 연결될 수 있다.
상기 데이터 패드부(DP)는 상기 산화물 반도체 패턴(112) 및 상기 게이트 유전막(106) 상에 배치된다. 상기 데이터 패드부(DP)의 양 측벽들은, 상기 데이터 패드부(DP)와 중첩되는 상기 산화물 반도체 패턴(112)의 양 측벽들과 공면을 이룰 수 있다. 상기 데이터 패드부(DP)는 상기 데이터 라인(DL)과 동일한 물질로 형성되고, 상기 데이터 라인(DL)의 형성 공정과 동일한 공정에서 제공될 수 있다. 이에 따라, 상기 데이터 라인(DL)은 상기 게이트 유전막(106) 상의 상기 산화물 반도체 패턴(112) 상에 배치되고, 상기 데이터 라인(DL)의 양 측벽들은, 상기 데이터 라인들(DL)과 중첩되는 상기 산화물 반도체 패턴(112)의 양 측벽들과 공면을 이룰 수 있다.
상기 공통 전압 패드부(CP)는 상기 공통 전압 배선(CL)과 동일한 물질로 형성되고, 상기 공통 전압 배선(CL)의 형성 공정과 동일한 공정에서 형성될 수 있다. 이에 따라, 상기 공통 전압 패드부(CP) 상에 상기 게이트 유전막(106) 및 상기 층간 유전막(170)이 배치된다. 상기 공통 전압 패드부(CP)를 덮는 상기 게이트 유전막(106) 및 상기 층간 유전막(170)은 상기 공통 전압 패드부(CP)의 상부면을 노출하는 제2 공통 콘택홀(171b)을 포함한다. 상기 공통 전압 패드부(CP)는 상기 제1 공통 콘택홀(171b) 내에 배치된 도전 볼에 의해 외부 배선과 전기적으로 연결될 수 있다.
상기 제2 기판(SUB2)은 제2 절연 기판(INS2)과, 상기 제2 절연 기판(INS2) 상에 제공되며 붉은색, 녹색 및 푸른색 등의 색상을 구현하는 컬러 필터들(CF), 상기 컬러 필터들(CF) 사이에 형성되며 상기 액정층(LC)을 투과하는 광을 차단하기 위한 블랙 매트릭스(BM)를 포함한다.
상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 중 어느 하나의 기판 상에는 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 간격, 즉 셀갭을 유지하기 위한 스페이서(미도시)가 구비된다. 상기 스페이서에 의해 형성된 상기 제1 기판(SUB1)과 상기 제2 기판(SUB2) 사이의 공간에 상기 액정층(LC)이 구비된다.
상기한 구조를 갖는 표시 장치에서는 상기 게이트 라인(GL)을 통해 제공되는 구동 신호에 응답하여 상기 박막 트랜지스터가 턴 온된다. 상기 박막 트랜지스터가 턴 온되면, 상기 데이터 라인(DL)을 통해 제공되는 화상 신호가 상기 박막 트랜지스터를 통해 상기 화소 전극(134)으로 제공된다. 이에 따라, 상기 화소 전극(134)과 상기 공통 전극(180)에 사이에 전계가 형성되고, 상기 전계에 따라 액정이 구동되며, 그 결과 영상이 표시된다.
이하, 본 발명의 실시 예에 따른 표시 장치의 제조 방법에 대해 설명하기로 한다. 먼저, 본 발명의 실시 예에 따른 표시 장치의 제조 방법 중 제1 기판(SUB1)의 제조 방법이 설명된다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 도 1, 도 2a 및 도 2b 에 도시된 본 발명의 실시 예에 따른 제1 기판의 제조 방법를 설명하기 위한 평면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b 는 각각 도 도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a에 도시된 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, 및 Ⅳ-Ⅳ'선을 따라 취한 단면도들이다.
도 3a 및 도 3b 를 참조하면, 제1 포토리소그래피 공정이 수행되어, 제1 방향으로 연장하는 게이트 라인(GL), 게이트 패드부(GP), 공통 전압 배선(CL), 및 공통 전극 패드부(CP)가 형성된다. 상기 제1 공통 전압 배선(CL)은 상기 게이트 라인(GL)이 연장하는 상기 제1 방향으로 연장할 수 있다. 상기 게이트 라인(GL)은 상기 게이트 라인(GL)으로부터 돌출된 게이트 전극(102)을 포함한다. 상기 게이트 전극(102)은 상기 제1 방향과 교차하는 제2 방향으로 돌출된다.
상기 게이트 라인(GL), 상기 게이트 패드부(GP), 상기 공통 전압 배선(CL), 및 상기 공통 전극 패드부(CP)는 제1 절연 기판(INS1) 상에 제1 도전막을 형성하고, 상기 제1 도전막을 패터닝하여 형성한다. 이에 따라, 상기 게이트 라인(GL), 상기 게이트 패드부(GP), 상기 공통 전압 배선(CL), 및 상기 공통 전극 패드부(CP)는 서로 동일한 물질로 형성된다.
상기 제1 절연 기판(INS1) 상에, 게이트 유전막(106), 산화물 반도체막(110), 절연막(120), 및 화소 전극막(130)이 차례로 형성된다. 차례로 적층된 상기 게이트 유전막(106), 상기 산화물 반도체막(110), 상기 절연막(120), 및 상기 화소 전극막(130)은 상기 게이트 라인(GL), 상기 게이트 패드부(GP), 상기 공통 전압 배선(CL), 및 상기 공통 전극 패드부(CP)를 덮는다.
상기 게이트 유전막(106)은 절연성 물질로 형성된다. 상기 산화물 반도체막(110)은 반도체 물성을 갖는 투명한 금속 산화물로 형성된다. 상기 절연막(120)은 절연성 물질로 형성된다. 일 실시 예에 따르면, 상기 절연막(120)은 상기 게이트 유전막(106)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전막(106)이 실리콘 질화막으로 형성되는 경우, 상기 절연막(120)은 실리콘 산화막으로 형성될 수 있다. 상기 화소 전극막(130)은 투명한 전도성 물질로 형성된다.
도 4a 및 도 4b 를 참조하면, 제2 포토리소그래피 공정이 수행되어, 상기 화소 전극막(130) 상에, 제1 마스크 패턴(141) 및 제2 마스크 패턴(142)이 형성된다. 상기 제1 마스크 패턴(141)은 상기 게이트 전극(102)과 중첩되는 상기 화소 전극막(130) 상에 형성된다. 상기 제2 마스크 패턴(142)은 상기 제1 마스크 패턴(141)과 이격되고, 평면적 관점에서 상기 게이트 전극(102)과 이격되도록 형성된다. 평면적 관점에서, 상기 제1 마스크 패턴(141)의 면적은 상기 제2 마스크 패턴(142)의 면적보다 작을 수 있다. 상기 제1 및 제2 마스크 패턴(141, 142)은 감광성 물질을 포함할 수 있다.
상기 제1 마스크 패턴(141)은 제1 두께를 가지고, 상기 제2 마스크 패턴(142)은 제2 두께를 가진다. 상기 제1 두께는 상기 제2 두께보다 얇다. 상기 제1 마스크 패턴(141) 및 상기 제2 마스크 패턴(142)은 상기 화소 전극막(140) 상에 마스크막을 형성한 후, 상기 제1 마스크 패턴(141)이 형성될 상기 마스크막의 부분을 하프톤 노광 및/또는 슬릿 노광하고, 상기 제2 마스크 마스크 패턴(142)이 형성될 상기 마스크막의 부분을 비노광하여 형성될 수 있다.
다만, 본 발명의 실시 예에서는 상기한 바와 같이 상기 제1 및 제2 마스크 패턴(141, 142)이 노광된 부분이 제거되는 포지티브형 감광성 물질을 포함하는 것으로 기재되었으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시 예에서는 상기 제1 및 제2 마스크 패턴들(141, 142)이 노광되지 않은 부분이 제거되는 네거티브형 감광성 물질을 포함할 수 있다.
상기 제1 마스크 패턴(141) 및 상기 제2 마스크 패턴(142)을 식각 마스크로 사용하여, 상기 화소 전극막(130)이 식각된다. 노출된 상기 화소 전극막(130)이 식각된 후, 상기 제1 마스크 패턴들(141) 및 상기 제2 마스크 패턴(142)을 식각 마스크로 사용하여, 상기 절연막(120)이 식각된다. 일 실시 예에 따르면, 상기 화소 전극막(130)은 습식 식각되고, 상기 절연막(120)은 건식 식각 될 수 있다. 상기 화소 전극막(130) 및 상기 절연막(120)이 식각되는 동안, 상기 산화물 반도체막(110)은 식각되지 않을 수 있다.
상기 제1 마스크 패턴(141) 및 상기 제2 마스크 패턴(142)으로 덮이지 않고, 노출된 상기 화소 전극막(130)이 식각되어, 더미 전극 패턴(132) 및 화소 전극 패턴(134)이 형성된다. 상기 더미 전극 패턴(132)은 상기 제1 마스크 패턴(141) 및 상기 게이트 전극(102) 사이에 배치된다. 상기 화소 전극 패턴(134)은 상기 더미 전극 패턴(132)과 이격되고, 상기 제2 마스크 패턴(142) 및 상기 산화물 반도체막(110) 사이에 배치된다.
상기 제1 마스크 패턴(141) 및 상기 제2 마스크 패턴(142)으로 덮이지 않고, 노출된 상기 절연막(120)이 식각되어, 제1 절연 패턴(122) 및 제2 절연 패턴(124)이 형성된다. 상기 제1 절연 패턴(122)은 상기 제1 마스크 패턴(141) 및 상기 게이트 전극(102) 사이에 형성된다. 상기 제2 절연 패턴(124)은 상기 산화물 반도체막(110) 및 상기 제2 마스크 패턴(142) 사이에 형성된다.
상기 제1 절연 패턴(122) 및 상기 제1 절연 패턴(122) 상의 상기 더미 전극 패턴(132)은, 상기 제1 마스크 패턴(141)을 식각 마스크로 사용하여 형성되어, 상기 제1 절연 패턴(122)의 측벽과 상기 더미 전극 패턴(132)의 측벽은 자기 정렬되고, 서로 공면을 이룰 수 있다.
상기 제2 절연 패턴(124) 및 상기 제2 절연 패턴(124) 상의 상기 화소 전극 패턴(134)은, 상기 제2 마스크 패턴(142)을 식각 마스크로 사용하여 형성되어, 상기 제2 절연 패턴(124)의 측벽과 상기 화소 전극 패턴(134)의 측벽은 자기 정렬되고, 서로 공면을 이룰 수 있다.
상기 화소 전극막(130) 및 상기 절연막(120)이 식각되어, 상기 산화물 반도체막(110)의 제1 부분 및 제2 부분이 노출된다. 상기 산화물 반도체막(110)의 상기 제1 부분은, 상기 게이트 전극(102)의 일측에 대응되는 영역들의 상기 산화물 반도체막(110)의 일부분이다. 상기 산화물 반도체막(110)의 상기 제1 부분은 상기 제1 절연 패턴(122) 및 상기 제2 절연 패턴(124) 사이에 배치된다. 상기 산화물 반도체막(110)의 상기 제2 부분은, 상기 게이트 전극(102)의 타측에 대응되는 영역들의 상기 산화물 반도체막(110)의 일부분이다.
도 5a 및 도 5b 를 참조하면, 상기 제2 마스크 패턴(142)의 일부분 및 상기 제1 마스크 패턴(141)이 제거된다. 상기 제2 마스크 패턴(142)의 상기 일부분이 제거되어, 제3 마스크 패턴(143)이 형성된다. 예를 들어, 상기 제2 마스크 패턴(142)의 윗 부분이 제거되고, 상기 제2 마스크 패턴(142)의 아랫 부분이 잔존될 수 있다. 이 경우, 상기 잔존된 제2 마스크 패턴(142)의 상기 아랫 부분이 상기 제3 마스크 패턴(143)이다. 상기 제3 마스크 패턴(143)은 제3 두께를 갖는다. 상기 제3 두께는 상기 제2 두께보다 얇다. 상기 제2 마스크 패턴(142)의 상기 일부분 및 상기 제1 마스크 패턴(141)은 애슁(ashing) 공정 및/또는 에치백(etch back) 공정으로 제거될 수 있다. 상기 애슁 공정 및/또는 상기 에치백 공정으로 상기 제2 마스크 패턴(142)의 상기 일부분이 제거되는 동안, 상기 제2 마스크 패턴(142)의 상기 제2 두께보다 얇은 상기 제1 두께를 갖는 상기 제1 마스크 패턴(141)은 완전히 제거된다.
상기 제1 마스크 패턴(141)이 제거되어, 상기 더미 전극 패턴(132)이 노출된다. 상기 제3 마스크 패턴(143)을 식각 마스크로 사용하여, 상기 더미 전극 패턴(132)이 제거된다. 상기 제3 마스크 패턴(143)으로 덮인 상기 화소 전극 패턴(134)은 제거되지 않는다. 상기 더미 전극 패턴(132)이 제거되어, 상기 제1 절연 패턴(122)이 노출된다.
상기 게이트 전극(102)과 중첩되는 상기 산화물 반도체막(110)의 영역 내에 채널 영역이 정의된다. 상기 게이트 전극(102)에 턴온 전압이 인가되는 경우, 상기 채널 영역에 채널이 형성된다. 상기 제1 절연 패턴(122)은 상기 산화물 반도체막(110)의 상기 채널 영역 상에 배치되어, 상기 더미 전극 패턴(132)을 제거하는 공정 및 후속 공정으로부터, 상기 채널 영역을 보호한다.
도 6a 및 도 6b를 참조하면, 제3 포토리소그래피 공정을 수행하여, 상기 산화물 반도체막(110)의 상기 제1 부분 및 상기 제2 부분을 각각 덮는 드레인 전극(162), 소스 전극(164), 및 데이터 라인(DL)이 형성된다. 상기 드레인 전극(162) 및 상기 소스 전극(164)을 형성하는 것은, 상기 절연 기판(INS1) 상에 제2 도전막을 형성하는 것, 상기 제2 도전막 상에 제4 마스크 패턴들(152, 154)을 형성하는 것, 및 상기 제4 마스크 패턴들(152, 154)을 식각 마스크로 사용하여 상기 제2 도전막을 식각하는 것을 포함한다.상기 제4 마스크 패턴(152, 154)은 제1 세그먼트(152, first segment) 및 제2 세그먼트(154)를 포함한다. 상기 제1 세그먼트(152, first segment)는 상기 산화물 반도체막(110)의 상기 제1 부분을 덮는다. 상기 제2 세그먼트(154) 상기 산화물 반도체막(110)의 상기 제2 부분을 덮고, 상기 제2 방향으로 연장한다.
상기 소스 전극(164)은 상기 데이터 라인(DL)으로부터 돌출된 부분이다. 상기 데이트 라인(DL)은 그 일단에 대응되는 영역에 형성된 데이터 패드부(DP)를 포함한다.
상기 드레인 전극(162)의 일단 및 상기 소스 전극(164)의 일단은 서로 이격되어, 상기 제1 절연 패턴(122) 상에 배치된다. 상기 드레인 전극(162)의 상기 일단 및 상기 소스 전극(164)의 상기 일단 사이의 상기 제1 절연 패턴(122)의 상부면이 노출된다. 상기 드레인 전극(162)의 타단은 상기 화소 전극 패턴(134) 상에 배치된다.
상기 제4 마스크 패턴(152, 154)을 식각 마스크 사용하여, 노출된 상기 산화물 반도체막(110)이 상기 제2 도전막과 함께 제거되어 산화물 반도체 패턴(112)이 형성된다. 이에 따라, 상기 소스 전극(164)의 타단을 이루는 일 측벽과 상기 소스 전극(164)의 상기 일 측벽에 인접한 상기 산화물 반도체 패턴(112)의 일 측벽은 자기 정렬되어, 서로 공면을 이룰 수 있다. 또한, 상기 데이터 패드부(DP) 및/또는 데이터 라인(DL)의 측벽과 이에 중첩되는 상기 산화물 반도체 패턴(112)의 측벽은 자기 정렬되어, 서로 공면을 이룰 수 있다.
이와는 달리, 상기 제4 마스크 패턴(152, 154)을 식각 마스크로 사용하여, 상기 제2 도전막을 식각한 후, 상기 제4 마스크 패턴(152, 154)이 제거될 수 있다. 이 경우, 상기 제2 도전막이 식각되어 형성된, 상기 드레인 전극(162) 및 상기 소스 전극(164)을 식각 마스크로 사용하여, 상기 산화물 반도체막(110)이 식각되어, 상기 산화물 반도체 패턴(112)이 형성될 수 있다.
도 7a 및 도 7b 를 참조하면, 상기 제4 마스크 패턴(152, 154)이 제거된다. 상기 제4 마스크 패턴(152, 154)은 애슁 공정 및/또는 에치백 공정으로 제거될 수 있다. 상기 드레인 전극(162), 상기 소스 전극(164), 및 상기 데이터 라인(DL)을 덮는 층간 유전막(170)이 형성된다.
제4 포토리소그래피 공정이 수행되어, 상기 층간 유전막(170) 및 상기 게이트 유전막(106)을 관통하여 상기 공통 전압 배선(CL)의 일부분을 노출하는 제1 공통 콘택홀(171a), 상기 층간 유전막(170) 및 상기 게이트 유전막(106)을 관통하여 상기 공통 패드부(CP)의 상부면을 노출하는 제2 공통 콘택홀(171b), 상기 층간 유전막(170) 및 상기 게이트 유전막(106)을 관통하여 상기 게이트 패드부(GP)를 노출하는 게이트 콘택홀(172), 및 상기 층간 유전막(170)을 관통하여 상기 데이터 패드부(DP)를 노출하는 데이터 콘택홀(173)이 형성된다.
계속해서, 도 1, 도 2a, 도 2b 를 참조하여 본 발명의 실시 예에 따른 표시 장치에 포함된 제1 기판(SUB1)의 제조 방법이 설명된다.
제 5 포토리소그래피 공정이 수행되어, 상기 층간 유전막(170) 상에 공통 전극(180)이 형성된다. 상기 공통 전극(180)은 상기 층간 유전막(170) 상에 투명한 도전막을 형성하고, 상기 투명한 도전막을 패터닝하여 형성된다. 상기 공통 전극(180)은 상기 제1 공통 콘택홀(171a) 내에 형성되어, 상기 노출된 상기 공통 전압 배선(CL)의 상기 일부분과 접촉한다. 상기 공통 전극(180)은 줄기부(182) 및 상기 줄기부(182)로부터 분지되는 복수의 가지부들(184)을 포함한다. 상기 투명한 도전막은 상기 화소 전극 패턴(134)과 동일한 물질을 포함할 수 있다.
상술된 방법으로 제조된 상기 제1 기판(SUB1)은 컬러 필터 등이 형성된 제2 기판(SUB2)과 서로 대향하도록 배치되고, 상기 제1 기판(SUB1) 및 상기 제2 기판(SUB2) 사이에 액정층(LC)이 제공되어 표시 장치가 완성된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 표시 장치는 PLS(Plane to Line Switching) 모드를 이용한다. 또한, 본 발명의 실시 예에 따른 표시 장치는 캐리어의 이동도가 높은 상기 산화물 반도체 패턴(112)을 박막 트랜지스터의 채널로 이용한다. 상기 표시 장치에 포함된 제1 기판(SUB1)은 상술된 제1 내지 제5 포토리소그래피 공정으로 제조되어, 상기 표시 장치의 제조 방법의 공정 회수가 감소할 수 있다. 따라서, 제조 비용 및 제조 시간이 감소한, 산화물 반도체 패턴(112)을 채널로 이용하는 PLS 모드의 표시 장치의 제조 방법이 제공된다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB1, SUB2: 제1 및 제2 기판, INS1, INS2: 제1 및 제2 절연 기판
CF: 컬러 필터, BM: 블랙 매트릭스,
GL: 게이트 라인 DL: 데이터 라인,
CL: 공통 전압 배선, PXL: 화소,
LC: 액정층, DA: 표시 영역,
PDA: 패드영역, GP: 게이트 패드부,
DP: 데이터 패드부, CP: 공통 패드부
102: 게이트 전극, 106: 게이트 절연막,
112: 산화물 반도체 패턴 122: 제1 절연 패턴,
124: 제2 절연 패턴, 134: 화소 전극 패턴
162: 드레인 전극, 164: 소스 전극,
180: 공통 전극

Claims (19)

  1. 기판; 및
    상기 기판 상에 제공된 복수의 화소들을 포함하고,
    각각의 상기 화소들은,
    상기 기판 상의 게이트 전극;
    상기 게이트 전극과 중첩되는 산화물 반도체 패턴;
    상기 게이트 전극 및 상기 산화물 반도체 패턴 사이의 게이트 유전막;
    상기 산화물 반도체 패턴 상에 배치되고, 평면적 관점에서 상기 게이트 전극과 중첩되는 제1 절연 패턴;
    상기 산화물 반도체 패턴 상에 배치되고, 평면적 관점에서 상기 제1 절연 패턴으로부터 이격된 제2 절연 패턴;
    상기 산화물 반도체 패턴 상에 서로 이격되어 구비된 드레인 전극 및 소스 전극;
    상기 제2 절연 패턴 상에 배치되고, 상기 드레인 전극과 접촉하는 화소 전극 패턴; 및
    상기 기판 상에 구비되며, 상기 화소 전극 패턴과 전계를 형성하는 공통 전극을 포함하고,
    상기 산화물 반도체 패턴은 평면적 관점에서 상기 화소 전극의 전면과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 드레인 전극은 상기 화소 전극 패턴의 일부를 덮는 표시 장치.
  3. 제1 항에 있어서,
    평면적 관점에서, 상기 제2 절연 패턴의 면적은 상기 화소 전극 패턴의 면적과 동일한 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 절연 패턴의 측벽 및 상기 화소 전극 패턴의 측벽은 공면을 이루는 표시 장치.
  5. 제1 항에 있어서,
    평면적 관점에서, 상기 제2 절연 패턴은 상기 게이트 전극과 이격된 표시 장치.
  6. 제1 항에 있어서,
    제1 방향으로 연장하는 복수의 게이트 라인들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 산화물 반도체 패턴 상에 배치된 복수의 데이터 라인들을 더 포함하되,
    상기 게이트 전극은 상기 게이트 라인으로부터 돌출되고, 상기 소스 전극은 상기 데이터 라인으로부터 돌출되는 표시 장치.
  7. 제1 항에 있어서,
    상기 공통 전극은 줄기부, 및 상기 줄기부로부터 분지되는 복수의 가지부들을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 상기 게이트 전극 상에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 소스 전극은 상기 제1 및 제2 절연 패턴들 사이의 상기 산화물 반도체 패턴을 덮는 표시 장치.
  10. 기판 상에 게이트 전극을 형성하는 것;
    상기 기판 상에, 절연막, 산화물 반도체막, 및 화소 전극막을 차례로 형성하는 것;
    상기 화소 전극막 및 상기 절연막을 패터닝하여, 상기 게이트 전극과 중첩되는 제1 절연 패턴, 상기 제1 절연 패턴과 이격된 제2 절연 패턴, 및 상기 제2 절연 패턴 상의 화소 전극 패턴을 형성하는 것;
    상기 산화물 반도체막 상에 서로 이격되어 구비된 소스 전극 및 드레인 전극을 형성하는 것; 및
    상기 기판 상에 구비되며, 상기 화소 전극 패턴 상에 배치되는 공통 전극을 형성하는 것을 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 화소 전극막 및 상기 절연막을 패터닝하는 것은,
    상기 제1 절연 패턴 상에 더미 전극 패턴을 형성하는 것을 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 화소 전극막 상에, 상기 게이트 전극과 중첩되는 제1 두께를 갖는 제1 마스크 패턴, 및 상기 제1 마스크 패턴과 이격되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 마스크 패턴을 형성하는 것을 더 포함하되,
    상기 화소 전극막은 상기 제1 및 상기 제2 마스크 패턴들을 식각 마스크막으로 사용하여 패터닝되고,
    상기 절연막은 상기 제1 및 상기 제2 마스크 패턴들을 식각 마스크막으로 사용하여 패터닝되는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 마스크 패턴의 일부를 제거하여 상기 제2 두께보다 얇은 제3 두께를 갖는 제3 마스크 패턴을 형성하는 것;
    상기 제1 마스크 패턴을 제거하는 것; 및
    상기 제3 마스크 패턴을 식각 마스크로 사용하여, 상기 더미 전극 패턴을 제거하는 것을 더 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제3 마스크 패턴은, 상기 제1 마스크 패턴을 제거하는 공정과 동일한 공정에서 형성되는 표시 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 화소 전극막 및 상기 절연막을 패터닝하는 것은,
    상기 게이트 전극 양측에 각각 대응되는 영역들의, 상기 산화물 반도체막의 제1 및 제2 부분들을 노출하는 것을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 소스 전극 및 드레인 전극을 형성하는 것은,
    상기 산화물 반도체막 상에 도전막을 형성하는 것;
    상기 도전막 상에, 상기 산화물 반도체막의 상기 제1 및 제2 부분을 덮는 제4 마스크 패턴을 형성하는 것;
    적어도 상기 제4 마스크 패턴, 또는 상기 소스 전극 및 상기 드레인 전극, 중에서 어느 하나를 식각 마스크로 사용하여, 상기 도전막 및 상기 산화물 반도체막을 제거하는 것을 포함하는 표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 산화물 반도체막을 형성하기 전, 상기 게이트 전극 상에 게이트 유전막을 형성하는 것; 및
    상기 공통 전극을 형성하기 전, 상기 소스 전극, 상기 드레인 전극, 및 상기 화소 전극 패턴 상에 층간 유전막을 형성하는 것을 더 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    공통 전압을 전달하고, 상기 층간 유전막 및 상기 게이트 유전막으로 덮인 공통 전압 배선을 형성하되, 상기 공통 전압 배선은 상기 게이트 전극의 형성 공정과 동일한 공정에서 형성되는 것; 및
    상기 층간 유전막 및 상기 게이트 유전막을 관통하여 상기 공통 전압 배선을 노출하는 공통 콘택홀을 형성하는 것을 더 포함하되,
    상기 공통 전극은 상기 공통 콘택홀에 노출된 상기 공통 전압 배선과 연결되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    제1 방향으로 연장하고 상기 층간 유전막 및 상기 게이트 유전막으로 덮인 게이트 라인을 형성하되, 상기 게이트 라인은 상기 게이트 전극의 형성 공정과 동일한 공정에서 형성되는 것;
    상기 제1 방향과 교차하는 제2 방향으로 연장하고 상기 층간 유전막으로 덮인 데이터 라인을 형성하되, 상기 데이터 라인은 상기 드레인 전극의 형성 공정과 동일한 공정에서 형성되는 것;
    상기 층간 유전막 및 상기 게이트 유전막을 관통하여 상기 게이트 라인의 일단을 노출하는 게이트 콘택홀을 형성하되, 상기 게이트 콘택홀은 상기 공통 콘택홀의 형성 공정과 동일한 공정에서 형성되는 것; 및
    상기 층간 유전막을 관통하여 상기 데이터 라인의 일단을 노출하는 데이터 콘택홀을 형성하되, 상기 데이터 콘택홀은 상기 공통 콘택홀의 형성 공정과 동일한 공정에서 형성되는 것을 더 포함하는 표시 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
TWI476934B (zh) * 2012-07-25 2015-03-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板、其顯示器及其製造方法
KR102043180B1 (ko) * 2013-04-25 2019-11-12 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
TWI648581B (zh) * 2018-01-24 2019-01-21 友達光電股份有限公司 畫素結構以及可切換顯示模式的驅動方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051935A1 (en) * 2008-08-28 2010-03-04 Je-Hun Lee Liquid crystal display and method of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678282A (en) * 1985-02-19 1987-07-07 Ovonic Imaging Systems, Inc. Active display matrix addressable without crossed lines on any one substrate and method of using the same
JP3226223B2 (ja) * 1990-07-12 2001-11-05 株式会社東芝 薄膜トランジスタアレイ装置および液晶表示装置
JP2635885B2 (ja) * 1992-06-09 1997-07-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 薄膜トランジスタ及びアクティブマトリクス液晶表示装置
US6372534B1 (en) * 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
JPH09203908A (ja) 1996-01-25 1997-08-05 Furontetsuku:Kk 液晶表示装置用薄膜トランジスタおよび液晶表示装置
US6746959B2 (en) * 1996-07-26 2004-06-08 Lg Philips Lcd Co., Ltd. Liquid crystal display and method
KR100809750B1 (ko) 2001-03-31 2008-03-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법
KR100980020B1 (ko) * 2003-08-28 2010-09-03 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
KR101136165B1 (ko) 2005-05-31 2012-04-17 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
EP2924498A1 (en) * 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR100944808B1 (ko) 2008-05-16 2010-02-26 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그의 제조방법
JP5644071B2 (ja) * 2008-08-20 2014-12-24 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
KR101741732B1 (ko) 2010-05-07 2017-05-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051935A1 (en) * 2008-08-28 2010-03-04 Je-Hun Lee Liquid crystal display and method of manufacturing the same

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