JP4454713B2 - 半導体装置及びその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型の液晶表示装置に関するものである。液晶表示装置の画素電極の電位を制御するための薄膜トランジスタでマトリクス回路を有する半導体装置に関する。本発明の半導体装置は半導体の特性を利用した回路を有する装置であり、アクティブマトリクス型の液晶表示装置だけでなく、液晶表示装置を部品として搭載した電子機器もその範疇に含む。
【０００２】
【従来の技術】
近年、多結晶シリコン膜を利用した薄膜トランジスタ（以下、ＴＦＴと呼ぶ）で回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素電極によって液晶にかかる電界を制御し、高精細な画像表示を実現した。
【０００３】
アクティブマトリクス型液晶表示装置では、各画素毎に形成された画素電極と液晶を介して対向側に形成された対向電極とで容量（コンデンサ）を形成しているが、これだけでは容量が小さいため、通常はそれとは別に保持容量を形成して補っている。
【０００４】
保持容量の構造（保持容量構造）は様々であるが、透過型液晶表示装置における開口率を考慮して二層の透明導電膜で絶縁膜を挟み込んだ構造が開示されている（特開平８−４３８５４号公報、特開平８−３０６９２６号公報）。
【０００５】
上記公報に記載された保持容量構造は、二組の電極を両方ともＩＴＯなどの透明導電膜とすることで、開口率を損ねることなく大きな容量を確保することを可能にした。図３０に従来の画素マトリクス回路の断面図を示す。
【０００６】
図３０に示すように、画素ＴＦＴの層間絶縁膜上には透明導電膜で容量電極１が形成されている。容量用電極１と画素電極３により絶縁膜２を挟んで保持容量が構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図３０に示す保持容量では、容量電極１の端部（点線で囲まれた領域）４において絶縁膜２のカバレッジ不良が問題となっている。
【０００８】
絶縁膜２は薄いほど容量を稼げるが、薄くなると、端部４において容量用電極１と画素電極３がショートすることが懸念され、マトリクス回路の信頼性を損ねたり、不良の発生の原因となる。そのため、絶縁膜２は保持容量の誘電体として機能すると共に、層間絶縁膜としての機能を果たすために、ある程度の膜厚を要求されるといったトレードオフの関係にある。
【０００９】
透明導電膜１はＩＴＯ等の金属酸化物であるため、アルミニウムや金属膜よりも高抵抗となる。電位分布を考慮すると、透明導電膜１の膜厚は１００〜２００ｎｍ程度が必要となる。そのため、容量用電極１を完全に被覆するには、絶縁膜２の膜厚は少なくとも２００ｎｍ以上とする必要がある。しかしながら、容量の大きさは誘電体の膜厚に反比例するため、膜厚を厚くすることは大容量を確保する上で望ましいものではない。
【００１０】
上述したように、二組の透明導電膜を絶縁膜で挟みこむことで、開口率を損ねることなく保持容量を形成することが可能になるが、未だマトリクス回路の信頼性や製造に多くの問題点が残っている。
【００１１】
本発明は上記問題点を解決し、アクティブマトリクス型液晶表示および液晶表示装置のアクティブマトリクス基板において、信頼性が高く、かつ歩留まり良く製造可能な保持容量の構成、及びその作製方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
上述の課題を解決するために、本発明は、画素ごとに画素電極と、画素電極に接続された薄膜トランジスタが形成されたマトリクス回路を備えた半導体装置であって、保持容量は透明導電膜、絶縁膜、画素電極の順に積層された構成となっている。即ち、画素電極と透明導電膜を対向する電極対に、絶縁膜を誘電体としてコンデンサーが形成されている。保持容量の一方の電極を透明導電膜で形成することにより、開口率を縮小することなく、大きな容量の保持容量（コンデンサー）を形成することが可能になる。
【００１３】
本発明では、薄膜トランジスタを樹脂膜でなる平坦化膜を形成する。樹脂膜により、ゲート配線等による凹凸が平坦化されるため、画素電極の表面も平坦化することができる。
【００１４】
平坦化膜はスピンコート法で成膜できる樹脂膜が好ましく、ＢＣＢの他、アクリル（ポリメチルメタクリレート）膜、ポリイミド膜を形成することもできる。本実施形態では、保持容量の誘電体をＣＶＤ法で成膜するため、成膜温度に耐えうるＢＣＢ膜を形成する。
【００１５】
薄膜トランジスタと画素電極を接続するには、画素電極よりも下層の透明導電膜及び絶縁膜を共に貫通するコンタクトホールが形成されている。
【００１６】
絶縁膜に形成されるコンタクトホールは透明導電膜に形成されたコンタクトホールの内側に形成されている。即ち、絶縁膜のコンタクトホールは透明導電膜のコンタクトホールよりも小さくして、絶縁膜によって透明導電膜のコンタクトホールを覆って、透明導電膜と画素電極がショートすることを防止する。
【００１７】
上記構成を得るには、透明導電膜のコンタクトホールを形成した後に、絶縁膜を成膜し透明導電膜のコンタクトホールの側部を絶縁膜で被覆する。しかる後、透明導電膜のコンタクトホールに重なるように、かつこのコンタクトホールよりも小さなコンタクトホールを絶縁膜に形成する。
【００１８】
本発明では、透明導電膜のコンタクトホール側部における絶縁膜の段差被覆性（ステップカバレッジ）を改善するため、絶縁膜はスパッタ法に代表される物理気相法（ＰＣＶ）よりも、化学気相法（ＣＶＤ）で成膜することが望ましい。
【００１９】
保持容量の絶縁膜をＣＶＤ法で成膜することで、スパッタ法よりもステップカバレッジが非常に良好になるため、半導体装置の信頼性、歩留まりを向上させることが可能になる。また、膜厚を薄くすることが可能になるため、保持容量の容量を増加されるため、画素電極の微細化に伴う保持容量の減少を補償することが可能になる。
【００２０】
また上述したように、本発明では、絶縁膜は透明導電膜にコンタクトホールを形成した後に成膜するため、絶縁膜を成膜する際には、下地の樹脂膜が露出されている。よって、絶縁膜の成膜手段としてＣＶＤ法を採用するためには、樹脂膜には、絶縁膜の成膜プロセスにおいて変質しない材料、少なくとも３００〜２００℃の加熱によって変質しない材料を選択する必要がある。さらに、ＣＶＤの成膜時の雰囲気である減圧雰囲気にて、脱ガスが少ないことや、応力が小さいことも必要になる。
【００２１】
このため、本発明では、透明導電膜の下地となる樹脂膜をベンゾシクロブテン（ＢＣＢ：Benzocyclobuten）で形成する。ＢＣＢはスピンコート法により成膜することが可能なため、薄膜トランジスタの表面を平坦化することができると共に、ガラス転移温度が３５０℃以下にはなく、真空中での脱ガスも少ないため、ＣＶＤ法で成膜される膜の下地膜として用いることが可能である。
【００２２】
【発明の実施の形態】
以下、図１〜図２９を用いて、本発明の実施の形態を説明する。
【００２３】
［実施形態１］
図１〜図７を用いて、本発明の実施形態を説明する。本実施形態は発明をアクティブマトリクス型の液晶表示装置に応用した例である。
【００２４】
図７は、アクティブマトリクス型液晶表示装置の概略の構成図である。液晶表示装置は、アクティブマトリクス基板と対向基板との間に液晶が挟まれた構造を有している。アクティブマトリクス基板は、ガラス基板等の透光性基板１０上に画素マトリクス回路１１、画素マトリクス回路１１を駆動するためのゲートドライバ回路１２及びソースドライバ回路１３が形成されている。ドライバ回路１２、１３はそれぞれゲート配線、ソース配線によって画素マトリクス回路１１に接続されている。
【００２５】
更に、透光性基板１０上には、ドライバ回路１２、１３へ電力や制御信号を入力するための外部端子が形成され、この外部端子にＦＰＣ１４が接続されている。
【００２６】
対向基板は、ガラス基板等の透光性基板１５表面にＩＴＯ膜等の透明導電膜が形成されている。更に、対向基板側の透光性基板２０表面には必要であれば配向膜や、カラーフィルタが形成されている。透明導電膜は画素マトリクス回路１１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。
【００２７】
図６は液晶表示装置の１画素の等価回路である。図２は液晶表示装置のアクティブマトリクス基板の１画素ぶんの上面図である。また、図１は画素マトリクス回路の断面図であり、図２の鎖線Ａ−Ａ’に沿った断面図に対応する。
【００２８】
図６に示すように、画素マトリクス回路１１においてゲート配線１０５が行ごとに形成され、ソース配線１０７が列ごとに形成されている。ゲート配線１０５、ソース配線１０７の交差部近傍には、画素ＴＦＴ２０が形成されている。画素ＴＦＴ２０のソース領域にはソース配線１０７が接続され、ドレイン領域には液晶セル２１、保持容量２２が接続されている。
【００２９】
液晶セル２１は画素電極１１５と対向基板側の透明電極を対向する電極対に、液晶を誘電体とするコンデンサー構造を有し、画素電極１１５によって画素ＴＦＴ２０に電気的に接続されている。
【００３０】
保持容量２２は、画素電極１１５と画素マトリクス回路１１全面に形成された透明導電膜とを対向する電極対とし、透明導電膜上に形成される絶縁膜を誘電体とするコンデンサー構造を有する。透明導電膜は画素マトリクス回路１１で一体的に形成されるため、保持容量の電極として機能すると共に、電極の電位を固定するための共通配線２３としても機能する。
【００３１】
図１に示すように、画素ＴＦＴは下地膜１０１が形成されたガラス基板１００上に作製される。画素ＴＦＴは半導体層１０３、ゲート絶縁膜１０４、ゲート配線１０５が順次に積層された、トップゲート型ＴＦＴである。
【００３２】
半導体層１０３には、ソース領域のコンタクト部Co1においてソース配線１０７が接続され、ドレイン領域のコンタクト部Co2 においてドレイン電極１０８が接続されている。
【００３３】
画素ＴＦＴ２０を覆って、窒化シリコンでなる保護膜１１１、ＢＣＢでなる平坦化膜１１２が形成されている。平坦化膜１１２上には、透明導電膜１１３と、誘電体となる絶縁膜１１４、画素電極１１５がこの順序で積層されて、保持容量（コンデンサー）を形成している。
【００３４】
保護膜１１１、平坦化膜１１２、透明導電膜１１３、絶縁膜１１４を貫通してドレイン電極１０８とのコンタクト部Co3 にコンタクトホールが形成され、ドレイン電極１０８と画素電極１１５が接続されている。
【００３５】
表示領域のほとんどにおいて、画素電極１１５と透明導電膜１１３によって、絶縁膜１１４を挟む構造となっているので、大面積の保持容量が形成される。透明導電膜１１３は全ての画素に一体化されており、その電位が一定に保たれている。
【００３６】
以下、図３〜図５を用いて、画素マトリクス基板の作製方法を説明する。なお、ここでは、画素マトリクス回路の１画素に注目して説明をしているが、他の画素も同様である。また、説明は省略するが画素マトリクス回路と同時に、ゲートドライバ回路、ソースドライバ回路も作製される。
【００３７】
まず、可視光域の光に対して透光性を有する基板を用意する。ここでは、ガラス基板１００を用いる。基板１００としてガラス基板の以外に、石英基板、ＰＥＴなどの樹脂基板を用いることができる。
【００３８】
ここではコーニングス社製１７３７ガラス基板を用いる。ガラス基板１００表面に接して下地膜１０１を形成する。プラズマＣＶＤ法で、ＴＥＯＳガスを原料に厚さ２００nmの酸化シリコン膜を下地膜１０１として成膜する。そして、４００℃、４時間、下地膜１０１を加熱する。
【００３９】
次に、下地膜１０１上に画素ＴＦＴ２０を作製する。本発明はＴＦＴ構造によらないため、公知の手段を用いてＴＦＴを作製することができる。ここでは、トップゲート型ＴＦＴを作製する。もちろんボトムゲート構造とすることもできる。
【００４０】
下地膜１０１上にＰＥＣＶＤ法によりＨ2 ガスで希釈したＳｉＨ4 を用いて、厚さ５００nmの非晶質シリコン膜を成膜する。ＰＥＣＶＤ法の代わりに減圧ＣＶＤ法を用いることもできる。非晶質シリコン膜２３０を４５０℃、１時間加熱して水素出し処理をする。非晶質シリコン膜内の水素原子は５原子％以下、好ましくは１％以下とする。水素出し処理後の非晶質シリコン膜にエキシマレーザ光を照射して多結晶（結晶性）シリコン膜１３０を形成する。レーザ結晶化の条件は、レーザ光源としてＸｅＣｌエキシマレーザを用い、光学系によりレーザ光を線状に整形し、パルス周波数を３０Ｈｚ、オーバーラップ率を９６％、レーザエネルギー密度を３５９mJ/cm2とする。（図３（Ａ））
【００４１】
非晶質シリコン膜の成膜方法はＰＥＣＶＤ法の他に、ＬＰＣＶＤ法やスパッタ法を用いることができる。また、非晶質シリコンを結晶化させるレーザにはエキシマレーザのようなパルス発振型の他、Ａｒレーザのような連続発振型のレーザを用いても良い。また、レーザ結晶化の代わりにハロゲンランプや水銀ランプを用いるランプアニール工程、あるいは６００℃以上の加熱処理工程を用いることもできる。
【００４２】
多結晶シリコン膜１３０を島状にパターニングして、半導体層１０３を形成する。半導体層１０３を覆って、ゲート絶縁膜１０４となる窒化酸化シリコン膜１３１を成膜する。酸化窒化シリコン膜１３１はＰＥＣＶＤ法で、原料ガスにＳｉＨ4 とＮＯ2 を用い、厚さ１２０nmに成膜する。窒化シリコン膜１３１上に、導電膜を成膜し、パターニングしてゲート配線１０５を形成する。ゲート配線１０５を構成する導電膜はモリブデン−タングステン合金（Ｍｏ−Ｗ）膜とした。（図３（Ｂ））
【００４３】
レジストマスクを形成し、このマスクを用いて窒化酸化シリコン膜１３１をパターニングして、ゲート絶縁膜１０４を形成する。ゲート配線１０５、ゲート絶縁膜１０４をドーピングマスクにして、イオンドーピング法により半導体層１０３にリンを添加する。半導体層１０３には、チャネル形成領域１３２、ｎ+ 型のソース領域１３４、ｎ+ 型のドレイン領域１３５、ｎ- 型の低濃度不純物領域が自己整合的に形成される。（図３（Ｃ））
【００４４】
次に、層間絶縁膜１０６を約１μmの厚さに形成する。まず２５nm厚の窒化シリコン膜を形成し、その上に９００nm厚の酸化シリコン膜を形成する。窒化シリコン膜、酸化シリコン膜はＰＥＣＶＤ法で成膜する。
【００４５】
層間絶縁膜１０６に対してコンタクトホールを形成し、チタン／アルミニウム／チタンの３層構造でなる金属層を形成し、パターニングしてソース配線１０７、ドレイン電極１０８を形成する。こうして図３（Ｄ）に示すように画素ＴＦＴ２０が完成する。説明を省略したが、公知のＣＭＯＳ工程を用いて、ドライバ回路１２、１３にはｎ型、ｐ型のＴＦＴが作製される。
【００４６】
画素ＴＦＴ２０を覆って、基板１００全面に窒化シリコンでなる保護膜１１１を成膜する。窒化シリコンはＰＥＣＶＤ法により成膜し、その厚さは２００nm〜４００nmとすればよく、ここでは３３０nmとした。
【００４７】
そして、窒化シリコンでなる保護膜１１１に、ドライエッチングによりコンタクトホール１１１ａを形成する。エッチングガスにはＣＦ4、Ｏ2 、Ｈｅ2 の混合ガスを用いる。（図４（Ａ））
【００４８】
次に、ガラス基板１００全面に、画素ＴＦＴ２０を覆って平坦化膜（樹脂膜）１１２を形成する。本実施例では、ＢＣＢ膜を形成する。スピンコータによりＢＣＢの溶液をスピンコーティングし、引き続きコータを回転させて溶媒を蒸発させる。加熱炉において、２８０℃、窒素雰囲気で１時間焼成して、ＢＣＢ膜１１２を形成する。ＢＣＢ膜の厚さは、ドレイン電極１０８上で１．２μmとする。
【００４９】
ＢＣＢでなる平坦化膜１１２を成膜することにより、画素ＴＦＴによる凹部が埋められて、平坦な表面を得ることができる。平坦な平坦化膜１１２表面に接して、透明導電膜１１３を厚さ１００〜２００nmに成膜する。（図４（Ｂ））
【００５０】
平坦化膜１１２としては、スピンコート法で成膜できる樹脂材料が好ましく、ＢＣＢの他、アクリル（ポリメチルメタクリレート）膜、ポリイミド膜を形成することもできる。本実施形態では、保持容量の誘電体をＣＶＤ法で成膜するため、成膜温度に耐えうるＢＣＢ膜を形成する。
【００５１】
透明導電膜１１３としては、金属酸化物を用いることができ、ＩＴＯ、酸化インジウム、酸化スズ等を成膜すればよい。ここでは、スパッタ法によってＩＴＯ（酸化インジウムスズ）膜を１００nm厚さに成膜する。ターゲット材料にＩＴＯを用い、スパッタガスにアルゴンと酸素との混合ガスを用い、成膜時の圧力を３×１０-3torrに、成膜時の基板温度は室温とする。また、成膜は１．５ＡのＤＣ電流制御で行う。
【００５２】
透明導電膜１１３にコンタクト部Co3 に対するコンタクトホール１１３ａを形成する。コンタクトホール１１３ａは保護膜１１１のコンタクトホール１１１ａと同じ位置に、ほぼ同じ大きさで形成する。
【００５３】
保持容量の誘電体となる絶縁膜１１４を成膜する。絶縁膜１１４としては、酸化シリコン、窒化シリコン、窒化酸化シリコンを成膜すればよく、膜厚は１００〜２５０nmとすればよい。ここでは、厚さ１５０nmの酸化シリコン膜をＰＥＣＶＤ法で成膜する。原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＯ2 を用い、基板温度を２００〜３００℃、ここでは３００℃で成膜する。
【００５４】
絶縁膜１１４の成膜時には、透明導電膜１１３のコンタクトホール１１３ａの底部で、樹脂でなる平坦化膜１１２が露出されているが、平坦化膜１１２をＢＣＢ膜で成膜したため、絶縁膜１１４の成膜時に平坦化膜が変質することはない。絶縁膜１１４をＣＶＤ法で成膜することで、透明導電膜１１３のコンタクトホール１１３ａの側部１１３ｂにおける絶縁膜１１４の被覆性は良好であった。（図５（Ａ））
【００５５】
もちろん、絶縁膜１１４はスパッタ法で成膜することが可能であるが、段差被覆性及びスループットの点で、ＣＶＤ法のほうが格段に優れている。絶縁膜１１４をスパッタ法で成膜した場合には、コンタクトホール１１３ａの底部において、平坦化膜１１４がスパッタガスに用いたＯ2 によりスパッタされ、若干えぐれが確認される。
【００５６】
次に、酸化シリコンでなる絶縁膜１１４及びＢＣＢでなる平坦化膜１１２にコンタクト部Cｏ3に対するコンタクトホール１１４ａ、１１２ａを形成する。コンタクトホール１１４ａ、１１２ａの開口には同じフォトレジストマスクを用いた。（図５（Ｂ））
【００５７】
まず、酸化シリコンでなる絶縁膜１１４をフッ酸によりウェットエッチングし、コンタクトホール１１４ａを形成する。コンタクトホール１１４ａは透明導電膜１１３のコンタクトホール１１３ａよりも内側に開口される。
【００５８】
次に、同じフォトレジストマスクを用いて、ＣＦ4とＯ2 の混合ガスによりＢＣＢでなる平坦化膜１１２にコンタクトホール１１２ａを形成する。こうして図５（Ｂ）に示すように、ドレイン電極１０８が露出される。なお、平坦化膜１１２は１μmと厚いので、エッチングの制御が比較的難しいので、コンタクトホール１１２ａの形成と、コンタクトホール１１４ａの形成では異なるフォトレジストマスクを用いてもよい。
【００５９】
コンタクトホール１１２ａ、１１４ａを形成するためのフォトレジストマスクを除去した後、画素電極を形成する透明導電膜を成膜する。この画素電極１１５も透明導電膜と同様ＩＴＯ、酸化スズ、酸化インジウム等で形成すればよい。ここでは、透明導電膜１１４と同じ成膜条件でＩＴＯ膜を形成する。ＩＴＯ膜の厚さは１１５nmした。このＩＴＯ膜をパターニングして、図１に示すように画素電極１１５を形成する。
【００６０】
以上でアクティブマトリクス基板が完成する。そして、公知のセル組工程（配向膜形成、液晶注入工程など）により、アクティブマトリクス基板と対向基板をセル組みし、液晶パネルを製造する。
【００６１】
本実施形態では画素電極１１５が絶縁膜１１４と接する部分では、１対の透明導電膜（画素電極１１５と透明導電膜１１３）を対向する電極に、絶縁膜１１４を誘電体とする保持容量が形成される。本実施形態の画素構造では、保持容量となる領域が画素内のほぼ全域を占め、実質的に画像表示領域と同一の面積を確保することができる。
【００６２】
また、絶縁膜１１４をＣＶＤ法で成膜することにより、コンタクトホール１１３ａの側部において、絶縁膜１１４のみで透明導電膜１１３と画素電極１１５とを絶縁分離することが可能になる。この結果、信頼性、歩留まりを向上させることができる。
【００６３】
［実施形態２］ 実施形態１において、保持容量２２の容量の大きさをできるだけ大きくするには、絶縁膜１１４をできるだけ薄くするのが望ましいが、絶縁膜１１４を薄くすることで、コンタクトホール１１３ａ側部での絶縁膜１１４のステップカバレッジが低下してしまう。
【００６４】
本実施形態は実施形態１の変形例であり、絶縁膜１１４のステップカバレッジを補って、画素電極１１５と透明導電膜１１３とがショートすることをより確実に防止する構成を説明する。
【００６５】
以下、図８〜図１１を用いて本実施形態を説明する。なお、図８〜図１１において、図１〜図７と同じ符号は同じ構成要素を示す。
【００６６】
図８は画素マトリクス回路の１画素の断面図であり、図９は画素マトリクス回路の１画素の上面図である。図８は、図９の鎖線Ｂ−Ｂ’による断面図である。図８に示すように、画素電極２０２とドレイン電極１０８とを接続するためのコンタクトホール２０１ａにおいて、透明導電膜１１３の端部は絶縁膜２０１及び絶縁膜１１４によって覆われている。
【００６７】
図９に示すように、絶縁膜２０１は画素ごとに分離して形成されている。絶縁膜２０１は、１μm以上に達するコンタクトホールの側部を全て覆うことができるように、スピンコート法により成膜できる樹脂材料で形成される。例えば、ＢＣＢ、アクリル（ポリメチルメタクリレート）、ポリイミドなどを用いることができる。
【００６８】
２層の絶縁膜２０１と１１４により、透明導電膜１１３と画素電極２０２とが絶縁されるため、より確実にショートを防止できる。以下、図１０、図１１を用いて、本実施形態の画素マトリクス回路の作製工程を説明する。
【００６９】
ます、実施形態１で説明した工程に従って、図５（（Ａ））に示すプロセスを行う。図１０（Ａ）が図５（Ａ）に対応する。
【００７０】
次に、フォトレジストマスクを形成し、フッ酸により酸化シリコンでなる絶縁膜１１４をエッチングして、コンタクトホール１１４ａを形成する。（図１０（Ｂ））
【００７１】
新たに、フォトレジストマスクを形成する。このマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスによりＢＣＢでなる平坦化膜をドライエッチングして、コンタクトホール１１２ａを形成する。なお、実施形態１と同様に、コンタクトホール１１４ａ、１１２ａを形成するためのフォトレジストマスクは同じにすることができる。（図１０（Ｃ））
【００７２】
基板１００全面に樹脂膜２０５を形成する。ここでは、アクリルをスピンコート法で形成する。アクリルの厚さは絶縁膜１１４上において、０．５μmとなるようにする。（図１１（Ａ））
【００７３】
次に、フォトレジストマスクを形成し、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより、アクリルでなる樹脂膜２０５をドライエッチングし、ほぼドレイン電極１０８上以外の樹脂膜２０５を除去し、画素ごとに分断された絶縁膜２０１を形成する。このとき同時に、絶縁膜２０１にはコンタクトホール２０１ａが形成される。コンタクトホール２０１ａは平坦化膜１１２のコンタクトホール１１２ａの内側に形成されるため、コンタクト部CO3 に形成された平坦化膜１１２、絶縁膜１１４のコンタクトホールの側部を全て絶縁膜２０１で覆うことができる。（図１１（Ｂ））
【００７４】
最後に、フォトレジストマスクを除去した後、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図８）
【００７５】
本実施形態では、保持容量の誘電体（絶縁膜１１４）とは別の絶縁膜２０１によって、画素電極２０２と透明導電膜１１３とを絶縁することができる。この構成のため、絶縁膜１１４の膜厚は任意に設定することが可能になり、透過率、保持容量の容量だけを考慮して設定することもできる。絶縁膜１１４の膜厚は１０〜２００nmの間で任意に設計することができる。膜厚の下限は絶縁膜１１４をＣＶＤで均一に成膜可能な厚さであり、また絶縁破壊を考慮すると、現状は１０nm程度である。
【００７６】
特に、透過率を向上させるために、絶縁膜１１４と透明導電膜１１３の界面、絶縁膜１１４と画素電極との界面で光が反射されないように、絶縁膜１１４の膜厚を決定すればよい。絶縁膜１１４の厚さをｄ、屈折率をｎ、光の波長をλとすると、この条件はｎｄ＝λ／４で与えられる。
【００７７】
［実施形態３］ 本実施形態も実施形態２と同様実施形態１の変形例であり、保持容量の誘電体となる絶縁膜のステップカバレッジを補うための構成に関する。図１２、図１３を用いて本実施形態を説明する。なお、図１２、図１３において、図１〜図７と同じ符号は同じ構成要素を示す。
【００７８】
本実施形態では、ＢＣＢでなる平坦化膜１１２上に透明導電膜１１３、絶縁膜２３２、画素電極２３３が順次に積層されて形成されており、保持容量は透明導電膜１１３、画素電極２３３を対向する電極対に、絶縁膜２３２を誘電体とする。
【００７９】
図１に示すように実施形態１では、保持容量の誘電体となる絶縁膜１１４が透明導電膜１１３のコンタクトホール１１３ａの側部に接しているが、本実施形態では、図１２に示すように、保持容量の誘電体となる絶縁膜２３２は透明導電膜１１３の側部に直接接してなく、この側部に接する絶縁膜２３１を別途形成する。
【００８０】
この構成により、画素電極２３３とドレイン電極１０８とを接続するためのコンタクトホールにおいて、画素電極２３３と透明導電膜１１３とを絶縁膜２３１と絶縁膜２３２とで絶縁できるため、ショートをより確実に防止することができる。
【００８１】
以下、図１３、図１４を用いて、本実施形態の画素マトリクス回路の作製方法を説明する。
【００８２】
まず、実施形態１の作製工程に従って、図４（Ｃ）に示す工程までを行う。図１３（Ａ）は図４（Ｃ）の断面図に対応する。
【００８３】
次に、基板１００全体を覆って、ＰＥＣＶＤ法で、酸化シリコン膜２３５を成膜する。酸化シリコン膜２３５の厚さは１０〜３００nm、ここでは１００nmの厚さに成膜する。ＣＶＤ法で酸化シリコン膜２３５を成膜したため、透明導電膜１１３のコンタクトホールの側部１１３ｂは段差被覆性は良好になる。（図１３（Ｂ））
【００８４】
酸化シリコン膜２３５をパターニングして、ドレイン電極１０８上を覆う絶縁膜２３１を形成する。絶縁膜２３１のパターンは実施形態２の絶縁膜２０１と同様であり、画素電極２３３ごとに分断されている。（図１３（Ｃ））
【００８５】
絶縁膜２３１、透明導電膜１１３を覆って、基板１００全面に絶縁膜２３２を成膜する。ここでは、厚さ１５０nmの酸化シリコン膜をＰＥＣＶＤ法で成膜する。絶縁膜２３２は保持容量の誘電体として機能する。（図１４（Ａ））
【００８６】
次に画素電極２３３とドレイン電極１０８を接続するために、絶縁膜２３１及び２３２、平坦化膜１１２にコンタクトホール２３１ａ、２３２ａ、１２１ａを形成し、ドレイン電極１０８表面を露出させる。（図１４（Ｂ））
【００８７】
まず、フォトレジストマスクを形成し、フッ酸を用いて絶縁膜２３１と２３２をエッチングして、コンタクトホール２３１ａ、２３２ａを形成する。次に、同じフォトレジストマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより平坦化膜１１２をエッチングして、コンタクトホール１１２ａを形成する。
【００８８】
最後に、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図１２）
【００８９】
本実施形態も実施形態２と同様に、保持容量の誘電体（絶縁膜２３２）とは別の絶縁膜２３１によって、画素電極２３３と透明導電膜１１３を絶縁することができるため、絶縁膜２３２の膜厚を１０〜２００nmの間で任意に設定することが可能になる。
【００９０】
［実施形態４］本実施形態は実施形態１の変形例であり、薄膜トランジスタの半導体層を遮蔽する遮光膜を形成した例である。
【００９１】
図１５に本実施形態の画素マトリクス回路（１画素分）の断面図を示す。図１５において図１と同じ符号は同じ構成要素を示す。また、図１５において、絶縁膜３０２が絶縁膜１１４に、画素電極３０３が画素電極２０２に対応し、同じパターンで形成されている。
【００９２】
遮光膜３０１はチタンや、クロム等の金属膜で形成し、可視光域の光を全反射させる。遮光膜３０１は薄膜トランジスタの半導体層１０３と交差するように、透明導電膜１１３に接して形成されている。この構成により、隣り合う画素電極３０３と３０３’の間から侵入する光を反射して、薄膜トランジスタの光劣化を防止している。
【００９３】
以下、図１６を用いて本実施形態の画素マトリクス回路の作製工程を説明する。まず、実施形態1の作製工程に従って、図４（Ｂ）に示す工程までを行う。次に、透明導電膜１１３上に厚さ１００〜３００nmのチタン膜をスパッタ法で成膜し、パターニングして遮光膜３０１を形成する。ここではチタン膜の厚さは２００nmとする。（図１６（Ａ））
【００９４】
次に、保持容量の誘電体となる絶縁膜３０２を成膜する。ここでは、原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用い、ＰＥＣＶＤ法により厚さ１５０nmの窒化酸化シリコン膜を成膜する。絶縁膜３０２をＣＶＤ法で成膜することにより、絶縁膜３０２により、透明導電膜１１３のコンタクトホール１１３ａ及び、遮光膜３０１をカバレッジ良く覆うことができる。（図１６（Ｃ））
【００９５】
次に、絶縁膜３０２、平坦化膜１１２にコンタクト部Co3に対するコンタクトホール１１３ａを形成し、ドレイン電極１０８の表面を露出する。そして、スパッタ法で１５０nmのＩＴＯ膜を成膜し、パターニングして画素電極３０３を形成する。（図１５）
【００９６】
［実施形態５］ 本実施形態は実施形態２の変形例である。本実施形態も実施形態４と同様、薄膜トランジスタの半導体層を覆う遮光膜を形成する例を示す。
【００９７】
図１７に本実施形態の画素マトリクス回路の断面図を示す。図１７において図９と同じ符号は同じ構成要素を示す。また、図１７において、絶縁膜３１２が絶縁膜１１４に、絶縁膜３１３が絶縁膜２０１に、画素電極３１４が画素電極２０２に対応し、同じパターンで形成されている。
【００９８】
以下、図１８を用いて、本実施形態の画素マトリクス回路の作製工程を示す。
【００９９】
まず、実施形態１の作製工程に従って、図４（Ｃ）の構成を得る。そして、スパッタ法で厚さ２００nmのチタン膜を成膜し、パターニングして、遮光膜３１１を形成する。
【０１００】
次に、保持容量の誘電体となる絶縁膜３１２を成膜する。ここでは、ＰＥＣＶＤ法で原料ガスにＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用いて、厚さ１５０nmの酸化窒化シリコン膜を成膜する。絶縁膜３１２をＣＶＤ法で成膜することにより、絶縁膜３１２により、透明導電膜１１３のコンタクトホール１１３ａ及び、遮光膜３１１による段差（点線で囲む部分）をカバレッジ良く覆うことができる。（図１８（Ｃ））
【０１０１】
次に、実施形態２と同様に（図１０参照）、フッ酸により絶縁膜３１２をエッチングして、コンタクトホール１１４ａを形成し、更に平坦化膜１１２をエッチングしてコンタクトホール１１２ａを形成し、ドレイン電極１０８表面を露出させる。
【０１０２】
実施形態２と同様に（図１１参照）、基板１００全面に、アクリル膜をスピンコート法で形成し、パターニングして、コンタクトホール３１３ａを有する絶縁膜３１３を形成する。
【０１０３】
最後に、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして図１７に示すように画素電極３１４を形成する。以上により、画素マトリクス回路が完成する。
【０１０４】
［実施形態６］ 本実施形態も実施形態２の変形例であり、薄膜トランジスタの半導体層を遮蔽する遮光膜を形成した例を示す。
【０１０５】
図１９に本実施形態の画素マトリクス回路の断面図を示す。図１９において図９と同じ符号は同じ構成要素を示す。
【０１０６】
実施形態４、５では保持容量の電極となる透明導電膜上に形成したが、本実施形態では、遮光膜３２１を透明導電膜と薄膜トランジスタの間に形成する。ここでは平坦化膜の間に形成する。
【０１０７】
平坦化膜３２２、平坦化膜３２３はＢＣＢで成膜されている。平坦化膜３２２を成膜した後、遮光膜３２１を形成し、この表面を覆って基板全面に平坦化膜３２３を形成する。
【０１０８】
実施形態５、６では遮光膜を反映した凹凸が画素電極の表面に生ずるが、本実施形態では、遮光膜３２１の凹凸は平坦化膜３２３により埋めることができ、ディスクリネーションを抑えることができる。
【０１０９】
なお、本実施形態の構成を、実施形態２の以外の実施形態１、３にも適用することができるのは言うまでもない。
【０１１０】
［実施形態７］ 本実施形態は実施形態１の変形例である。保持容量の透明導電膜を成膜する前に、平坦化膜表面にＣＶＤ法やスパッタ法で絶縁膜を成膜したものである。図２０、図２１を用いて、本実施形態を説明する。なお、図２０、図２１において、図１〜図７と同じ符号は同じ構成要素を示す。
【０１１１】
図２０に示すように、ＢＣＢでなる平坦化膜１１２上には、ＣＶＤ法で成膜された酸化シリコンでなる絶縁膜３３１が形成され、絶縁膜３３１上に透明導電膜１１３と、誘電体となる絶縁膜１１４、画素電極１１５とでなる保持容量が形成される。
【０１１２】
無機材料でなる絶縁膜３３１を形成することで、透明導電膜１１３のパターンに用いられる薬液によって、樹脂膜が膨潤などの変質、変形を防止できる。また、絶縁膜１１４をスパッタ法で成膜した場合、樹脂でなる平坦化膜１１２がスパッタガスに含まれる酸素によってスパッタエッチングされることが防止できる。
【０１１３】
誘電体となる絶縁膜１１４と透明導電膜１１３の下地となる３３１はほぼ同じ組成の酸化シリコン膜で形成されている。同じ組成となるようにすることで、絶縁膜１１４と３３１にドレイン電極１０８に達するコンタクトホールを形成する際に、同じエッチング液または同じエッチングガスに対して、エッチングレートが等しくなるため、工程の制御が容易になる。以下、図２１を用いて、本実施形態の画素マトリクス回路の作製工程を説明する。
【０１１４】
まず、実施形態１で説明した工程に従って、ＢＣＢでなる平坦化膜１１２を形成する。（図４（Ｂ）参照。）そして、平坦化膜１１２表面に接して、酸化シリコン膜でなる絶縁膜３３１をＰＥＣＶＤ法で成膜する。絶縁膜３３１の厚さは１０〜３００ｎｍ、ここでは１００ｎｍの厚さに成膜する。絶縁膜３３１上に実施形態１と同様に、透明導電膜１１３、酸化シリコンでなる絶縁膜１１４を成膜する。（図２０（Ａ））
【０１１５】
ここでは、絶縁膜３３１と絶縁膜１１４を同じ成膜条件で成膜して、フッ酸に対するエッチングレートが同じになるようにする。原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＯ2 を用いる。また、酸化シリコンの代わりに、原料ガスに、原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用いて、窒化酸化シリコン膜、窒化シリコン膜を成膜しても良い。
【０１１６】
次に画素電極２３３とドレイン電極１０８を接続するために、絶縁膜１１４、３３１にコンタクトホール１１４ａ、３３１ａを形成する。フォトレジストマスクを形成し、フッ酸を用いて絶縁膜１１４と３３１をエッチングして、コンタクトホール１１４ａ、３３１ａを形成する。（図２０（Ｂ））
【０１１７】
次に、コンタクトホール１１４ａ、３３１ａの形成に用いたフォトレジストマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより平坦化膜１１２をエッチングして、コンタクトホール１１２ａを形成する。（図２０（Ｃ））
【０１１８】
フォトレジストマスクを除去した後、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図２０）
【０１１９】
本実施形態は実施形態１以外の実施形態２〜６にも適用できるのはいうまでもなく、保持容量の電極となる透明導電膜を成膜する前に平坦化膜表面に保持容量となる誘電体と同じ絶縁膜を成膜すればよい。
【０１２０】
［実施形態８］ 本実施形態は実施形態５の変形例であり、積層構造は実施形態５と同様であるが、上面パターンを変形した例である。
【０１２１】
図２２は、本実施形態の画素マトリクス回路の上面図を示す。また、図２３は図２２の鎖線Ｚ−Ｚ’に沿った断面図である。図２４〜図２６は作製工程を示す上面図である。図２２では図面が煩雑になるのを避けるために、保護膜など一部構成要素を省略し、積層状態と各部材のパターンが同時に分かるようにした。
【０１２２】
作製工程は実施形態２や５と同様である。ここでは、ガラス基板の代わりに、石英基板を使用した。薄膜トランジスタを特願平９−５５６３３号、特願平９−１６５２１６号、特願平９−２１２４２８号に記載の方法で作製する。即ち半導体層４０１を本出願人がＣＧＳ（Continuous Grain Silicon）と呼ぶ（月刊FPDIntelligence１９９８年７月号 ９８−１０２頁参照）、粒界にほとんど不対結合がない、優れた結晶粒の連続性を有する結晶性シリコンで形成した。
【０１２３】
図２４に示すように、半導体層４０１は図示しないゲート絶縁膜を介してゲート配線４０２と交差している。ここでは、ゲート絶縁膜は半導体層４０１の熱酸化膜と、ＣＶＤ法で成膜された窒化酸化シリコンの２層構造となっている。ゲート配線４０２は陽極酸化物で被覆されたアルミニウムでなる。
【０１２４】
半導体層４０１を屈曲させることにより、トリプルゲート構造の薄膜トランジスタを形成する。ゲート配線４０２を分岐させてマルチゲート構造とすることも可能であるが、本実施形態のようにゲート配線４０２を直線状に、半導体層４０３を屈曲させるすることにより、マスク合わせのアライメントが容易であり、また開口率を高くすることができる。
【０１２５】
次に、ゲート配線４０２を覆って、酸化シリコンでなる層間絶縁膜４０３を形成する。コンタクト部Co4 、Co5 において半導体層４０１に達するコンタクトホールを層間絶縁膜４０３に形成し、ソース配線４０４、ドレイン電極４０５を形成する。（図２４）
【０１２６】
次に、石英基板全面を覆って、ＰＥＣＶＤ法で厚さ３３０nmの窒化シリコン膜を成膜し、パターニングして保護膜４０６を形成する。このパターニングでは、図２５に示すように、窒化シリコン膜はドレイン電極４０５上のコンタクト部Co6だけでなく、画素電極４１３と重なる部分をできるだけ除去した。即ち、透過率を向上させるために、薄膜トランジスタを覆っている部分を除いて、表示部に存在する窒化膜をできるだけ除去した。
【０１２７】
この保護膜４０６の構造を実施形態１〜６に適用することは容易である。
【０１２８】
次に、図２６に示すように、石英基板全面にＢＣＢでなる平坦化膜４０７を形成する。平坦化膜４０７上に厚さ２００nmのチタン膜を成膜し、パターニングして遮光膜４０８を形成する。遮光膜４０８は薄膜トランジスタごと（画素ごと）に分断されて形成されて、ソース配線４０２とドレイン電極４０５の隙間に重なって形成した。この隙間で露出している半導体層４０２と遮光膜４０８が交差するため、半導体層４０２に光が照射されることが防止できる。
【０１２９】
次に、遮光膜４０８を覆って、基板全面にＢＣＢ膜でなる平坦化膜４０９を形成する。平坦化膜４０９に接して、厚さ１１５nmのＩＴＯ膜を透明導電膜４０９として基板全面にスパッタ法で成膜した。そして、図２７に示すように、透明導電膜４１０に平坦化膜４０９に達するコンタクトホール４１０ａを形成する。このコンタクトホール４１０ａは、保護膜４０６に形成されたコンタクトホール４０６ａと同じ位置、同じ大きさに形成されるようにした。
【０１３０】
基板全面に、ＰＥＣＶＤ法で保持容量の誘電体となる絶縁膜４１１を形成する。ここでは絶縁膜４１１として厚さ１５０nmの酸化シリコン膜を形成する。（図２３参照）
【０１３１】
同じフォトレジストマスクを用いて、絶縁膜４１１及び平坦化膜４０７、４０９にコンタクトホールを形成し、コンタクト部Co6においてドレイン電極４０５を露出させる。
【０１３２】
次に、基板全面にアクリル膜をスピンコート法で成膜し、図２２に示すようにパターニングして絶縁膜４１２を形成する。絶縁膜４１２には、コンタクト部Ｃｏ６において、ドレイン電極４０５に達するコンタクトホールが形成されており、またトランジスタごとに分離されており、ほぼドレイン電極４０５を覆っている。
【０１３３】
最後に、スパッタ法でＩＴＯ膜を厚さ１１０nmに成膜し、パターニングして画素電極４１３を形成する。画素電極４１３はコンタクト部Co6においてドレイン電極４０５に接続されている。以上で画素マトリクス回路が完成する。
【０１３４】
上述したように、本出願人がＣＧＳと呼ぶ結晶性シリコンで半導体層４０１を形成したため、同じ石英基板上に画素マトリクス回路と同時に作製されるゲートドライバ回路、及びソースドライバ回路も高性能にすることができ、高周波数のクロック信号を処理することが可能であり、さらにプリチャージ回路も薄膜トランジスタで同じ石英基板上に作製することができた。
【０１３５】
本実施形態の画素構造は、実施形態５だけでなく、他の実施形態に適用できることは明らかである。例えば、実施形態１に適用すると場合には絶縁膜４１２を省略した構成になり、実施形態３に適用する場合には、絶縁膜２３１のパターン形状は絶縁膜４１２と同様とすればよい。また、実施形態４、５に対応する場合には、遮光膜４０８と透明導電膜４１０との積層順序を変更することで、容易に行える。
【０１３６】
［実施形態９］ 本実施形態は実施形態８の変形例であり、絶縁膜４１２のパターンを変形した。
【０１３７】
図２２、図２３に示すように、実施形態８では隣接する画素電極４１３の間には、アクリルでなる絶縁膜４１２と、酸化シリコンでなる絶縁膜４１１が露出する。
【０１３８】
これは画素電極を形成するために除去される部分のＩＴＯ膜の下地が、アクリルと酸化シリコンという材料の異なる膜になっていることを示している。このため、アクリル上と酸化シリコン上とで、ＩＴＯ膜のエッチングレートが大きく異なるという問題点が発生することがあった。
【０１３９】
本実施形態はこの問題点を解消するため、アクリルでなる絶縁膜４１２のパターンを変形し、図２８に示すように、エッチングされる部分のＩＴＯ膜の下地をアクリルでなる絶縁膜５０１に統一した。なお、図２８において、図２２と同じ符号は同じ構成要素を示す。
【０１４０】
このため、絶縁膜４２１はドレイン電極４０５だけでなく、ゲート配線４０２、ソース配線４０４をも覆って形成され、画素マトリクス回路で一体になる。
【０１４１】
また実施形態１、３では、除去される部分のＩＴＯ膜の下地は保持容量の誘電体となる絶縁膜１１３、２３２だけであるので、上記の問題点は解消されている。
【０１４２】
［実施形態１０］
本実施形態は、本発明を電子機器に応用した例である。本実施形態の電子機器は、実施形態１〜９において説明したアクティブマトリクス基板を用いた液晶表示装置を搭載している。この様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図２９に示す。
【０１４３】
図２９（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明を表示装置２００４に適用することができる。
【０１４４】
図２９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示装置２１０２に適用することができる。
【０１４５】
図２９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５等に適用できる。
【０１４６】
図２９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１４７】
図２９（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１４８】
図２９（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５で構成される。本発明は表示装置２５０２、２５０３に適用することができる。
【０１４９】
以上の様に、本発明の適用範囲は極めて広く、液晶表示装置を画面に用いたあらゆる分野の電子機器（半導体装置）に適用することが可能である。
【０１５０】
【発明の効果】
本発明によって、従来の画素電極と透明導電膜を電極対に用いた保持容量において、画素電極と透明導電膜がショートすることを防止できるため、歩留まりが向上され、また信頼性の高い半導体装置を作製することが可能になった。
【図面の簡単な説明】
【図１】 画素マトリクス回路の断面図。（実施形態１）
【図２】 画素マトリクス回路の上面図。（実施形態１）
【図３】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図４】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図５】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図６】液晶表示装置の１画素の等価回路。（実施形態１）
【図７】アクティブマトリクス型液晶表示装置の概略の構成図。（実施形態１）
【図８】 画素マトリクス回路の断面図。（実施形態２）
【図９】 画素マトリクス回路の上面図。（実施形態２）
【図１０】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態２）
【図１１】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態２）
【図１２】 画素マトリクス回路の断面図。（実施形態３）
【図１３】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態３）
【図１４】 画素マトリクス回路の続く作製工程を説明するための断面図。（実施形態３）
【図１５】 画素マトリクス回路の断面図。（実施形態４）
【図１６】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態４）
【図１７】 画素マトリクス回路の断面図。（実施形態５）
【図１８】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態５）
【図１９】 画素マトリクス回路の断面図。（実施形態６）
【図２０】 画素マトリクス回路の断面図。（実施形態７）
【図２１】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態７）
【図２２】画素マトリクス回路の上面図。（実施形態８）
【図２３】 図２２の鎖線Ｚ−Ｚ’に沿った断面図。（実施形態８）
【図２４】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２５】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２６】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２７】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２８】 画素マトリクス回路の上面図。（実施形態９）
【図２９】 電子機器の一例を示す図。
【図３０】 従来の画素マトリクス回路の断面図。
【発明の属する技術分野】
本発明は薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス型の液晶表示装置に関するものである。液晶表示装置の画素電極の電位を制御するための薄膜トランジスタでマトリクス回路を有する半導体装置に関する。本発明の半導体装置は半導体の特性を利用した回路を有する装置であり、アクティブマトリクス型の液晶表示装置だけでなく、液晶表示装置を部品として搭載した電子機器もその範疇に含む。
【０００２】
【従来の技術】
近年、多結晶シリコン膜を利用した薄膜トランジスタ（以下、ＴＦＴと呼ぶ）で回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素電極によって液晶にかかる電界を制御し、高精細な画像表示を実現した。
【０００３】
アクティブマトリクス型液晶表示装置では、各画素毎に形成された画素電極と液晶を介して対向側に形成された対向電極とで容量（コンデンサ）を形成しているが、これだけでは容量が小さいため、通常はそれとは別に保持容量を形成して補っている。
【０００４】
保持容量の構造（保持容量構造）は様々であるが、透過型液晶表示装置における開口率を考慮して二層の透明導電膜で絶縁膜を挟み込んだ構造が開示されている（特開平８−４３８５４号公報、特開平８−３０６９２６号公報）。
【０００５】
上記公報に記載された保持容量構造は、二組の電極を両方ともＩＴＯなどの透明導電膜とすることで、開口率を損ねることなく大きな容量を確保することを可能にした。図３０に従来の画素マトリクス回路の断面図を示す。
【０００６】
図３０に示すように、画素ＴＦＴの層間絶縁膜上には透明導電膜で容量電極１が形成されている。容量用電極１と画素電極３により絶縁膜２を挟んで保持容量が構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図３０に示す保持容量では、容量電極１の端部（点線で囲まれた領域）４において絶縁膜２のカバレッジ不良が問題となっている。
【０００８】
絶縁膜２は薄いほど容量を稼げるが、薄くなると、端部４において容量用電極１と画素電極３がショートすることが懸念され、マトリクス回路の信頼性を損ねたり、不良の発生の原因となる。そのため、絶縁膜２は保持容量の誘電体として機能すると共に、層間絶縁膜としての機能を果たすために、ある程度の膜厚を要求されるといったトレードオフの関係にある。
【０００９】
透明導電膜１はＩＴＯ等の金属酸化物であるため、アルミニウムや金属膜よりも高抵抗となる。電位分布を考慮すると、透明導電膜１の膜厚は１００〜２００ｎｍ程度が必要となる。そのため、容量用電極１を完全に被覆するには、絶縁膜２の膜厚は少なくとも２００ｎｍ以上とする必要がある。しかしながら、容量の大きさは誘電体の膜厚に反比例するため、膜厚を厚くすることは大容量を確保する上で望ましいものではない。
【００１０】
上述したように、二組の透明導電膜を絶縁膜で挟みこむことで、開口率を損ねることなく保持容量を形成することが可能になるが、未だマトリクス回路の信頼性や製造に多くの問題点が残っている。
【００１１】
本発明は上記問題点を解決し、アクティブマトリクス型液晶表示および液晶表示装置のアクティブマトリクス基板において、信頼性が高く、かつ歩留まり良く製造可能な保持容量の構成、及びその作製方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
上述の課題を解決するために、本発明は、画素ごとに画素電極と、画素電極に接続された薄膜トランジスタが形成されたマトリクス回路を備えた半導体装置であって、保持容量は透明導電膜、絶縁膜、画素電極の順に積層された構成となっている。即ち、画素電極と透明導電膜を対向する電極対に、絶縁膜を誘電体としてコンデンサーが形成されている。保持容量の一方の電極を透明導電膜で形成することにより、開口率を縮小することなく、大きな容量の保持容量（コンデンサー）を形成することが可能になる。
【００１３】
本発明では、薄膜トランジスタを樹脂膜でなる平坦化膜を形成する。樹脂膜により、ゲート配線等による凹凸が平坦化されるため、画素電極の表面も平坦化することができる。
【００１４】
平坦化膜はスピンコート法で成膜できる樹脂膜が好ましく、ＢＣＢの他、アクリル（ポリメチルメタクリレート）膜、ポリイミド膜を形成することもできる。本実施形態では、保持容量の誘電体をＣＶＤ法で成膜するため、成膜温度に耐えうるＢＣＢ膜を形成する。
【００１５】
薄膜トランジスタと画素電極を接続するには、画素電極よりも下層の透明導電膜及び絶縁膜を共に貫通するコンタクトホールが形成されている。
【００１６】
絶縁膜に形成されるコンタクトホールは透明導電膜に形成されたコンタクトホールの内側に形成されている。即ち、絶縁膜のコンタクトホールは透明導電膜のコンタクトホールよりも小さくして、絶縁膜によって透明導電膜のコンタクトホールを覆って、透明導電膜と画素電極がショートすることを防止する。
【００１７】
上記構成を得るには、透明導電膜のコンタクトホールを形成した後に、絶縁膜を成膜し透明導電膜のコンタクトホールの側部を絶縁膜で被覆する。しかる後、透明導電膜のコンタクトホールに重なるように、かつこのコンタクトホールよりも小さなコンタクトホールを絶縁膜に形成する。
【００１８】
本発明では、透明導電膜のコンタクトホール側部における絶縁膜の段差被覆性（ステップカバレッジ）を改善するため、絶縁膜はスパッタ法に代表される物理気相法（ＰＣＶ）よりも、化学気相法（ＣＶＤ）で成膜することが望ましい。
【００１９】
保持容量の絶縁膜をＣＶＤ法で成膜することで、スパッタ法よりもステップカバレッジが非常に良好になるため、半導体装置の信頼性、歩留まりを向上させることが可能になる。また、膜厚を薄くすることが可能になるため、保持容量の容量を増加されるため、画素電極の微細化に伴う保持容量の減少を補償することが可能になる。
【００２０】
また上述したように、本発明では、絶縁膜は透明導電膜にコンタクトホールを形成した後に成膜するため、絶縁膜を成膜する際には、下地の樹脂膜が露出されている。よって、絶縁膜の成膜手段としてＣＶＤ法を採用するためには、樹脂膜には、絶縁膜の成膜プロセスにおいて変質しない材料、少なくとも３００〜２００℃の加熱によって変質しない材料を選択する必要がある。さらに、ＣＶＤの成膜時の雰囲気である減圧雰囲気にて、脱ガスが少ないことや、応力が小さいことも必要になる。
【００２１】
このため、本発明では、透明導電膜の下地となる樹脂膜をベンゾシクロブテン（ＢＣＢ：Benzocyclobuten）で形成する。ＢＣＢはスピンコート法により成膜することが可能なため、薄膜トランジスタの表面を平坦化することができると共に、ガラス転移温度が３５０℃以下にはなく、真空中での脱ガスも少ないため、ＣＶＤ法で成膜される膜の下地膜として用いることが可能である。
【００２２】
【発明の実施の形態】
以下、図１〜図２９を用いて、本発明の実施の形態を説明する。
【００２３】
［実施形態１］
図１〜図７を用いて、本発明の実施形態を説明する。本実施形態は発明をアクティブマトリクス型の液晶表示装置に応用した例である。
【００２４】
図７は、アクティブマトリクス型液晶表示装置の概略の構成図である。液晶表示装置は、アクティブマトリクス基板と対向基板との間に液晶が挟まれた構造を有している。アクティブマトリクス基板は、ガラス基板等の透光性基板１０上に画素マトリクス回路１１、画素マトリクス回路１１を駆動するためのゲートドライバ回路１２及びソースドライバ回路１３が形成されている。ドライバ回路１２、１３はそれぞれゲート配線、ソース配線によって画素マトリクス回路１１に接続されている。
【００２５】
更に、透光性基板１０上には、ドライバ回路１２、１３へ電力や制御信号を入力するための外部端子が形成され、この外部端子にＦＰＣ１４が接続されている。
【００２６】
対向基板は、ガラス基板等の透光性基板１５表面にＩＴＯ膜等の透明導電膜が形成されている。更に、対向基板側の透光性基板２０表面には必要であれば配向膜や、カラーフィルタが形成されている。透明導電膜は画素マトリクス回路１１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。
【００２７】
図６は液晶表示装置の１画素の等価回路である。図２は液晶表示装置のアクティブマトリクス基板の１画素ぶんの上面図である。また、図１は画素マトリクス回路の断面図であり、図２の鎖線Ａ−Ａ’に沿った断面図に対応する。
【００２８】
図６に示すように、画素マトリクス回路１１においてゲート配線１０５が行ごとに形成され、ソース配線１０７が列ごとに形成されている。ゲート配線１０５、ソース配線１０７の交差部近傍には、画素ＴＦＴ２０が形成されている。画素ＴＦＴ２０のソース領域にはソース配線１０７が接続され、ドレイン領域には液晶セル２１、保持容量２２が接続されている。
【００２９】
液晶セル２１は画素電極１１５と対向基板側の透明電極を対向する電極対に、液晶を誘電体とするコンデンサー構造を有し、画素電極１１５によって画素ＴＦＴ２０に電気的に接続されている。
【００３０】
保持容量２２は、画素電極１１５と画素マトリクス回路１１全面に形成された透明導電膜とを対向する電極対とし、透明導電膜上に形成される絶縁膜を誘電体とするコンデンサー構造を有する。透明導電膜は画素マトリクス回路１１で一体的に形成されるため、保持容量の電極として機能すると共に、電極の電位を固定するための共通配線２３としても機能する。
【００３１】
図１に示すように、画素ＴＦＴは下地膜１０１が形成されたガラス基板１００上に作製される。画素ＴＦＴは半導体層１０３、ゲート絶縁膜１０４、ゲート配線１０５が順次に積層された、トップゲート型ＴＦＴである。
【００３２】
半導体層１０３には、ソース領域のコンタクト部Co1においてソース配線１０７が接続され、ドレイン領域のコンタクト部Co2 においてドレイン電極１０８が接続されている。
【００３３】
画素ＴＦＴ２０を覆って、窒化シリコンでなる保護膜１１１、ＢＣＢでなる平坦化膜１１２が形成されている。平坦化膜１１２上には、透明導電膜１１３と、誘電体となる絶縁膜１１４、画素電極１１５がこの順序で積層されて、保持容量（コンデンサー）を形成している。
【００３４】
保護膜１１１、平坦化膜１１２、透明導電膜１１３、絶縁膜１１４を貫通してドレイン電極１０８とのコンタクト部Co3 にコンタクトホールが形成され、ドレイン電極１０８と画素電極１１５が接続されている。
【００３５】
表示領域のほとんどにおいて、画素電極１１５と透明導電膜１１３によって、絶縁膜１１４を挟む構造となっているので、大面積の保持容量が形成される。透明導電膜１１３は全ての画素に一体化されており、その電位が一定に保たれている。
【００３６】
以下、図３〜図５を用いて、画素マトリクス基板の作製方法を説明する。なお、ここでは、画素マトリクス回路の１画素に注目して説明をしているが、他の画素も同様である。また、説明は省略するが画素マトリクス回路と同時に、ゲートドライバ回路、ソースドライバ回路も作製される。
【００３７】
まず、可視光域の光に対して透光性を有する基板を用意する。ここでは、ガラス基板１００を用いる。基板１００としてガラス基板の以外に、石英基板、ＰＥＴなどの樹脂基板を用いることができる。
【００３８】
ここではコーニングス社製１７３７ガラス基板を用いる。ガラス基板１００表面に接して下地膜１０１を形成する。プラズマＣＶＤ法で、ＴＥＯＳガスを原料に厚さ２００nmの酸化シリコン膜を下地膜１０１として成膜する。そして、４００℃、４時間、下地膜１０１を加熱する。
【００３９】
次に、下地膜１０１上に画素ＴＦＴ２０を作製する。本発明はＴＦＴ構造によらないため、公知の手段を用いてＴＦＴを作製することができる。ここでは、トップゲート型ＴＦＴを作製する。もちろんボトムゲート構造とすることもできる。
【００４０】
下地膜１０１上にＰＥＣＶＤ法によりＨ2 ガスで希釈したＳｉＨ4 を用いて、厚さ５００nmの非晶質シリコン膜を成膜する。ＰＥＣＶＤ法の代わりに減圧ＣＶＤ法を用いることもできる。非晶質シリコン膜２３０を４５０℃、１時間加熱して水素出し処理をする。非晶質シリコン膜内の水素原子は５原子％以下、好ましくは１％以下とする。水素出し処理後の非晶質シリコン膜にエキシマレーザ光を照射して多結晶（結晶性）シリコン膜１３０を形成する。レーザ結晶化の条件は、レーザ光源としてＸｅＣｌエキシマレーザを用い、光学系によりレーザ光を線状に整形し、パルス周波数を３０Ｈｚ、オーバーラップ率を９６％、レーザエネルギー密度を３５９mJ/cm2とする。（図３（Ａ））
【００４１】
非晶質シリコン膜の成膜方法はＰＥＣＶＤ法の他に、ＬＰＣＶＤ法やスパッタ法を用いることができる。また、非晶質シリコンを結晶化させるレーザにはエキシマレーザのようなパルス発振型の他、Ａｒレーザのような連続発振型のレーザを用いても良い。また、レーザ結晶化の代わりにハロゲンランプや水銀ランプを用いるランプアニール工程、あるいは６００℃以上の加熱処理工程を用いることもできる。
【００４２】
多結晶シリコン膜１３０を島状にパターニングして、半導体層１０３を形成する。半導体層１０３を覆って、ゲート絶縁膜１０４となる窒化酸化シリコン膜１３１を成膜する。酸化窒化シリコン膜１３１はＰＥＣＶＤ法で、原料ガスにＳｉＨ4 とＮＯ2 を用い、厚さ１２０nmに成膜する。窒化シリコン膜１３１上に、導電膜を成膜し、パターニングしてゲート配線１０５を形成する。ゲート配線１０５を構成する導電膜はモリブデン−タングステン合金（Ｍｏ−Ｗ）膜とした。（図３（Ｂ））
【００４３】
レジストマスクを形成し、このマスクを用いて窒化酸化シリコン膜１３１をパターニングして、ゲート絶縁膜１０４を形成する。ゲート配線１０５、ゲート絶縁膜１０４をドーピングマスクにして、イオンドーピング法により半導体層１０３にリンを添加する。半導体層１０３には、チャネル形成領域１３２、ｎ+ 型のソース領域１３４、ｎ+ 型のドレイン領域１３５、ｎ- 型の低濃度不純物領域が自己整合的に形成される。（図３（Ｃ））
【００４４】
次に、層間絶縁膜１０６を約１μmの厚さに形成する。まず２５nm厚の窒化シリコン膜を形成し、その上に９００nm厚の酸化シリコン膜を形成する。窒化シリコン膜、酸化シリコン膜はＰＥＣＶＤ法で成膜する。
【００４５】
層間絶縁膜１０６に対してコンタクトホールを形成し、チタン／アルミニウム／チタンの３層構造でなる金属層を形成し、パターニングしてソース配線１０７、ドレイン電極１０８を形成する。こうして図３（Ｄ）に示すように画素ＴＦＴ２０が完成する。説明を省略したが、公知のＣＭＯＳ工程を用いて、ドライバ回路１２、１３にはｎ型、ｐ型のＴＦＴが作製される。
【００４６】
画素ＴＦＴ２０を覆って、基板１００全面に窒化シリコンでなる保護膜１１１を成膜する。窒化シリコンはＰＥＣＶＤ法により成膜し、その厚さは２００nm〜４００nmとすればよく、ここでは３３０nmとした。
【００４７】
そして、窒化シリコンでなる保護膜１１１に、ドライエッチングによりコンタクトホール１１１ａを形成する。エッチングガスにはＣＦ4、Ｏ2 、Ｈｅ2 の混合ガスを用いる。（図４（Ａ））
【００４８】
次に、ガラス基板１００全面に、画素ＴＦＴ２０を覆って平坦化膜（樹脂膜）１１２を形成する。本実施例では、ＢＣＢ膜を形成する。スピンコータによりＢＣＢの溶液をスピンコーティングし、引き続きコータを回転させて溶媒を蒸発させる。加熱炉において、２８０℃、窒素雰囲気で１時間焼成して、ＢＣＢ膜１１２を形成する。ＢＣＢ膜の厚さは、ドレイン電極１０８上で１．２μmとする。
【００４９】
ＢＣＢでなる平坦化膜１１２を成膜することにより、画素ＴＦＴによる凹部が埋められて、平坦な表面を得ることができる。平坦な平坦化膜１１２表面に接して、透明導電膜１１３を厚さ１００〜２００nmに成膜する。（図４（Ｂ））
【００５０】
平坦化膜１１２としては、スピンコート法で成膜できる樹脂材料が好ましく、ＢＣＢの他、アクリル（ポリメチルメタクリレート）膜、ポリイミド膜を形成することもできる。本実施形態では、保持容量の誘電体をＣＶＤ法で成膜するため、成膜温度に耐えうるＢＣＢ膜を形成する。
【００５１】
透明導電膜１１３としては、金属酸化物を用いることができ、ＩＴＯ、酸化インジウム、酸化スズ等を成膜すればよい。ここでは、スパッタ法によってＩＴＯ（酸化インジウムスズ）膜を１００nm厚さに成膜する。ターゲット材料にＩＴＯを用い、スパッタガスにアルゴンと酸素との混合ガスを用い、成膜時の圧力を３×１０-3torrに、成膜時の基板温度は室温とする。また、成膜は１．５ＡのＤＣ電流制御で行う。
【００５２】
透明導電膜１１３にコンタクト部Co3 に対するコンタクトホール１１３ａを形成する。コンタクトホール１１３ａは保護膜１１１のコンタクトホール１１１ａと同じ位置に、ほぼ同じ大きさで形成する。
【００５３】
保持容量の誘電体となる絶縁膜１１４を成膜する。絶縁膜１１４としては、酸化シリコン、窒化シリコン、窒化酸化シリコンを成膜すればよく、膜厚は１００〜２５０nmとすればよい。ここでは、厚さ１５０nmの酸化シリコン膜をＰＥＣＶＤ法で成膜する。原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＯ2 を用い、基板温度を２００〜３００℃、ここでは３００℃で成膜する。
【００５４】
絶縁膜１１４の成膜時には、透明導電膜１１３のコンタクトホール１１３ａの底部で、樹脂でなる平坦化膜１１２が露出されているが、平坦化膜１１２をＢＣＢ膜で成膜したため、絶縁膜１１４の成膜時に平坦化膜が変質することはない。絶縁膜１１４をＣＶＤ法で成膜することで、透明導電膜１１３のコンタクトホール１１３ａの側部１１３ｂにおける絶縁膜１１４の被覆性は良好であった。（図５（Ａ））
【００５５】
もちろん、絶縁膜１１４はスパッタ法で成膜することが可能であるが、段差被覆性及びスループットの点で、ＣＶＤ法のほうが格段に優れている。絶縁膜１１４をスパッタ法で成膜した場合には、コンタクトホール１１３ａの底部において、平坦化膜１１４がスパッタガスに用いたＯ2 によりスパッタされ、若干えぐれが確認される。
【００５６】
次に、酸化シリコンでなる絶縁膜１１４及びＢＣＢでなる平坦化膜１１２にコンタクト部Cｏ3に対するコンタクトホール１１４ａ、１１２ａを形成する。コンタクトホール１１４ａ、１１２ａの開口には同じフォトレジストマスクを用いた。（図５（Ｂ））
【００５７】
まず、酸化シリコンでなる絶縁膜１１４をフッ酸によりウェットエッチングし、コンタクトホール１１４ａを形成する。コンタクトホール１１４ａは透明導電膜１１３のコンタクトホール１１３ａよりも内側に開口される。
【００５８】
次に、同じフォトレジストマスクを用いて、ＣＦ4とＯ2 の混合ガスによりＢＣＢでなる平坦化膜１１２にコンタクトホール１１２ａを形成する。こうして図５（Ｂ）に示すように、ドレイン電極１０８が露出される。なお、平坦化膜１１２は１μmと厚いので、エッチングの制御が比較的難しいので、コンタクトホール１１２ａの形成と、コンタクトホール１１４ａの形成では異なるフォトレジストマスクを用いてもよい。
【００５９】
コンタクトホール１１２ａ、１１４ａを形成するためのフォトレジストマスクを除去した後、画素電極を形成する透明導電膜を成膜する。この画素電極１１５も透明導電膜と同様ＩＴＯ、酸化スズ、酸化インジウム等で形成すればよい。ここでは、透明導電膜１１４と同じ成膜条件でＩＴＯ膜を形成する。ＩＴＯ膜の厚さは１１５nmした。このＩＴＯ膜をパターニングして、図１に示すように画素電極１１５を形成する。
【００６０】
以上でアクティブマトリクス基板が完成する。そして、公知のセル組工程（配向膜形成、液晶注入工程など）により、アクティブマトリクス基板と対向基板をセル組みし、液晶パネルを製造する。
【００６１】
本実施形態では画素電極１１５が絶縁膜１１４と接する部分では、１対の透明導電膜（画素電極１１５と透明導電膜１１３）を対向する電極に、絶縁膜１１４を誘電体とする保持容量が形成される。本実施形態の画素構造では、保持容量となる領域が画素内のほぼ全域を占め、実質的に画像表示領域と同一の面積を確保することができる。
【００６２】
また、絶縁膜１１４をＣＶＤ法で成膜することにより、コンタクトホール１１３ａの側部において、絶縁膜１１４のみで透明導電膜１１３と画素電極１１５とを絶縁分離することが可能になる。この結果、信頼性、歩留まりを向上させることができる。
【００６３】
［実施形態２］ 実施形態１において、保持容量２２の容量の大きさをできるだけ大きくするには、絶縁膜１１４をできるだけ薄くするのが望ましいが、絶縁膜１１４を薄くすることで、コンタクトホール１１３ａ側部での絶縁膜１１４のステップカバレッジが低下してしまう。
【００６４】
本実施形態は実施形態１の変形例であり、絶縁膜１１４のステップカバレッジを補って、画素電極１１５と透明導電膜１１３とがショートすることをより確実に防止する構成を説明する。
【００６５】
以下、図８〜図１１を用いて本実施形態を説明する。なお、図８〜図１１において、図１〜図７と同じ符号は同じ構成要素を示す。
【００６６】
図８は画素マトリクス回路の１画素の断面図であり、図９は画素マトリクス回路の１画素の上面図である。図８は、図９の鎖線Ｂ−Ｂ’による断面図である。図８に示すように、画素電極２０２とドレイン電極１０８とを接続するためのコンタクトホール２０１ａにおいて、透明導電膜１１３の端部は絶縁膜２０１及び絶縁膜１１４によって覆われている。
【００６７】
図９に示すように、絶縁膜２０１は画素ごとに分離して形成されている。絶縁膜２０１は、１μm以上に達するコンタクトホールの側部を全て覆うことができるように、スピンコート法により成膜できる樹脂材料で形成される。例えば、ＢＣＢ、アクリル（ポリメチルメタクリレート）、ポリイミドなどを用いることができる。
【００６８】
２層の絶縁膜２０１と１１４により、透明導電膜１１３と画素電極２０２とが絶縁されるため、より確実にショートを防止できる。以下、図１０、図１１を用いて、本実施形態の画素マトリクス回路の作製工程を説明する。
【００６９】
ます、実施形態１で説明した工程に従って、図５（（Ａ））に示すプロセスを行う。図１０（Ａ）が図５（Ａ）に対応する。
【００７０】
次に、フォトレジストマスクを形成し、フッ酸により酸化シリコンでなる絶縁膜１１４をエッチングして、コンタクトホール１１４ａを形成する。（図１０（Ｂ））
【００７１】
新たに、フォトレジストマスクを形成する。このマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスによりＢＣＢでなる平坦化膜をドライエッチングして、コンタクトホール１１２ａを形成する。なお、実施形態１と同様に、コンタクトホール１１４ａ、１１２ａを形成するためのフォトレジストマスクは同じにすることができる。（図１０（Ｃ））
【００７２】
基板１００全面に樹脂膜２０５を形成する。ここでは、アクリルをスピンコート法で形成する。アクリルの厚さは絶縁膜１１４上において、０．５μmとなるようにする。（図１１（Ａ））
【００７３】
次に、フォトレジストマスクを形成し、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより、アクリルでなる樹脂膜２０５をドライエッチングし、ほぼドレイン電極１０８上以外の樹脂膜２０５を除去し、画素ごとに分断された絶縁膜２０１を形成する。このとき同時に、絶縁膜２０１にはコンタクトホール２０１ａが形成される。コンタクトホール２０１ａは平坦化膜１１２のコンタクトホール１１２ａの内側に形成されるため、コンタクト部CO3 に形成された平坦化膜１１２、絶縁膜１１４のコンタクトホールの側部を全て絶縁膜２０１で覆うことができる。（図１１（Ｂ））
【００７４】
最後に、フォトレジストマスクを除去した後、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図８）
【００７５】
本実施形態では、保持容量の誘電体（絶縁膜１１４）とは別の絶縁膜２０１によって、画素電極２０２と透明導電膜１１３とを絶縁することができる。この構成のため、絶縁膜１１４の膜厚は任意に設定することが可能になり、透過率、保持容量の容量だけを考慮して設定することもできる。絶縁膜１１４の膜厚は１０〜２００nmの間で任意に設計することができる。膜厚の下限は絶縁膜１１４をＣＶＤで均一に成膜可能な厚さであり、また絶縁破壊を考慮すると、現状は１０nm程度である。
【００７６】
特に、透過率を向上させるために、絶縁膜１１４と透明導電膜１１３の界面、絶縁膜１１４と画素電極との界面で光が反射されないように、絶縁膜１１４の膜厚を決定すればよい。絶縁膜１１４の厚さをｄ、屈折率をｎ、光の波長をλとすると、この条件はｎｄ＝λ／４で与えられる。
【００７７】
［実施形態３］ 本実施形態も実施形態２と同様実施形態１の変形例であり、保持容量の誘電体となる絶縁膜のステップカバレッジを補うための構成に関する。図１２、図１３を用いて本実施形態を説明する。なお、図１２、図１３において、図１〜図７と同じ符号は同じ構成要素を示す。
【００７８】
本実施形態では、ＢＣＢでなる平坦化膜１１２上に透明導電膜１１３、絶縁膜２３２、画素電極２３３が順次に積層されて形成されており、保持容量は透明導電膜１１３、画素電極２３３を対向する電極対に、絶縁膜２３２を誘電体とする。
【００７９】
図１に示すように実施形態１では、保持容量の誘電体となる絶縁膜１１４が透明導電膜１１３のコンタクトホール１１３ａの側部に接しているが、本実施形態では、図１２に示すように、保持容量の誘電体となる絶縁膜２３２は透明導電膜１１３の側部に直接接してなく、この側部に接する絶縁膜２３１を別途形成する。
【００８０】
この構成により、画素電極２３３とドレイン電極１０８とを接続するためのコンタクトホールにおいて、画素電極２３３と透明導電膜１１３とを絶縁膜２３１と絶縁膜２３２とで絶縁できるため、ショートをより確実に防止することができる。
【００８１】
以下、図１３、図１４を用いて、本実施形態の画素マトリクス回路の作製方法を説明する。
【００８２】
まず、実施形態１の作製工程に従って、図４（Ｃ）に示す工程までを行う。図１３（Ａ）は図４（Ｃ）の断面図に対応する。
【００８３】
次に、基板１００全体を覆って、ＰＥＣＶＤ法で、酸化シリコン膜２３５を成膜する。酸化シリコン膜２３５の厚さは１０〜３００nm、ここでは１００nmの厚さに成膜する。ＣＶＤ法で酸化シリコン膜２３５を成膜したため、透明導電膜１１３のコンタクトホールの側部１１３ｂは段差被覆性は良好になる。（図１３（Ｂ））
【００８４】
酸化シリコン膜２３５をパターニングして、ドレイン電極１０８上を覆う絶縁膜２３１を形成する。絶縁膜２３１のパターンは実施形態２の絶縁膜２０１と同様であり、画素電極２３３ごとに分断されている。（図１３（Ｃ））
【００８５】
絶縁膜２３１、透明導電膜１１３を覆って、基板１００全面に絶縁膜２３２を成膜する。ここでは、厚さ１５０nmの酸化シリコン膜をＰＥＣＶＤ法で成膜する。絶縁膜２３２は保持容量の誘電体として機能する。（図１４（Ａ））
【００８６】
次に画素電極２３３とドレイン電極１０８を接続するために、絶縁膜２３１及び２３２、平坦化膜１１２にコンタクトホール２３１ａ、２３２ａ、１２１ａを形成し、ドレイン電極１０８表面を露出させる。（図１４（Ｂ））
【００８７】
まず、フォトレジストマスクを形成し、フッ酸を用いて絶縁膜２３１と２３２をエッチングして、コンタクトホール２３１ａ、２３２ａを形成する。次に、同じフォトレジストマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより平坦化膜１１２をエッチングして、コンタクトホール１１２ａを形成する。
【００８８】
最後に、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図１２）
【００８９】
本実施形態も実施形態２と同様に、保持容量の誘電体（絶縁膜２３２）とは別の絶縁膜２３１によって、画素電極２３３と透明導電膜１１３を絶縁することができるため、絶縁膜２３２の膜厚を１０〜２００nmの間で任意に設定することが可能になる。
【００９０】
［実施形態４］本実施形態は実施形態１の変形例であり、薄膜トランジスタの半導体層を遮蔽する遮光膜を形成した例である。
【００９１】
図１５に本実施形態の画素マトリクス回路（１画素分）の断面図を示す。図１５において図１と同じ符号は同じ構成要素を示す。また、図１５において、絶縁膜３０２が絶縁膜１１４に、画素電極３０３が画素電極２０２に対応し、同じパターンで形成されている。
【００９２】
遮光膜３０１はチタンや、クロム等の金属膜で形成し、可視光域の光を全反射させる。遮光膜３０１は薄膜トランジスタの半導体層１０３と交差するように、透明導電膜１１３に接して形成されている。この構成により、隣り合う画素電極３０３と３０３’の間から侵入する光を反射して、薄膜トランジスタの光劣化を防止している。
【００９３】
以下、図１６を用いて本実施形態の画素マトリクス回路の作製工程を説明する。まず、実施形態1の作製工程に従って、図４（Ｂ）に示す工程までを行う。次に、透明導電膜１１３上に厚さ１００〜３００nmのチタン膜をスパッタ法で成膜し、パターニングして遮光膜３０１を形成する。ここではチタン膜の厚さは２００nmとする。（図１６（Ａ））
【００９４】
次に、保持容量の誘電体となる絶縁膜３０２を成膜する。ここでは、原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用い、ＰＥＣＶＤ法により厚さ１５０nmの窒化酸化シリコン膜を成膜する。絶縁膜３０２をＣＶＤ法で成膜することにより、絶縁膜３０２により、透明導電膜１１３のコンタクトホール１１３ａ及び、遮光膜３０１をカバレッジ良く覆うことができる。（図１６（Ｃ））
【００９５】
次に、絶縁膜３０２、平坦化膜１１２にコンタクト部Co3に対するコンタクトホール１１３ａを形成し、ドレイン電極１０８の表面を露出する。そして、スパッタ法で１５０nmのＩＴＯ膜を成膜し、パターニングして画素電極３０３を形成する。（図１５）
【００９６】
［実施形態５］ 本実施形態は実施形態２の変形例である。本実施形態も実施形態４と同様、薄膜トランジスタの半導体層を覆う遮光膜を形成する例を示す。
【００９７】
図１７に本実施形態の画素マトリクス回路の断面図を示す。図１７において図９と同じ符号は同じ構成要素を示す。また、図１７において、絶縁膜３１２が絶縁膜１１４に、絶縁膜３１３が絶縁膜２０１に、画素電極３１４が画素電極２０２に対応し、同じパターンで形成されている。
【００９８】
以下、図１８を用いて、本実施形態の画素マトリクス回路の作製工程を示す。
【００９９】
まず、実施形態１の作製工程に従って、図４（Ｃ）の構成を得る。そして、スパッタ法で厚さ２００nmのチタン膜を成膜し、パターニングして、遮光膜３１１を形成する。
【０１００】
次に、保持容量の誘電体となる絶縁膜３１２を成膜する。ここでは、ＰＥＣＶＤ法で原料ガスにＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用いて、厚さ１５０nmの酸化窒化シリコン膜を成膜する。絶縁膜３１２をＣＶＤ法で成膜することにより、絶縁膜３１２により、透明導電膜１１３のコンタクトホール１１３ａ及び、遮光膜３１１による段差（点線で囲む部分）をカバレッジ良く覆うことができる。（図１８（Ｃ））
【０１０１】
次に、実施形態２と同様に（図１０参照）、フッ酸により絶縁膜３１２をエッチングして、コンタクトホール１１４ａを形成し、更に平坦化膜１１２をエッチングしてコンタクトホール１１２ａを形成し、ドレイン電極１０８表面を露出させる。
【０１０２】
実施形態２と同様に（図１１参照）、基板１００全面に、アクリル膜をスピンコート法で形成し、パターニングして、コンタクトホール３１３ａを有する絶縁膜３１３を形成する。
【０１０３】
最後に、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして図１７に示すように画素電極３１４を形成する。以上により、画素マトリクス回路が完成する。
【０１０４】
［実施形態６］ 本実施形態も実施形態２の変形例であり、薄膜トランジスタの半導体層を遮蔽する遮光膜を形成した例を示す。
【０１０５】
図１９に本実施形態の画素マトリクス回路の断面図を示す。図１９において図９と同じ符号は同じ構成要素を示す。
【０１０６】
実施形態４、５では保持容量の電極となる透明導電膜上に形成したが、本実施形態では、遮光膜３２１を透明導電膜と薄膜トランジスタの間に形成する。ここでは平坦化膜の間に形成する。
【０１０７】
平坦化膜３２２、平坦化膜３２３はＢＣＢで成膜されている。平坦化膜３２２を成膜した後、遮光膜３２１を形成し、この表面を覆って基板全面に平坦化膜３２３を形成する。
【０１０８】
実施形態５、６では遮光膜を反映した凹凸が画素電極の表面に生ずるが、本実施形態では、遮光膜３２１の凹凸は平坦化膜３２３により埋めることができ、ディスクリネーションを抑えることができる。
【０１０９】
なお、本実施形態の構成を、実施形態２の以外の実施形態１、３にも適用することができるのは言うまでもない。
【０１１０】
［実施形態７］ 本実施形態は実施形態１の変形例である。保持容量の透明導電膜を成膜する前に、平坦化膜表面にＣＶＤ法やスパッタ法で絶縁膜を成膜したものである。図２０、図２１を用いて、本実施形態を説明する。なお、図２０、図２１において、図１〜図７と同じ符号は同じ構成要素を示す。
【０１１１】
図２０に示すように、ＢＣＢでなる平坦化膜１１２上には、ＣＶＤ法で成膜された酸化シリコンでなる絶縁膜３３１が形成され、絶縁膜３３１上に透明導電膜１１３と、誘電体となる絶縁膜１１４、画素電極１１５とでなる保持容量が形成される。
【０１１２】
無機材料でなる絶縁膜３３１を形成することで、透明導電膜１１３のパターンに用いられる薬液によって、樹脂膜が膨潤などの変質、変形を防止できる。また、絶縁膜１１４をスパッタ法で成膜した場合、樹脂でなる平坦化膜１１２がスパッタガスに含まれる酸素によってスパッタエッチングされることが防止できる。
【０１１３】
誘電体となる絶縁膜１１４と透明導電膜１１３の下地となる３３１はほぼ同じ組成の酸化シリコン膜で形成されている。同じ組成となるようにすることで、絶縁膜１１４と３３１にドレイン電極１０８に達するコンタクトホールを形成する際に、同じエッチング液または同じエッチングガスに対して、エッチングレートが等しくなるため、工程の制御が容易になる。以下、図２１を用いて、本実施形態の画素マトリクス回路の作製工程を説明する。
【０１１４】
まず、実施形態１で説明した工程に従って、ＢＣＢでなる平坦化膜１１２を形成する。（図４（Ｂ）参照。）そして、平坦化膜１１２表面に接して、酸化シリコン膜でなる絶縁膜３３１をＰＥＣＶＤ法で成膜する。絶縁膜３３１の厚さは１０〜３００ｎｍ、ここでは１００ｎｍの厚さに成膜する。絶縁膜３３１上に実施形態１と同様に、透明導電膜１１３、酸化シリコンでなる絶縁膜１１４を成膜する。（図２０（Ａ））
【０１１５】
ここでは、絶縁膜３３１と絶縁膜１１４を同じ成膜条件で成膜して、フッ酸に対するエッチングレートが同じになるようにする。原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＯ2 を用いる。また、酸化シリコンの代わりに、原料ガスに、原料ガスはＨ2 ガスで希釈したＳｉＨ4 とＮＯ2 を用いて、窒化酸化シリコン膜、窒化シリコン膜を成膜しても良い。
【０１１６】
次に画素電極２３３とドレイン電極１０８を接続するために、絶縁膜１１４、３３１にコンタクトホール１１４ａ、３３１ａを形成する。フォトレジストマスクを形成し、フッ酸を用いて絶縁膜１１４と３３１をエッチングして、コンタクトホール１１４ａ、３３１ａを形成する。（図２０（Ｂ））
【０１１７】
次に、コンタクトホール１１４ａ、３３１ａの形成に用いたフォトレジストマスクを用いて、ＣＦ4 、Ｏ2 、Ｈｅ2 の混合ガスにより平坦化膜１１２をエッチングして、コンタクトホール１１２ａを形成する。（図２０（Ｃ））
【０１１８】
フォトレジストマスクを除去した後、ＩＴＯ膜を厚さ１２０nmの厚さにスパッタ法で成膜し、パターニングして、画素電極２０２を形成する。以上により、画素マトリクス回路が完成する。（図２０）
【０１１９】
本実施形態は実施形態１以外の実施形態２〜６にも適用できるのはいうまでもなく、保持容量の電極となる透明導電膜を成膜する前に平坦化膜表面に保持容量となる誘電体と同じ絶縁膜を成膜すればよい。
【０１２０】
［実施形態８］ 本実施形態は実施形態５の変形例であり、積層構造は実施形態５と同様であるが、上面パターンを変形した例である。
【０１２１】
図２２は、本実施形態の画素マトリクス回路の上面図を示す。また、図２３は図２２の鎖線Ｚ−Ｚ’に沿った断面図である。図２４〜図２６は作製工程を示す上面図である。図２２では図面が煩雑になるのを避けるために、保護膜など一部構成要素を省略し、積層状態と各部材のパターンが同時に分かるようにした。
【０１２２】
作製工程は実施形態２や５と同様である。ここでは、ガラス基板の代わりに、石英基板を使用した。薄膜トランジスタを特願平９−５５６３３号、特願平９−１６５２１６号、特願平９−２１２４２８号に記載の方法で作製する。即ち半導体層４０１を本出願人がＣＧＳ（Continuous Grain Silicon）と呼ぶ（月刊FPDIntelligence１９９８年７月号 ９８−１０２頁参照）、粒界にほとんど不対結合がない、優れた結晶粒の連続性を有する結晶性シリコンで形成した。
【０１２３】
図２４に示すように、半導体層４０１は図示しないゲート絶縁膜を介してゲート配線４０２と交差している。ここでは、ゲート絶縁膜は半導体層４０１の熱酸化膜と、ＣＶＤ法で成膜された窒化酸化シリコンの２層構造となっている。ゲート配線４０２は陽極酸化物で被覆されたアルミニウムでなる。
【０１２４】
半導体層４０１を屈曲させることにより、トリプルゲート構造の薄膜トランジスタを形成する。ゲート配線４０２を分岐させてマルチゲート構造とすることも可能であるが、本実施形態のようにゲート配線４０２を直線状に、半導体層４０３を屈曲させるすることにより、マスク合わせのアライメントが容易であり、また開口率を高くすることができる。
【０１２５】
次に、ゲート配線４０２を覆って、酸化シリコンでなる層間絶縁膜４０３を形成する。コンタクト部Co4 、Co5 において半導体層４０１に達するコンタクトホールを層間絶縁膜４０３に形成し、ソース配線４０４、ドレイン電極４０５を形成する。（図２４）
【０１２６】
次に、石英基板全面を覆って、ＰＥＣＶＤ法で厚さ３３０nmの窒化シリコン膜を成膜し、パターニングして保護膜４０６を形成する。このパターニングでは、図２５に示すように、窒化シリコン膜はドレイン電極４０５上のコンタクト部Co6だけでなく、画素電極４１３と重なる部分をできるだけ除去した。即ち、透過率を向上させるために、薄膜トランジスタを覆っている部分を除いて、表示部に存在する窒化膜をできるだけ除去した。
【０１２７】
この保護膜４０６の構造を実施形態１〜６に適用することは容易である。
【０１２８】
次に、図２６に示すように、石英基板全面にＢＣＢでなる平坦化膜４０７を形成する。平坦化膜４０７上に厚さ２００nmのチタン膜を成膜し、パターニングして遮光膜４０８を形成する。遮光膜４０８は薄膜トランジスタごと（画素ごと）に分断されて形成されて、ソース配線４０２とドレイン電極４０５の隙間に重なって形成した。この隙間で露出している半導体層４０２と遮光膜４０８が交差するため、半導体層４０２に光が照射されることが防止できる。
【０１２９】
次に、遮光膜４０８を覆って、基板全面にＢＣＢ膜でなる平坦化膜４０９を形成する。平坦化膜４０９に接して、厚さ１１５nmのＩＴＯ膜を透明導電膜４０９として基板全面にスパッタ法で成膜した。そして、図２７に示すように、透明導電膜４１０に平坦化膜４０９に達するコンタクトホール４１０ａを形成する。このコンタクトホール４１０ａは、保護膜４０６に形成されたコンタクトホール４０６ａと同じ位置、同じ大きさに形成されるようにした。
【０１３０】
基板全面に、ＰＥＣＶＤ法で保持容量の誘電体となる絶縁膜４１１を形成する。ここでは絶縁膜４１１として厚さ１５０nmの酸化シリコン膜を形成する。（図２３参照）
【０１３１】
同じフォトレジストマスクを用いて、絶縁膜４１１及び平坦化膜４０７、４０９にコンタクトホールを形成し、コンタクト部Co6においてドレイン電極４０５を露出させる。
【０１３２】
次に、基板全面にアクリル膜をスピンコート法で成膜し、図２２に示すようにパターニングして絶縁膜４１２を形成する。絶縁膜４１２には、コンタクト部Ｃｏ６において、ドレイン電極４０５に達するコンタクトホールが形成されており、またトランジスタごとに分離されており、ほぼドレイン電極４０５を覆っている。
【０１３３】
最後に、スパッタ法でＩＴＯ膜を厚さ１１０nmに成膜し、パターニングして画素電極４１３を形成する。画素電極４１３はコンタクト部Co6においてドレイン電極４０５に接続されている。以上で画素マトリクス回路が完成する。
【０１３４】
上述したように、本出願人がＣＧＳと呼ぶ結晶性シリコンで半導体層４０１を形成したため、同じ石英基板上に画素マトリクス回路と同時に作製されるゲートドライバ回路、及びソースドライバ回路も高性能にすることができ、高周波数のクロック信号を処理することが可能であり、さらにプリチャージ回路も薄膜トランジスタで同じ石英基板上に作製することができた。
【０１３５】
本実施形態の画素構造は、実施形態５だけでなく、他の実施形態に適用できることは明らかである。例えば、実施形態１に適用すると場合には絶縁膜４１２を省略した構成になり、実施形態３に適用する場合には、絶縁膜２３１のパターン形状は絶縁膜４１２と同様とすればよい。また、実施形態４、５に対応する場合には、遮光膜４０８と透明導電膜４１０との積層順序を変更することで、容易に行える。
【０１３６】
［実施形態９］ 本実施形態は実施形態８の変形例であり、絶縁膜４１２のパターンを変形した。
【０１３７】
図２２、図２３に示すように、実施形態８では隣接する画素電極４１３の間には、アクリルでなる絶縁膜４１２と、酸化シリコンでなる絶縁膜４１１が露出する。
【０１３８】
これは画素電極を形成するために除去される部分のＩＴＯ膜の下地が、アクリルと酸化シリコンという材料の異なる膜になっていることを示している。このため、アクリル上と酸化シリコン上とで、ＩＴＯ膜のエッチングレートが大きく異なるという問題点が発生することがあった。
【０１３９】
本実施形態はこの問題点を解消するため、アクリルでなる絶縁膜４１２のパターンを変形し、図２８に示すように、エッチングされる部分のＩＴＯ膜の下地をアクリルでなる絶縁膜５０１に統一した。なお、図２８において、図２２と同じ符号は同じ構成要素を示す。
【０１４０】
このため、絶縁膜４２１はドレイン電極４０５だけでなく、ゲート配線４０２、ソース配線４０４をも覆って形成され、画素マトリクス回路で一体になる。
【０１４１】
また実施形態１、３では、除去される部分のＩＴＯ膜の下地は保持容量の誘電体となる絶縁膜１１３、２３２だけであるので、上記の問題点は解消されている。
【０１４２】
［実施形態１０］
本実施形態は、本発明を電子機器に応用した例である。本実施形態の電子機器は、実施形態１〜９において説明したアクティブマトリクス基板を用いた液晶表示装置を搭載している。この様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図２９に示す。
【０１４３】
図２９（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明を表示装置２００４に適用することができる。
【０１４４】
図２９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示装置２１０２に適用することができる。
【０１４５】
図２９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５等に適用できる。
【０１４６】
図２９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１４７】
図２９（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１４８】
図２９（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５で構成される。本発明は表示装置２５０２、２５０３に適用することができる。
【０１４９】
以上の様に、本発明の適用範囲は極めて広く、液晶表示装置を画面に用いたあらゆる分野の電子機器（半導体装置）に適用することが可能である。
【０１５０】
【発明の効果】
本発明によって、従来の画素電極と透明導電膜を電極対に用いた保持容量において、画素電極と透明導電膜がショートすることを防止できるため、歩留まりが向上され、また信頼性の高い半導体装置を作製することが可能になった。
【図面の簡単な説明】
【図１】 画素マトリクス回路の断面図。（実施形態１）
【図２】 画素マトリクス回路の上面図。（実施形態１）
【図３】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図４】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図５】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態１）
【図６】液晶表示装置の１画素の等価回路。（実施形態１）
【図７】アクティブマトリクス型液晶表示装置の概略の構成図。（実施形態１）
【図８】 画素マトリクス回路の断面図。（実施形態２）
【図９】 画素マトリクス回路の上面図。（実施形態２）
【図１０】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態２）
【図１１】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態２）
【図１２】 画素マトリクス回路の断面図。（実施形態３）
【図１３】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態３）
【図１４】 画素マトリクス回路の続く作製工程を説明するための断面図。（実施形態３）
【図１５】 画素マトリクス回路の断面図。（実施形態４）
【図１６】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態４）
【図１７】 画素マトリクス回路の断面図。（実施形態５）
【図１８】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態５）
【図１９】 画素マトリクス回路の断面図。（実施形態６）
【図２０】 画素マトリクス回路の断面図。（実施形態７）
【図２１】 画素マトリクス回路の作製工程を説明するための断面図。（実施形態７）
【図２２】画素マトリクス回路の上面図。（実施形態８）
【図２３】 図２２の鎖線Ｚ−Ｚ’に沿った断面図。（実施形態８）
【図２４】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２５】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２６】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２７】画素マトリクス回路の作製工程を説明するための断面図。（実施形態８）
【図２８】 画素マトリクス回路の上面図。（実施形態９）
【図２９】 電子機器の一例を示す図。
【図３０】 従来の画素マトリクス回路の断面図。
Claims (15)
- 薄膜トランジスタと、
前記薄膜トランジスタ上に形成された保護膜と、
前記保護膜上に形成された樹脂膜と、
前記樹脂膜上に形成された透明導電膜と、
前記透明導電膜上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜上に形成された画素電極とを有し、
前記保護膜、前記樹脂膜、前記透明導電膜、前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ重なる領域に開口部を有し、
前記第１の絶縁膜は、前記開口部における前記透明導電膜の側部を覆い、かつ前記樹脂膜に接しており、
前記第２の絶縁膜は、前記開口部の周辺部を含む領域に選択的に設けられており、
前記開口部における前記樹脂膜の側部並びに前記第１の絶縁膜の側部及び上面の一部は、前記第２の絶縁膜に覆われており、
前記画素電極は、前記保護膜、前記樹脂膜、前記透明導電膜、前記第１の絶縁膜及び前記第２の絶縁膜に形成された前記開口部を介して前記薄膜トランジスタと電気的に接続されていることを特徴とする半導体装置。 - 請求項１において、前記第２の絶縁膜はベンゾシクロブテン、アクリル又はポリイミドであることを特徴とする半導体装置。
- 薄膜トランジスタと、
前記薄膜トランジスタ上に形成された保護膜と、
前記保護膜上に形成された樹脂膜と、
前記樹脂膜上に形成された透明導電膜と、
前記透明導電膜上に形成された第２の絶縁膜と、
前記透明導電膜及び前記第２の絶縁膜上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された画素電極と、を有し、
前記保護膜、前記樹脂膜、前記透明導電膜、前記第１の絶縁膜及び前記第２の絶縁膜は、それぞれ重なる領域に開口部を有し、
前記第２の絶縁膜は、前記開口部の周辺部を含む領域に選択的に設けられており、
前記第２の絶縁膜は、前記開口部における前記透明導電膜の側部及び上部の一部を覆い、かつ前記樹脂膜に接しており、
前記画素電極は、前記保護膜、前記樹脂膜、前記透明導電膜、前記第１の絶縁膜及び前記第２の絶縁膜に形成された前記開口部を介して前記薄膜トランジスタと電気的に接続されていることを特徴とする半導体装置。 - 請求項３において、前記第２の絶縁膜は化学気相法で成膜された膜であることを特徴とする半導体装置。
- 請求項３又は４において、前記第２の絶縁膜は酸化シリコンであることを特徴とする半導体装置。
- 請求項１乃至請求項５のいずれか一において、前記第１の絶縁膜は化学気相法で成膜された膜であることを特徴とする半導体装置。
- 請求項１乃至請求項６のいずれか一において、前記樹脂膜はベンゾシクロブテン、アクリル又はポリイミドであることを特徴とする半導体装置。
- 請求項１乃至請求項７のいずれか一において、前記保護膜は窒化シリコンであることを特徴とする半導体装置。
- 請求項１乃至請求項８のいずれか一において、前記樹脂膜と前記透明導電膜の間に第３の絶縁膜を有することを特徴とする半導体装置。
- 請求項１乃至請求項９のいずれか一において、前記薄膜トランジスタの半導体層と重なる遮光膜を有することを特徴とする半導体装置。
- 請求項１乃至請求項９のいずれか一に記載の半導体装置は、アクティブマトリクス型液晶表示装置であることを特徴とする半導体装置。
- 請求項１乃至請求項９のいずれか一に記載の半導体装置は、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型表示装置、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末であることを特徴とする半導体装置。
- 請求項１乃至請求項９に記載の半導体装置と、操作スイッチとを有することを特徴とする電子書籍。
- 薄膜トランジスタを形成し、
前記薄膜トランジスタ上に保護膜を形成し、
前記薄膜トランジスタに電気的に接続されるドレイン電極の一部を露出するように前記保護膜に第１の開口部を形成し、
前記第１の開口部が形成された前記保護膜上に樹脂膜を形成し、
前記樹脂膜上に透明導電膜を形成し、
前記透明導電膜の前記第１の開口部と重なる領域に第２の開口部を形成し、
前記第２の開口部が形成された前記透明導電膜上に第１の絶縁膜を形成し、
前記透明導電膜の端部を覆い、かつ、前記第１の開口部及び前記第２の開口部と重なる前記第１の絶縁膜に第３の開口部を形成し、
前記樹脂膜をエッチングして、前記第１の開口部及び前記第２の開口部の内側でかつ前記第１の開口部乃至前記第３の開口部と重なる領域に第４の開口部を形成し、
前記第１の開口部乃至前記第４の開口部内及び前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第３の開口部と前記第４の開口部の側部及び前記第１の絶縁膜の一部を覆う部分を残すように前記第２の絶縁膜を選択的にエッチングし、
選択的にエッチングされた前記第２の絶縁膜と前記第１の絶縁膜上に、前記第１の開口部乃至前記第４の開口部を介して前記ドレイン電極と電気的に接続される画素電極を形成することを特徴とする半導体装置の作製方法。 - 薄膜トランジスタを形成し、
前記薄膜トランジスタ上に保護膜を形成し、
前記薄膜トランジスタに電気的に接続されるドレイン電極の一部を露出するように前記保護膜に第１の開口部を形成し、
前記第１の開口部が形成された前記保護膜上に樹脂膜を形成し、
前記樹脂膜上に透明導電膜を形成し、
前記透明導電膜の前記第１の開口部と重なる領域に第２の開口部を形成し、
前記第２の開口部内の前記樹脂膜上及び前記透明導電膜の端部を覆う第１の絶縁膜を形成し、
前記第１の絶縁膜及び前記透明導電膜上に第２の絶縁膜を形成し、
前記樹脂膜、前記第１の絶縁膜、及び前記第２の絶縁膜をエッチングして、前記第１の開口部及び前記第２の開口部の内側でかつ前記第１の開口部及び前記第２の開口部と重なる領域に第３の開口部を形成し、
前記第２の絶縁膜上に前記第１の開口部乃至前記第３の開口部を介して前記ドレイン電極と電気的に接続される画素電極を形成することを特徴とする半導体装置の作製方法。
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