KR20080056811A - 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 패널 - Google Patents

박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 패널 Download PDF

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KR20080056811A
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Abstract

본 발명은 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는 액정 표시 패널에 관한 것이다.
본 발명에 의하면, 게이트 라인과 공통 전극 라인이 동시에 형성되고, 게이트 절연막을 통해 형성된 콘택홀을 통해 공통 전극 라인과 연결되는 공통 전극이 형성되는 PLS 모드(Plane to Line Switching Mode)의 액정 표시 패널에서 공통 전극 상부에 형성되는 보호막을 SiHx 가스의 유입량 및 증착률을 다르게 하여 저증착률, 고증착률 및 저증착률의 다단계로 형성함으로써 보호막의 하부 및 상부에 형성되는 공통 전극 및 화소 전극에서 In2O3이 In으로 환원되는 것을 억제함으로써 PLS 모드에서의 헤이즈 및 잔상 현상을 방지할 수 있다.
PLS 모드, 보호막, 다단계, 헤이즈, 잔상

Description

박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는 액정 표시 패널{Thin film transistor substrate, method of manufacturing the same and liquid crystal display panel having the same}
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도.
도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(e)는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태로 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 구비하는 액정 표시 패널의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 200 : 컬러 필터 기판
300 : 액정 110 : 게이트 전극
120 : 공통 전극 라인 130 : 게이트 절연막
160 : 공통 전극 171 : 소오스 전극
173 : 드레인 전극 180 : 보호막
190 : 화소 전극
본 발명은 액정 표시 장치(Liquid Crystal Display; LCD)에 관한 것으로, 특히 PLS(Plane to line switching) 모드의 액정 표시 패널에서 헤이즈(haze) 및 잔상 등을 개선할 수 있는 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는 액정 표시 패널에 관한 것이다.
액정 표시 패널의 시야각을 개선하기 위해 예를 들면, IPS(In-Plane Switching) 모드, FFS(Fringe-Field Switching) 모드 또는 PVA(Patterned Vertical Alignment) 모드 등과 같은 광 시야각 기술들이 개발되었다.
그러나, 이러한 광 시야각 기술들의 문제점은 전극의 래터럴 필드(Lateral Field)를 이용하는 모드의 특성으로 인하여, 전극의 상부에는 필드의 왜곡 등이 발생할 수 있어서, 실질적으로 백라이트의 투과에 기여하는 영역이 제한받을 수 밖에 없는 문제점이 있다.
이에, 최근 전극의 데드 스페이스(Dead Space)를 개구부로 활용할 수 있는 PLS 모드(Plane to Line Switching Mode)가 연구 개발되고 있다. PLS 모드는 투과 부에서 주로 기판에 사선인 전계에 의해 액정의 트위스트(twist) 및 틸트(tilt) 차이에 의해 발생되는 복굴절 현상을 이용한다는 점에서 기판에 평행한 전계에 의한 액정층의 트위스트 차이를 이용하는 IPS 모드와 구별된다.
이러한 PLS 모드는 박막 트랜지스터 기판 상에 공통 전극 라인과 화소 전극을 형성하고, 두 전극에 전압을 인가할 때 발생하는 전기장에 의해 액정 분자들의 배열을 제어하는 방식이다. PLS 모드는 기존 IPS 모드를 기반으로 추가적인 공통 전극을 통하여 전극 상의 데드 스페이스를 제거할 수 있다는 장점이 있다.
그러나, 종래의 PLS 모드의 액정 표시 패널의 경우 헤이즈(Haze) 또는 잔상 현상이 발생된다. 이는 ITO(Indium Tin Oxide) 등으로 형성된 공통 전극 라인 상부에 실리콘 질화막등의 보호막이 형성될 때 ITO가 인듐(In)으로 환원되기 때문이다.
본 발명의 목적은 헤이즈 또는 잔상 현상 등을 방지할 수 있는 IPS 모드의 액정 표시 패널을 제공하는데 있다.
본 발명의 다른 목적은 공통 전극 라인 상부에 형성되는 보호막을 증착률을 달리하여 다단계로 형성하여 보호막을 형성할 때 분해되는 수소(H) 라디컬(radical)를 억제함으로써 IPS 모드의 액정 표시 패널에서 헤이즈 또는 잔상 현상 등을 방지할 수 있는 박막 트랜지스터, 그 제조 방법 및 이를 구비하는 액정 표시 패널을 제공하는데 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 기판 상에 일 방향으로 연장되어 형성된 게이트 라인; 상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인; 상기 게이트 라인과 상기 공통 전압 라인 상부에 형성되며, 상기 공통 전압 라인의 일부를 노출시키는 제 1 콘택홀이 형성된 게이트 절연막; 상기 게이트 절연막 상부에 형성되며, 상기 제 1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극; 상기 게이트 절연막 상부에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인; 상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소오스 전극 및 드레인 전극을 포함한 박막 트랜지스터; 상기 박막 트랜지스터와 상기 공통 전극 상부에 증착률이 다른 다단계로 형성되며, 상기 드레인 전극의 일부를 노출시키는 제 2 콘택홀이 형성된 보호막; 및 상기 제 2 콘택홀을 통해 박막 트랜지스터와 연결된 화소 전극을 포함한다.
상기 공통 전극은 면 형태로 형성되며, 상기 공통 전극은 상기 게이트 라인과 상기 데이터 라인의 교차 영역 내에 형성된다.
상기 화소 전극은 라인 형태로 형성된 복수의 화소 전극 패턴을 포함하고, 상기 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성되되, 각 화소 전극 패턴의 일 단은 서로 연결된다.
상기 각 화소 전극 패턴은 상기 데이터 라인과 평행한 방향으로 연장되어 형성된다..
상기 공통 전극 및 상기 화소 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 형성된다.
상기 보호막은 하부 및 상부의 일부가 나머지 부분보다 낮은 증착률로 형성되고, 상기 보호막의 하부 및 상부의 일부는 상기 보호막 전체 두께의 10 내지 15%의 두께 비율로 형성하고, 나머지는 70 내지 80%의 두께 비율로 형성한다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상부에 일 방향으로 연장되며, 게이트 전극을 포함한 게이트 라인과 상기 게이트 라인과 소정 간격 이격된 공통 전압 라인을 형성하는 단계; 상기 게이트 라인과 공통 전압 라인 상에 게이트 절연막, 활성층 및 오믹 접촉층을 순차적으로 형성한 후, 박막 트랜지스터의 활성 영역을 형성하는 단계; 상기 게이트 절연막 상에 상기 공통 전압 라인의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통하여 상기 공통 전압 라인과 연결되는 공통 전극을 형성하는 단계; 상기 게이트 라인과 교차하는 방향으로 연장되며, 소오스 전극 및 드레인 전극을 포함하는 데이터 라인을 형성하는 단계; 상기 데이터 라인과 상기 공통 전압 라인 상부에 증착률이 다른 다단계로 보호막을 형성하는 단계; 상기 보호막 상에 상기 드레인 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 제 2 콘택홀을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 보호막은 SiHx 가스의 유입량 및 증착 속도를 조절하여 하부 및 상부의 일부가 나머지 부분보다 낮은 증착률로 형성되고, 상기 보호막의 하부 및 상부의 일부는 상기 보호막 전체 두께의 10 내지 15%의 두께 비율로 형성하고, 나머지는 70 내지 80%의 두께 비율로 형성한다.
본 발명의 일 실시 예에 따른 액정 표시 패널은 제 1 기판 상부에 일 방향으로 연장되어 형성된 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인과, 게이트 절연막을 통해 상기 공통 전압 라인과 연결되는 공통 전극과, 상기 게이트 라인과 교차하는 방향으로 연장 형성된 데이터 라인과, 전체 상부에 증착률이 다른 다단계로 형성된 보호막과, 상기 보호막 상부에 형성된 화소 전극을 포함하는 박막 트랜지스터 기판; 상기 박막 트랜지스터 기판과 대향되어 배치되며, 제 2 기판 상부에 형성된 블랙 매트릭스; 상기 제 2 기판과 블랙 매트릭스 상에 형성된 다수의 컬러 필터; 및 상기 다수의 컬러 필터 상에 형성된 오버 코트막을 포함하는 컬러 필터 기판; 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 주입된 액정을 포함한다.
상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이의 셀 갭을 유지하기 위한 스페이서를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 IPS 모드의 액정 표시 패널에 적용되는 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상 태의 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판(100)은 투명 절연성 기판(101) 상에 일 방향으로 연장되어 형성되며 게이트 전극(110)을 포함하는 게이트 라인(GL), 기판(100) 상에 게이트 라인(GL)과 소정 간격 이격되어 형성된 공통 전압 라인(120), 게이트 라인(GL)과 공통 전압 라인(120) 상에 형성되며 공통 전압 라인(120)의 일부를 노출시키는 제 1 콘택홀(150)이 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되며 제 1 콘택홀(150)을 통하여 공통 전압 라인(120)과 연결되는 공통 전극(160), 게이트 절연막(130) 상에 게이트 라인(GL)과 교차하는 방향으로 연장되어 형성되며 소오스 전극(171)과 드레인 전극(173)을 포함하는 데이터 라인(DL), 게이트 라인(GL)과 데이터 라인(DL)의 교차 영역에 형성되며 게이트 라인(GL) 및 데이터 라인(DL)과 연결되고 게이트 전극(110), 소오스 전극(171) 및 드레인 전극(173)을 포함하는 박막 트랜지스터, 박막 트랜지스터와 공통 전극(160) 상에 형성되며 드레인 전극(173)의 일부를 노출시키는 제 2 콘택홀(185)이 형성된 보호막(180), 보호막(180) 상에 형성되며 제 2 콘택홀(185)을 통하여 박막 트랜지스터의 드레인 전극(173)과 연결되는 화소 전극(190)을 포함한다.
게이트 라인(GL)은 기판(101) 상에 가로 방향으로 연장되어 형성되며, 게이트 라인(GL)로부터 일부가 돌출되어 게이트 전극(110)을 이룬다.
공통 전압 라인(120)은 게이트 라인(GL)들 사이에 게이트 라인(GL) 형성시 형성되며, 본 실시예의 경우 게이트 라인과 마찬가지로 가로 방향으로 연장되어 형성되지만, 공통 전압 라인(120)의 형태 및 위치는 이에 한정되는 것이 아니며, 다 양하게 변형될 수 있다.
게이트 라인(GL)과 공통 전압 라인(120) 상에는 게이트 절연막(130)이 형성되며, 게이트 전극(110) 상부에 게이트 절연막(130)을 사이에 두고 활성층(141) 및 오믹 콘택층(143)이 형성되어 활성 영역(140)이 형성된다. 또한, 게이트 절연막(130)에는 공통 전압 라인(120)의 일부를 노출시키는 제 1 콘택홀(150)이 형성된다.
활성 영역(140) 이외의 기판(101) 상에 공통 전극(160)이 형성되는데, 공통 전극(160)은 제 1 콘택홀(150)을 통해 공통 전극 라인(120)과 연결되도록 형성되며, 면 형태로 형성된다. 또한, 공통 전극(160)은 본 실시예의 경우와 같이, 게이트 라인(GL)과 데이터 라인(DL)의 교차 영역 내에 형성될 수 있다.
데이터 라인(DL)은 게이트 절연막(130)상에 세로 방향으로 형성되며, 데이터 라인(DL)으로부터 일부가 돌출되어 소오스 전극(171)이 형성되고, 소오스 전극(171)과 소정 간격 이격되어 드레인 전극(173)이 형성된다.
박막 트랜지스터는 게이트 라인(GL)에 접속된 게이트 전극(110)과, 데이터 라인(DL)에 접속된 소오스 전극(171)과, 화소 전극(190)에 접속된 드레인 전극(173)과, 게이트 전극(110)과 소스 전극(171) 및 드레인 전극(173) 사이에 순차적으로 형성된 게이트 절연막(130) 및 활성층(141)과, 활성층(141)의 적어도 일부 영역에 형성된 오믹 콘택층(143)을 포함한다. 이때, 오믹 콘택층(143)은 채널부를 제외한 활성층(141) 상에 형성될 수 있다.
박막 트랜지스터와 공통 전극(160) 상에는 보호막(180)이 형성된다. 보호 막(180)은 산화 실리콘 또는 질화 실리콘을 이용하여 형성하며, 원료 가스인 SiHx 가스의 유입량과 증착 속도를 조절하여 다단계에 걸쳐 형성된다. 예를들어 하부 및 상부의 소정 두께는 각각 저증착률로 형성되고 그 사이는 고증착률로 형성되는 저증착률, 고증착률 및 저증착률의 3단계에 걸쳐 형성된다. SiHx 가스의 유입량을 줄이고 증착 속도를 느리게 하면 저증착률로 증착되고, SiHx 가스의 유입량을 늘리고 증착 속도를 빠르게 하면 고증착률로 증착된다. 이때, 보호막(180)은 저증착률, 고증착률 및 저증착률로 증착되는 두께가 전체 두께 대비 각각 10∼15%, 70∼80% 및 10∼15%의 두께로 형성된다. 예를들어 보호막(180)이 4000Å의 두께로 형성된다면 저증착률로 형성되는 하부 및 상부는 각각 400∼600Å의 두께로 형성되고, 그 사이는 2800∼3200Å의 두께로 형성된다. 또한, 보호막(180)에는 드레인 전극(173)의 일부를 노출시키는 제 2 콘택홀(185)이 형성되고, 보호막(180) 상에는 화소 전극(190)이 형성된다.
화소 전극(190)은 소정 형태 예를 들면, 라인 형태로 형성된 복수의 화소 전극 패턴(191 내지 195)을 포함하여 구성된다. 이때, 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성된다. 본 실시예의 경우, 각 화소 전극 패턴의 일 단은 서로 연결되며, 타 단은 연결되지 않도록 형성되고, 데이터 라인(DL)과 평행한 방향으로 연장되어 형성된다. 그러나, 이러한 화소 전극 패턴의 형태 및 배치는 이에 제한되는 것은 아니며, 다양하게 변형될 수 있다.
공통 전극(160) 및 화소 전극(190)은 투명 도전성 재료 예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 도 3(a) 내지 도 3(e)를 이용하여 설명하면 다음과 같다.
도 3(a) 내지 도 3(e)는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태로 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 투명 절연성 기판(101) 상부에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제 1 도전층을 형성한다. 이때, 제 1 도전층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하며, 이러한 제 1 도전층은 다층막으로 형성할 수도 있다. 이후, 제 1 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 1 도전층을 식각하여 게이트 전극(110)을 포함한 게이트 라인(GL) 및 공통 전압 라인(120)을 형성한다.
도 3(b)를 참조하면, 게이트 전극(110)을 포함한 게이트 라인(GL) 및 공통 전압 라인(120)이 형성된 기판(101) 상부에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 이용하여 형성한다. 게이트 절연막(130) 상부에 상기한 증착 방법을 이용하여 제 1 반도체층 및 제 2 반도체층을 형성한다. 제 1 반도체층으로는 비정질 실리콘층을 이용하고, 제 2 반도체층으로는 도핑된 비정질 실리콘층을 이용한다. 이후, 제 2 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 1 반도체층 및 제 2 반도체층의 소정 영역을 식각하여 활성층(141) 및 오믹 콘택층(143)을 형성한다. 이때, 활성층(141) 및 오믹 콘택층(143)은 게이트 전극(110) 상부에서 소정 영역 중첩되면서 게이트 전극(110) 상부의 게이트 절연막(130)이 일부 노출되도록 식각된다. 이에 따라 게이트 전극(110) 상부에 활성 영역(140)이 형성된다. 그리고, 제 3 마스크(미도시)를 이용한 사진 및 식각 공정으로 게이트 절연막(130)의 소정 영역을 식각하여 제 1 콘택홀(150)을 형성한다. 이때, 제 1 콘택홀(150)은 공통 전압 라인(120)의 일부를 노출시키도록 형성한다.
도 3(c)를 참조하면, 박막 트랜지스터의 활성 영역(140)과 제 1 콘택홀(150)이 형성된 기판(101) 상부에 제 2 도전층을 형성한다. 제 2 도전층은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전성 물질을 CVD법, PVD법 또는 스퍼터링법 등의 방법을 이용하여 형성한다. 제 4 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 2 도전층을 패터닝하여 공통 전극(160)을 형성한다. 공통 전극(160)은 제 1 콘택홀(150)을 통해 공통 전극 라인(120)과 연결되며, 박막 트랜지스터의 활성 영역(140)이 형성된 영역을 제외한 소정 영역에 판 형상으로 형성된다. 그리고, 전체 구조 상부에 제 3 도전층을 형성하는데, 제 3 도전층은 Mo, Al, Cr, Ti 중 적어도 하나를 사용할 수 있으며, 제 1 도전층과 동일한 물질을 이용할 수 있다. 이후 제 5 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝한다. 이에 의해 게이트 라인(GL)과 교차하는 방향으로 연장된 복수의 데이터 라인(DL)과 이로부터 돌출되어 형성된 소오스 전극(171)과 소오스 전 극(171)과 소정 간격 이격된 드레인 전극(173)이 형성된다. 소오스 전극(171) 및 드레인 전극(173)은 게이트 전극(110) 및 활성 영역(140)과 일부 중첩되어 형성된다.
도 3(d)를 참조하면, 박막 트랜지스터, 데이터 라인(DL) 및 공통 전극(160)이 형성된 기판(101) 상부에 보호막(180)을 형성한다. 보호막(180)은 산화 실리콘 또는 질화 실리콘을 이용하여 다단계 증착 공정에 의해 형성되는데, 예를들어 저증착률, 고증착률 및 저증착률의 3단계에 걸쳐 형성되며, 보호막(180)의 전체 두께 대비 10∼15%, 70∼80% 및 10∼15%의 두께로 형성된다. 예를들어 보호막(180)이 4000Å의 두께로 형성된다면 저증착률, 고증착률 및 저증착률의 3단계에 걸쳐 각각 400∼600Å, 2800∼3200Å 및 400∼600Å의 두께로 형성된다. 저증착률로 형성되는 보호막(180)은 SiHx 가스의 유입량을 적게하면서 증착 속도를 느리게 하여 형성하며, 고증착률로 형성되는 보호막(180)은 SiHx 가스의 유입량을 크게 하면서 증착 속도를 빠르게 하여 형성한다. 이렇게 보호막(180)의 일부, 즉 하부 구조물 및 상부 구조물이 접촉되는 부분을 SiHx 가스의 유입량을 적게하면서 증착 속도를 느리게 하여 형성할 경우 보호막(180)의 분해시 수소(H) 래디컬의 생성이 억제되어 공통 전극(160) 및 이후 형성되는 화소 전극(190)에서 In2O3이 In으로 환원되는 것을 억제하여 헤이즈 현상이 발생되지 않게 된다. 그리고, 제 6 마스크(미도시)를 이용한 사진 및 식각 공정으로 보호막(180)의 소정 영역을 식각하여 드레인 전극(173)의 일부를 노출시키는 제 2 콘택홀(185)을 형성한다.
도 3(e)를 참조하면, 보호막(180) 상부에 제 4 도전층을 형성한 후 제 7 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 4 도전층을 패터닝하여 화소 전극 패턴(191 내지 195)으로 이루어진 화소 전극(190)을 형성한다. 이때, 제 4 도전층은 ITO나 IZO를 포함하는 투명 도전성 재료를 사용하는 것이 바람직하다.
본 발명의 경우 7 마스크 공정을 예로서 설명하고 있으나, 본 발명에 따른 박막 트랜지스터 기판의 제조 공정이 7 마스크 공정으로 제한되는 것은 아니며, 다양하게 변형될 수 있다. 한편, 상기 실시 예에서는 공통 전극을 먼저 형성한 후 데이터 라인을 형성하였으나, 데이터 라인을 먼저 형성한 후 공통 전극을 형성할 수도 있다.
상기와 같이 보호막을 다단계로 형성한 박막 트랜지스터와 보호막을 단일 단계로 형성한 박막 트랜지스터의 특성을 [표 1]에 비교하였다.
보호막 증착방법 C/R 블랙 화이트 투과율
단일층(종래예) 1992 0.331 658.7 66.6%
다단계(실시예) 12089 0.073 882.5 88.2%
상기 [표 1]은 보호막이 단일층 및 다단계로 증착된 기판의 하면 및 상면에 편광판(polarizer)을 교차(cross) 및 동일 방향(parallel)으로 배치한 후 콘트라스트 비(Contrast Ratio; C/R) 및 투과율을 측정한 것이다. 즉, C/R 값을 측정하기 위해서는 단일층으로 보호막이 형성된 제 1 기판과 다단계로 보호막이 형성된 제 2 기판에 블랙 상태 및 화이트 상태의 휘도값을 각각 측정하고, 화이트 상태의 휘도값을 블랙 상태의 휘도값으로 나눈다. 여기서, 블랙 상태의 휘도값을 측정하기 위해서는 제 1 및 제 2 기판의 하면에 투과축이 세로 방향인 편광판을 배치하고 제 1 및 제 2 기판의 상면에 투과축이 가로 방향인 편광판을 배치한다. 즉, 편광판을 교차 배치한 후 휘도값을 측정한다. 또한, 화이트 상태의 휘도값을 측정하기 위해서는 제 1 및 제 2 기판의 하면에 투과축이 세로 방향인 편광판을 배치하고 제 1 및 제 2 기판의 상면에 투과축이 세로 방향인 편광판을 배치한다. 즉, 편광판을 동일 방향으로 배치한 후 휘도값을 측정한다. 상기한 바와 같이 C/R은 단일층으로 보호막이 형성된 경우에 비해 다단계로 보호막이 형성된 경우 약 6배 이상 C/R이 증가함을 알 수 있다.
또한, 단일층으로 형성된 보호막과 다단계로 형성된 보호막의 투과율은 약 30% 정도 차이나는 것으로 관찰된다. 이는 저증착률로 증착된 보호막의 우수한 막질로 인해 단일층으로 형성된 보호막에 비해 공통 전극과 보호막의 계면에서의 결함 수가 감소되기 때문이며, 이로 인해 PLS 모드에서의 전기장(electric field) 형성시 전자 또는 홀의 트랩 현상이 줄어듦으로 인해 화이트에서 전기장의 변동이 없기 때문이다. 즉, PLS 모드에서 인가되는 전기장의 변화가 적기 때문에 잔상 측면에서 매우 효과적이다.
도 4는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 구비하는 액정 표시 패널의 개략 단면도이다.
도 4를 참조하면, 액정 표시 패널은 박막 트랜지스터 기판(100)과, 박막 트랜지스터 기판(100)과 대향되어 배치되는 컬러 필터 기판(200)과, 양 기판의 셀 갭을 유지하기 위한 스페이서(240) 및 양 기판 사이에 주입된 액정(300)을 포함한다. 이때, 컬러 필터 기판(200)은 투명성 절연 기판(201), 기판(201) 상에 형성된 블랙 매트릭스(210), 블랙 매트릭스(210)가 형성된 기판(201) 상에 형성된 다수의 컬러 필터(220) 및 다수의 컬러 필터(220) 상에 형성된 오버 코트막(230)을 포함한다.
상술한 바와 같이 본 발명에 의하면 보호막을 SiHx 가스의 유입량 및 증착률을 다르게 하여 저증착률, 고증착률 및 저증착률의 다단계로 형성함으로써 보호막의 하부 및 상부에 형성되는 공통 전극 및 화소 전극에서 In2O3이 In으로 환원되는 것을 억제하고, 보호막과 공통 전극 및 화소 전극 사이의 계면에서의 결함을 감소시켜 PLS 모드에서의 헤이즈 및 잔상 현상을 방지할 수 있다.

Claims (15)

  1. 기판 상에 일 방향으로 연장되어 형성된 게이트 라인;
    상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인;
    상기 게이트 라인과 상기 공통 전압 라인 상부에 형성되며, 상기 공통 전압 라인의 일부를 노출시키는 제 1 콘택홀이 형성된 게이트 절연막;
    상기 게이트 절연막 상부에 형성되며, 상기 제 1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극;
    상기 게이트 절연막 상부에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인;
    상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소오스 전극 및 드레인 전극을 포함한 박막 트랜지스터;
    상기 박막 트랜지스터와 상기 공통 전극 상부에 증착률이 다른 다단계로 형성되며, 상기 드레인 전극의 일부를 노출시키는 제 2 콘택홀이 형성된 보호막; 및
    상기 제 2 콘택홀을 통해 박막 트랜지스터와 연결된 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서, 상기 공통 전극은 면 형태로 형성되는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서, 상기 공통 전극은 상기 게이트 라인과 상기 데이터 라인의 교차 영역 내에 형성되는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서, 상기 화소 전극은 라인 형태로 형성된 복수의 화소 전극 패턴을 포함하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서, 상기 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성되는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서, 상기 각 화소 전극 패턴의 일 단은 서로 연결되는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서, 상기 각 화소 전극 패턴은 상기 데이터 라인과 평행한 방 향으로 연장되어 형성되는 박막 트랜지스터 기판.
  8. 제 1 항에 있어서, 상기 공통 전극 및 상기 화소 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 형성되는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서, 상기 보호막은 하부 및 상부의 일부가 나머지 부분보다 낮은 증착률로 형성되는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서, 상기 보호막의 하부 및 상부의 일부는 상기 보호막 전체 두께의 10 내지 15%의 두께 비율로 형성하고, 나머지는 70 내지 80%의 두께 비율로 형성하는 박막 트랜지스터 기판.
  11. 기판 상부에 일 방향으로 연장되며, 게이트 전극을 포함한 게이트 라인과 상기 게이트 라인과 소정 간격 이격된 공통 전압 라인을 형성하는 단계;
    상기 게이트 라인과 공통 전압 라인 상에 게이트 절연막, 활성층 및 오믹 접촉층을 순차적으로 형성한 후, 박막 트랜지스터의 활성 영역을 형성하는 단계;
    상기 게이트 절연막 상에 상기 공통 전압 라인의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 통하여 상기 공통 전압 라인과 연결되는 공통 전극을 형성하는 단계;
    상기 게이트 라인과 교차하는 방향으로 연장되며, 소오스 전극 및 드레인 전극을 포함하는 데이터 라인을 형성하는 단계;
    상기 데이터 라인과 상기 공통 전압 라인 상부에 증착률이 다른 다단계로 보호막을 형성하는 단계;
    상기 보호막 상에 상기 드레인 전극의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 2 콘택홀을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제 11 항에 있어서, 상기 보호막은 SiHx 가스의 유입량 및 증착 속도를 조절하여 상기 보호막의 하부 및 상부의 일부를 나머지 부분보다 낮은 증착률로 형성하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 12 항에 있어서, 상기 보호막의 하부 및 상부의 일부는 상기 보호막 전체 두께의 10 내지 15%의 두께 비율로 형성하고, 나머지는 70 내지 80%의 두께 비율로 형성하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 1 기판 상부에 일 방향으로 연장되어 형성된 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인과, 게이트 절연막을 통해 상기 공통 전압 라인과 연결되는 공통 전극과, 상기 게이트 라인과 교차하는 방향으로 연장 형성된 데이터 라인과, 전체 상부에 증착률이 다른 다단계로 형성된 보호막과, 상기 보호막 상부에 형성된 화소 전극을 포함하는 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판과 대향되어 배치되며, 제 2 기판 상부에 형성된 블랙 매트릭스; 상기 제 2 기판과 블랙 매트릭스 상에 형성된 다수의 컬러 필터; 및 상기 다수의 컬러 필터 상에 형성된 오버 코트막을 포함하는 컬러 필터 기판; 및
    상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 주입된 액정을 포함하는 액정 표시 패널.
  15. 제 14 항에 있어서, 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이의 셀 갭을 유지하기 위한 스페이서를 더 포함하는 액정 표시 패널.
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