KR20140118414A

KR20140118414A - 액정표시장치 및 이의 제조방법

Info

Publication number: KR20140118414A
Application number: KR1020130034264A
Authority: KR
Inventors: 원상혁; 방정호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-03-29
Filing date: 2013-03-29
Publication date: 2014-10-08
Also published as: KR101971991B1

Abstract

본 발명은 액정표시장치 및 이의 제조방법을 개시한다. 개시된 본 발명의 액정표시장치는, 표시 영역과 패드 영역으로 구획된 기판; 상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치된 박막 트랜지스터; 상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막; 상기 화소 영역의 유기막 상에 배치된 공통 전극; 상기 공통 전극과 유기막 상에 형성된 제2 보호막; 및 상기 제2 보호막 상에 상기 공통 전극과 중첩되도록 배치된 화소 전극을 포함하고, 상기 화소 전극은 절연층으로 형성된 제1 패턴과 금속막으로 형성된 제2 패턴이 적층된 구조인 것을 특징으로 한다.
본 발명의 액정표시장치 및 이의 제조방법은, 화소 전극과 공통 전극이 형성되는 제1 보호막 상에 식각율이 빠른 제2 보호막을 형성하여, 미세 폭을 갖는 화소 전극과 공통 전극을 제조할 수 있는 효과가 있다.

Description

액정표시장치 및 이의 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 액정표시장치 및 이의 제조방법에 관한 것이다.

통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.

최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.

이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.

특히, 횡전계 방식 액정표시장치는 화소 전극과 공통 전극이 동일 기판 상에 형성되기 때문에 화소 영역의 개구율을 개선하기 위해서는 미세 전극 폭을 갖도록 하는 것이 바람직하다.

하지만, 현재 노광 장비로는 3㎛ 이하의 전극 폭을 갖도록 하기 어려운 문제가 있다. 이를 보완하기 위해, 식각 시간을 증가시키면 식각율은 증가되지 않고, 불균일한 전극 패턴이 형성되는 문제가 발생한다.

본 발명은, 화소 전극과 공통 전극이 형성되는 보호막 상에 식각율이 빠른 절연층(보호막)을 추가로 형성하여, 미세 폭을 갖는 화소 전극과 공통 전극을 제조할 수 있는 액정표시장치 및 이의 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은, 화소 영역에 형성되는 화소 전극과 공통 전극의 전극 폭을 3㎛ 이하로 형성하여, 화소 개구율을 개선한 액정표시장치 및 이의 제조방법을 제공하는데 다른 목적이 있다.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 액정표시장치는, 표시 영역과 패드 영역으로 구획된 기판; 상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치된 박막 트랜지스터; 상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막; 상기 화소 영역의 유기막 상에 배치된 공통 전극; 상기 공통 전극과 유기막 상에 형성된 제2 보호막; 및 상기 제2 보호막 상에 상기 공통 전극과 중첩되도록 배치된 화소 전극을 포함하고, 상기 화소 전극은 절연층으로 형성된 제1 패턴과 금속막으로 형성된 제2 패턴이 적층된 구조인 것을 특징으로 한다.

또한, 본 발명의 액정표시장치는, 표시 영역과 패드 영역으로 구획된 기판; 상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치된 박막 트랜지스터; 상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막; 상기 유기막 상에 형성된 제2 보호막; 및 상기 제2 보호막 상에 교대로 배치된 화소 전극과 공통 전극을 포함하고, 상기 화소 전극과 공통 전극은 절연층으로 형성된 제1 패턴과 금속막으로 형성된 제2 패턴이 적층된 구조로 형성된 것을 특징으로 한다.

또한, 본 발명의 액정표시장치 제조방법은, 표시 영역과 패드 영역으로 구획된 기판을 제공하는 단계; 상기 기판 상에 게이트 전극, 게이트 절연막, 채널층 및 소스/드레인 전극으로 구성된 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터가 형성된 기판 상에 유기막을 형성하는 단계; 상기 표시 영역의 화소 영역과 대응되는 유기막 상에 공통전극을 형성하는 단계; 상기 공통 전극이 형성된 기판 상에 제1 보호막과 상기 제1 보호막 상에 NH3 가스가 차단된 상태에서 형성된 제2 보호막을 형성하는 단계; 및 상기 제2 보호막 상에 금속막을 형성한 다음, 식각 공정을 진행하여 제2 보호막으로된 제1 패턴과 금속막으로된 제2 패턴이 적층된 화소 전극을 형성하는 단계를 포함한다.

본 발명의 액정표시장치 및 이의 제조방법은, 화소 전극과 공통 전극이 형성되는 보호막 상에 식각율이 빠른 절연층(보호막)을 추가로 형성하여, 미세 폭을 갖는 화소 전극과 공통 전극을 제조할 수 있는 효과가 있다.

또한, 본 발명의 액정표시장치 및 이의 제조방법은, 화소 영역에 형성되는 화소 전극과 공통 전극의 전극 폭을 3㎛ 이하로 형성하여, 화소 개구율을 개선한 효과가 있다.

도 1은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 도면이다.
도 2는 상기 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선의 단면도이다.
도 3a 및 도 3b는 본 발명에 따라 화소 전극을 형성하는 공정을 도시한 도면이다.
도 4는 본 발명에 따른 미세 폭을 갖는 화소 전극 영역에서의 구동 특성을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 구조를 도시한 도면이다.

이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

또한, 실시예의 설명에 있어서, 각 패턴, 층, 막, 영역 또는 기판 등이 각 패턴, 층, 막, 영역 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.

또한, 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.

도 1은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 도면이고, 도 2는 상기 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선의 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 박막 트랜지스터 액정표시장치의 어레이 기판은 복수개의 화소 영역이 형성되는 표시 영역과 패드 영역이 형성되는 비표시 영역으로 구분되고, 상기 화소 영역(sub-pixel region)은 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 정의된다.

상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다. 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓게 화소 영역 방향으로 인출된 게이트 전극(도 2의 101a), 소스/드레인 전극 및 채널층(미도시)을 포함한다.

상기 화소 영역에는 플레이트(plate) 구조를 갖는 공통 전극(129)이 상기 데이터 라인(103)과 평행한 방향으로 배치되어 있다. 또한, 상기 공통 전극(129) 상에는 다수개의 슬릿바 구조로 형성된 화소 전극(150)이 교대로 배치되어 있다. 또한, 화소 영역의 둘레에는 상기 화소 전극(150)과 일체로 형성된 쉴드패턴(151)이 상기 데이터 라인(103)과 오버랩되도록 배치되어 있다.

상기 화소 전극(150)은 제 2 콘택홀(232)을 통해 박막 트랜지스터의 드레인 전극과 전기적으로 접속된다.

또한, 본 발명의 공통 전극(129)과 화소 전극(150)은 상기 게이트 라인(101)과 평행한 화소 중심선을 중심으로 상기 데이터 라인(103) 방향을 따라 상하 대칭되게 절곡된 구조로 형성된다. 또한, 상기 화소 전극(150)과 공통 전극(129)은 화소 중심선을 중심으로 상하 방향으로 각각 소정의 각도를 갖도록 형성된다.

또한, 상기 공통 전극(129)은 사각형 플레이트(plate) 형태로 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 화소 전극(150)과 같이 다수개의 슬릿바 구조로 형성될 수 있다.

또한, 액정표시장치의 게이트 패드 영역에는 상기 게이트 라인(101)으로부터 연장된 게이트 패드(110)가 형성되고, 상기 게이트 패드(110) 상에는 제 1 콘택홀(231)을 통해 서로 전기적으로 콘택된 게이트 패드 콘택전극(310)이 형성된다.

또한, 액정표시장치의 데이터 패드 영역에는 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120)가 형성되고, 상기 데이터 패드(120) 상에는 제 3 콘택홀(233)을 통해 서로 전기적으로 콘택된 데이터 패드 콘택전극(320)이 형성된다.

특히, 본 발명에서는 화소 전극의 전극 폭을 1~2㎛ 범위(3㎛ 이하)로 형성하여, 화소 영역의 개구율을 향상시켰다.

이와 같은 본 발명의 액정표시장치의 구체적인 제조 공정은 다음과 같다.

도 2에 도시된 바와 같이, 투명성 절연물질로 된 하부기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110)와 데이터 패드(120)를 형성한다.

제 1 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 감광막(photo resist)을 형성한 다음, 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.

상기와 같이, 제 1 마스크 공정에서는 게이트 전극(101a), 게이트 패드(110) 및 데이터 패드뿐만 아니라 게이트 라인(도 1의 도면부호 101)도 함께 형성된다.

상기 제 1 마스크 공정에서 형성되는 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다.

도면에서는 게이트 전극(101a)과 게이트 패드(110)가 두 개의 금속층이 적층된 구조로 형성되어 있지만, 이것은 고정된 것이 아니므로 단일 금속층 또는 3개 이상의 금속층으로 적층하여 형성할 수 있다.

상기와 같이, 게이트 전극(101a) 등이 하부 기판(100) 상에 형성되면, 게이트 절연막(102), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층을 형성하고, 제2 마스크 공정에 따라 채널층(114)을 형성한다. 그런 다음, 절연층을 하부 기판 상에 형성한 다음, 제 3 마스크 공정에 따라 상기 게이트 전극(101a)과 대응되는 상기 채널층(114) 상에 에치스톱퍼(281)를 형성한다. 그런 다음, 소스/드레인 금속막을 하부기판(100) 상에 형성하고, 제 4 마스크 공정에 따라 소스/드레인 전극(117a, 117b)을 형성하여 박막 트랜지스터를 완성한다. 이때, 패드 영역의 게이트 패드(110)와 데이터 패드(120) 상에는 제1 및 제2 연결부(142, 141)가 형성된다.

상기 소스/드레인 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.

상기와 같이, 소스/드레인 전극(117a, 117b)이 형성되면, 상기 하부기판(100) 전면에 제1 보호막(119)과 유기막(250)을 형성한 후, 제 5 마스크 공정에 따라 제1, 2, 3 콘택홀(231, 232, 233)을 형성한다.

그런 다음, 금속막(ITO, IZO, ITZO 또는 MoTi)을 하부기판(100) 상에 형성한 다음, 제 6 마스크 공정에 따라 화소 영역의 유기막(250) 상에 공통전극(250)을 형성한다. 도면에서는 플레이트 형태로 형성하였지만, 이것은 고정된 것이 아니다. 따라서, 공통전극(250)도 화소 전극과 같이 다수개의 슬릿바 형태로 형성할 수 있다.

상기와 같이, 공통전극(250)이 하부기판(100) 상에 형성되면, 제2 보호막(139)을 형성한다. 상기 제2 보호막(139)은 SiO₂ 계열의 물질로 형성되고, 두께는 2000Å를 갖는다. 이때, 본 발명에서는 제2 보호막(139) 상부에 NH3 가스를 제거(free)한 제 3 보호막을 200~300Å 두께로 형성한다. 상기 제 3 보호막은 SiNx 계열의 물질로 형성한다.

즉, 상기 제2 보호막(139) 상부에는 NH3 가스가 제거된 상태에서 증착된 제3 보호막이 존재하고, 증착 공정시 NH3 가스를 제거(free)한 상태에서 공정이 이루어진다. 도면에는 제 3 보호막이 도시되어 있지 않지만, 도 3a 및 도 3b에 이와 대응되는 절연층(IL) 형성 내용이 상세하게 설명되어 있다.

상기와 같이, 제 2 보호막(139)과 제3 보호막(미도시)이 하부기판(100) 상에 형성되면, 제7 마스크 공정에 따라 콘택홀 공정을 진행하고, 계속해서 금속막(ITO, IZO, ITZO 또는 MoTi)을 하부기판(100) 상에 형성한 다음, 제8 마스크 공정에 따라 상기 화소 영역의 제 2 보호막(139) 상에 화소 전극(150)을 형성한다.

이때, 패드 영역에는 게이트 패드 콘택전극(310)과 데이터 패드 콘택전극(320)이 형성된다.

도 2에 도시된 바와 같이, 본 발명에서는 화소 전극(150) 형성을 위하여 식각 공정을 진행하면, 제2 보호막(139) 상면에 형성된 제 3 보호막이 NH3 가스가 제거된 상태에서 증착된 SiNx 막이므로 금속막의 식각율 보다 빠른 식각율을 갖는다.

즉, 화소 전극(150)은 제1 및 제2 패턴(150a, 150b)으로 형성되고, 제1 패턴(150a)은 SiNx 계열의 물질로된 제 3 보호막이 식각되어 패터닝된 것이다. 상기 화소 전극(150) 형성을 위한 식각 공정에서는 제1 패턴(150a)의 식각율이 빨라, 제2 패턴(150b)의 식각율도 같이 빨라진다.

상기 화소 전극(150)과 동시에 형성되는 게이트 패드 콘택전극(310)과 데이터 패드 콘택전극(320)도 도면에는 도시하지 않았지만, 상기 화소 전극(150)과 유사하게 제2 보호막(139)과 게이트 패드 콘택전극(310) 사이와 상기 제2 보호막(139)과 데이터 패드 콘택전극(320) 사이에서도 두 개의 적층 패턴 구조가 형성된다.

이로 인하여, 노광 장비로 구현할 수 있는 전극 폭 보다 좁은 폭의 화소 전극(150)을 구현할 수 있다. 이와 관련된 구체적인 전극 제조 공정은 도 3a 및 도 3b에서 상세히 설명한다.

도 3a 및 도 3b는 본 발명에 따라 화소 전극을 형성하는 공정을 도시한 도면이다.

도 3a 및 도 3b를 참조하면, 기판(S) 상에 박막 트랜지스터 어레이층(T/A)이 형성되고, 상기 박막 트랜지스터 어레이층(T/A) 상에 보호막(PAS)을 형성한다. 상기 보호막(PAS)은 SiO₂ 계열의 물질로 형성되고, 두께는 2000Å를 갖는다.

상기 보호막(PAS)을 형성한 후, NH3 가스가 제거된 상태에서 절연막(IL: 보호막)을 200~300Å 두께로 형성한다. 상기 절연막(IL)은 SiNx 계열의 물질로 형성한다. 상기 보호막(PAS)은 도 2의 제2 보호막(139)과 대응되고, 상기 절연막(IL)은 제 3 보호막과 대응된다.

상기와 같이, 보호막(PAS)과 절연막(IL)이 기판(S) 상에 형성되면, 금속막(ML)을 기판(S) 상에 증착한다. 상기 금속막(ML)은 ITO, IZO, ITZO 또는 MoTi 중 어느 하나의 금속막으로 형성될 수 있다.

상기와 같이, 기판(S) 상에 금속막(ML)이 형성되면, 마스크 공정에 따라 감광막 패턴(PR)을 형성하고, 상기 감광막 패턴(PR)을 마스크로 하여 습식각 공정을 진행한다.

도면에 도시된 바와 같이, NH3 가스가 제거된 상태에서 형성된 절연막(IL)의 식각율은 금속막(ML)의 식각율보다 빨라, 절연막(IL)이 존재하지 않을 때의 식각 바이어스(EB1) 보다 큰 식각 바이어스(EB2)로 식각되는 것을 볼 수 있다.

즉, 금속막(ML)에 대한 식각 바이어스가 존재하나, 금속막(ML) 하부에 존재하는 식각 바이어스가 큰(EB3) 절연막에 의해 금속막(ML)에 대한 식각 바이어스가 원래 식각 바이어스보다 증가되는 것을 볼 수 있다.

이와 같이, 화소 전극(PE)은 절연막(IL)으로된 제1 패턴(P1)과 금속막으로된 제2 패턴(P2)으로 형성되고, 전극 역할을 하는 제2 패턴(P2)의 폭은 1~2㎛의 폭을 갖게 된다.

상기의 내용은 도 2의 화소 전극 형성 공정 뿐만 아니라 도 5의 화소 전극과 공통전극을 동시에 형성할 경우에도 동일하게 적용된다.

이와 같이, 본 발명에서는 화소 전극을 형성하기 위한 금속막 하부에 금속막 보다 식각율이 빠른 절연층을 형성하여 미세 폭을 갖는 화소 전극을 형성하였다. 이로 인하여, 화소 영역의 개구율을 향상시켰다.

도 4는 본 발명에 따른 미세 폭을 갖는 화소 전극 영역에서의 구동 특성을 도시한 도면으로서, 도시된 바와 같이, 미세 전극 폭을 갖는 전극 상부에서 비구동 영역이 시프트되어 좁아지는 것을 볼 수 있다.

이것은 상대적으로 투과율 곡선의 범위가 화소 영역(전극들 사이에서)에서 넓어져 개구율과 휘도 특성을 향상시킨다.

또한, 화소 영역에 배치되는 전극 간 거리도 넓어져 물리적인 개구 영역도 증가된다.

이와 같이, 전극 상부에서는 액정들이 구동하지 않기 때문에 전극 폭과 비구동 영역은 서로 비례한다고 볼 수 있다. 따라서, 본 발명에서와 같이 노광 장비로 구현할 수 있는 전극 폭보다 좁은 폭을 갖는 전극을 형성하면, 비구동영역을 좁히고 화소 영역의 개구율을 향상시킬 수 있다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 구조를 도시한 도면이다.

도 2와 동일한 도면 부호는 동일한 구성부를 지칭하는 것이므로 이하, 차별되는 부분을 중심으로 설명한다.

도 5를 참조하면, 하부기판(100)의 화소 영역에는 게이트 전극(101a), 게이트 절연막(102), 채널층(114), 에치스톱퍼(281) 및 소스/드레인 전극(117a, 117b)으로 구성된 박막 트랜지스터가 형성된다. 상기 박막 트랜지스터가 형성된 하부기판(100) 상에는 유기막(250)이 형성되고, 상기 유기막(250) 상에는 제2 보호막(139)이 형성된다.

상기 제2 보호막(139)은 도 2와 3에서 설명한 바와 같이, SiO₂ 계열의 물질로 형성하고, 상기 제2 보호막(139) 상면에는 NH3 가스를 제거된 상태에서 SiNx 계열의 제 3 보호막(미도시)을 형성한다. 즉, 제 3 보호막은 도 3에서 설명한 금속막(ML)보다 식각율이 빠른 절연막(IL)을 의미한다. 이에 대한 구체적인 내용은 도 2와 동일하다.

상기와 같이, 제2 보호막(139)과 제 3 보호막(미도시)이 형성되면, 금속막(ITO, IZO, ITZO 또는 MoTi)을 하부기판(100) 상에 형성한 다음, 도 3a 및 도 3b에서 설명한, 공정에 따라 화소 전극(450)과 공통 전극(460)을 동시에 형성한다.

따라서, 본 발명의 다른 실시예에서는 화소 영역과 대응되는 제 2 보호막(139) 상에 화소 전극(450)과 공통 전극(460)이 교대로 배치되어 있다.

상기 화소 전극(450)은 제1 및 제2 패턴(450a, 450b)으로 형성되어 있고, 제 2 패턴(450b)이 전극 역할을 한다. 상기 제 2 패턴(450b)의 전극 폭은 1~2㎛의 값을 갖는다. 상기 제1 패턴(450a)은 NH3 가스를 제거된 상태에서 형성된 SiNx 계열의 물질로 되어 있다.

도면에서는 도시하지 않았지만, 상기 공통 전극(460)의 구조도 상기 화소 전극과 같이 두 개의 패턴이 적층된 동일한 구조로 형성된다.

이와 같이, 본 발명에서는 화소 전극을 형성하기 위한 금속막 하부에 금속막 보다 식각율이 빠른 층을 형성하여 금속막의 식각 바이어스를 크게 하였다. 이로 인하여, 화소 전극(450)의 전극 폭은 노광 장비로 형성할 수 있는 전극 폭 이하로 형성된다. 이로 인하여, 화소 영역의 개구율이 향상된다.

101: 게이트 라인 103: 데이터 라인
129, 460: 공통 전극 150, 450: 화소 전극
114: 채널층 281: 에치스톱퍼
250: 유기막 119: 제1 보호막
139: 제2 보호막 150a,450a: 제1 패턴
150b, 450b: 제2 패턴

Claims

표시 영역과 패드 영역으로 구획된 기판;
상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 배치된 박막 트랜지스터;
상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막;
상기 화소 영역의 유기막 상에 배치된 공통 전극;
상기 공통 전극과 유기막 상에 형성된 제2 보호막; 및
상기 제2 보호막 상에 상기 공통 전극과 중첩되도록 배치된 화소 전극을 포함하고,
상기 화소 전극은 절연층으로 형성된 제1 패턴과 금속막으로 형성된 제2 패턴이 적층된 구조인 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 화소 전극의 전극 폭은 1~2㎛ 인 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 제1 패턴은 SiNx 계열의 물질이고, 상기 제2 패턴은 ITO, IZO, ITZO 또는 MoTi 중 어느 하나의 금속막인 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 제1 보호막은 SiO₂ 계열의 물질로 형성되고, 두께는 2000Å인 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 제1 패턴의 두께는 200~300Å인 것을 특징으로 하는 액정표시장치.
표시 영역과 패드 영역으로 구획된 기판;
상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 배치된 박막 트랜지스터;
상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막;
상기 유기막 상에 형성된 제2 보호막; 및
상기 제2 보호막 상에 교대로 배치된 화소 전극과 공통 전극을 포함하고,
상기 화소 전극과 공통 전극은 절연층으로 형성된 제1 패턴과 금속막으로 형성된 제2 패턴이 적층된 구조로 형성된 것을 특징으로 하는 액정표시장치.
제6항에 있어서, 상기 화소 전극 및 공통 전극의 전극 폭은 각각 1~2㎛ 인 것을 특징으로 하는 액정표시장치.
제6항에 있어서, 상기 제1 패턴은 SiNx 계열의 물질이고, 상기 제2 패턴은 ITO, IZO, ITZO 또는 MoTi 중 어느 하나의 금속막인 것을 특징으로 하는 액정표시장치.
제6항에 있어서, 상기 제1 보호막은 SiO₂ 계열의 물질로 형성되고, 두께는 2000Å인 것을 특징으로 하는 액정표시장치.
제6항에 있어서, 상기 제1 패턴의 두께는 200~300Å인 것을 특징으로 하는 액정표시장치.
표시 영역과 패드 영역으로 구획된 기판을 제공하는 단계;
상기 기판 상에 게이트 전극, 게이트 절연막, 채널층 및 소스/드레인 전극으로 구성된 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터가 형성된 기판 상에 유기막을 형성하는 단계;
상기 표시 영역의 화소 영역과 대응되는 유기막 상에 공통전극을 형성하는 단계;
상기 공통 전극이 형성된 기판 상에 제1 보호막과 상기 제1 보호막 상에 NH3 가스가 차단된 상태에서 형성된 제2 보호막을 형성하는 단계; 및
상기 제2 보호막 상에 금속막을 형성한 다음, 식각 공정을 진행하여 제2 보호막으로된 제1 패턴과 금속막으로된 제2 패턴이 적층된 화소 전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
제11항에 있어서, 상기 제1 보호막은 SiO₂ 계열의 물질로 형성되고, 두께는 2000Å인 것을 특징으로 하는 액정표시장치 제조방법.
제11항에 있어서, 상기 제1 패턴은 SiNx 계열의 물질로 형성되고, 두께는 200~300Å인 것을 특징으로 하는 액정표시장치 제조방법.
제11항에 있어서, 상기 제2 보호막의 식각율은 상기 금속막의 식각율보다 큰 것을 특징으로 하는 액정표시장치 제조방법.
제11항에 있어서, 상기 화소 전극의 전극 폭은 각각 1~2㎛ 인 것을 특징으로 하는 액정표시장치 제조방법.