KR101405339B1 - 액정 표시 장치 및 그의 제조 방법 - Google Patents

액정 표시 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR101405339B1
KR101405339B1 KR1020070044630A KR20070044630A KR101405339B1 KR 101405339 B1 KR101405339 B1 KR 101405339B1 KR 1020070044630 A KR1020070044630 A KR 1020070044630A KR 20070044630 A KR20070044630 A KR 20070044630A KR 101405339 B1 KR101405339 B1 KR 101405339B1
Authority
KR
South Korea
Prior art keywords
slit
electrode
pixel electrode
control electrode
liquid crystal
Prior art date
Application number
KR1020070044630A
Other languages
English (en)
Other versions
KR20080099038A (ko
Inventor
이준우
김희섭
루지안강
이승훈
우화성
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020070044630A priority Critical patent/KR101405339B1/ko
Priority to US12/045,292 priority patent/US7880845B2/en
Publication of KR20080099038A publication Critical patent/KR20080099038A/ko
Application granted granted Critical
Publication of KR101405339B1 publication Critical patent/KR101405339B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G02F1/133707—Structures for producing distorted electric fields, e.g. bumps, protrusions, recesses, slits in pixel electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G02F1/133742—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers for homeotropic alignment
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/137—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering
    • G02F1/13712—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering the liquid crystal having negative dielectric anisotropy

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Liquid Crystal (AREA)

Abstract

제어 전극에 낮은 제어 전압을 인가하면서 텍스쳐를 제어할 수 있는 액정 표시 장치 및 그의 제조 방법이 제공된다. 액정 표시 장치는 절연 기판과, 상기 절연 기판 상에 형성된 게이트 선과, 게이트 선과 절연되어 교차하는 데이터 선과, 게이트 선 및 데이터 선에 연결된 박막 트랜지스터와, 박막 트랜지스터 상부에 배치되는 보호막과, 박막 트랜지스터에 연결되고, 다수의 제1 슬릿에 의해 다수의 영역으로 구획된 화소 전극과, 제1 슬릿과 적어도 일부가 중첩되도록 보호막 상부에 배치되는 제어 전극과, 제1 슬릿과 교대로 나란히 배치되며, 화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단을 포함한다.
돌출 패턴, 제어 전극, 슬릿

Description

액정 표시 장치 및 그의 제조 방법{Liquid crystal display and method of fabricating the same}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이다.
도 2는 도 1의 액정 표시 장치를 II-II' 선으로 절개한 단면도이다.
도 3은 도 1의 액정 표시 장치를 III-III' 선으로 절개한 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 5a는 도 1의 액정 표시 장치의 제1 변형예를 III-III' 선으로 절개한 단면도이다.
도 5b는 도 5a의 A 영역의 확대도이다.
도 6a 내지 도 6c는 도 1의 액정 표시 장치의 제1 변형예의 제조 방법의 공정 단계별 단면도들이다.
도 7은 도 1의 액정 표시 장치의 제2 변형예를 III-III' 선으로 절개한 단면도이다.
도 8a 내지 도 8d는 도 1의 액정 표시 장치의 제2 변형예의 제조 방법의 공정 단계별 단면도들이다.
도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도이다.
도 10은 도 9의 액정 표시 장치를 X-X' 선으로 절개한 단면도이다.
도 11은 본 발명에 따른 액정 표시 장치의 시간에 따른 투과율을 나타낸 그래프이다.
도 12는 본 발명에 제3 실시예에 따른 액정 표시 장치의 배치도이다.
도 13은 도 12의 액정 표시 장치의 하나의 화소에 대한 등가 회로도이다.
도 14는 본 발명의 제4 실시예에 따른 액정 표시 장치의 배치도이다.
도 15는 도 14의 액정 표시 장치를 XV- XV' 선으로 절개한 단면도이다.
도 16은 도 14의 액정 표시 장치의 하나의 화소에 대한 등가 회도로이다.
<도면의 주요부분에 대한 부호의 설명>
10: 제1 절연 기판 22: 게이트선
25: 광 차단막 26a, 26b: 게이트 전극
27: 스토리지 전극 28: 스토리지선
30: 게이트 절연막 40a, 40b: 반도체층
55a, 56a: 오믹 콘택층 62a, 62b: 데이터선
65a, 65b: 소스 전극 66a, 66b: 드레인 전극
70: 보호막 76a, 76b: 콘택홀
82: 화소 전극 83: 제1 슬릿
84, 184, 284, 384: 제어 전극 85: 제2 슬릿
90: 제2 절연 기판 91: 공통 전극
92: 컬러 필터 94: 블랙 매트릭스
95: 오버 코트층 172, 272, 372: 돌출 패턴
본 발명은 액정 표시 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 제어 전극에 낮은 제어 전압을 인가하면서 텍스쳐를 제어할 수 있는 액정 표시 장치 및 그의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display : LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display : FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
최근에는 액정 표시 장치의 명암비(contrast ratio)가 매우 중요한 특성으로 작용하고 있어, 이와 같은 특성을 향상시키기 위한 개발이 활발하게 진행되고 있다. 특히 PVA (patterned vertically aligned)모드의 액정 표시 장치는 IPS(In-Plane Switching) 모드의 액정 표시 장치에 비해 명암비 및 공정 안정성에 있어서 매우 우수한 특성을 보이고 있다. 그러나 PVA 모드는 IPS 모드나 MVA (Multi-daomain Vertical Alignment) 모드와 달리 상판인 공통 전극 표시판의 공통 전극에 패터닝을 통하여 텍스쳐(texture)를 제어하기 때문에 공통 전극 표시판과 박막 트랜지스터 표시판의 정렬에 오차가 발생시 개구율이 감소하는 등의 문제점이 발생하 고, 또한 공정수가 증가하는 단점이 발생하였다.
이에 따라 공통 전극의 패턴을 제거하려는 연구가 활발히 진행중에 있으며, 그 중에서 별도의 제어 전극(Director control electrode: DCE)을 이용하여 텍스쳐를 제어하는 방법이 사용되고 있다. 그러나 이러한 방법을 사용했을 때, 제어 전극은 화소 전극 하부에 위치하게 됨에 따라 텍스쳐 제어를 위해서는 높은 제어 전압을 요구하게 되었으며, 이러한 높은 제어 전압은 또 다른 빛샘(leakage) 현상을 유발하였다. 따라서, 텍스쳐 제어력을 높이면서 빛샘 현상을 방지할 수 있는 구조가 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 제어 전극에 낮은 제어 전압을 인가하면서 텍스쳐를 제어할 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 제어 전극에 낮은 제어 전압을 인가하면서 텍스쳐를 제어할 수 있는 액정 표시 장치의 제조 방법을 제공하고 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 액정 표시 장치는 절연 기판과, 상기 절연 기판 상에 형성된 게이트 선과, 상기 게이트 선과 절연되어 교차하는 데이터 선과, 상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터과, 상기 박막 트랜지스터 상부에 배치되는 보호막과, 상기 박막 트랜지스터에 연결되고, 다수의 제1 슬릿에 의해 다수의 영역으로 구획된 화소 전극과, 상기 제1 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극과, 상기 제1 슬릿과 교대로 나란히 배치되며, 상기 화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 따른 액정 표시 장치는 절연기판과, 상기 절연 기판 상에 형성된 게이트 선과, 상기 게이트 선과 절연되어 교차하는 데이터 선과, 상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터과, 상기 박막 트랜지스터에 연결된 화소 전극과,상기 화소 전극 위에 배치되고, 상기 화소 전극에 인가되는 구동 전압보다 높은 제어 전압이 인가되는 제어 전극과, 상기 제어 전극과 상기 화소 전극 사이에 개재된 돌출 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제3 실시예에 따른 액정 표시 장치는 절연 기판과, 상기 절연 기판 상에 형성된 제1 및 제2 게이트 선과, 상기 제1 및 제2 게이트 선과 절연되어 교차하는 데이터 선과, 상기 제1 및 제2 게이트 선과 상기 데이터 선에 각각 연결되어 화소 마다 형성된 제1 및 제2 박막 트랜지스터와, 상기 제1 및 제2 박막 트랜지스터 상부에 배치되는 보호막과, 상기 제1 및 제2 박막 트랜지스터에 연결되고, 다수의 슬릿에 의해 다수의 영역으로 구획된 제1 및 제2 부화소 전극과, 상기 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극과, 상기 슬릿과 교대로 나란히 배치되며, 상기 제1 및 제2 부화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제4 실시예에 따른 액정 표시 장치는 절연 기판과, 상기 절연 기판 상에 형성된 게이트 선과, 상기 게이트 선과 절연되어 교차하는 데이터 선과, 상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터와, 상기 박막 트랜지스터 상부에 배치되는 보호막과, 상기 박막 트랜지스터에 연결되고, 다수의 슬릿에 의해 다수의 영역으로 구획된 제1 부화소 전극과, 상기 제1 부화소 전극과 소정의 간격으로 분리되어 형성된 제2 부화소 전극과, 상기 제2 부화소 전극에 연결되며 상기 제1 부화소 전극과 절연되어 중첩되는 결합 전극과, 상기 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극과, 상기 슬릿과 교대로 나란히 배치되며, 상기 화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 절연 기판 상에 게이트 선을 형성하는 단계와, 상기 게이트 선과 절연되어 교차하는 데이터 선을 형성하는 단계와, 상기 게이트 선 및 상기 데이터 선 상부에 보호막을 형성하는 단계와, 상기 보호막 상부에 다수의 제1 슬릿에 의해 다수의 영역으로 구획된 화소 전극을 형성하는 단계와, 상기 제1 슬릿과 중첩되도록 상기 보호막 상부에 배치되는 제어 전극을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치를 상세하게 설명한다. 본 실시예에 따른 액정 표시 장치는 박막 트랜지스터 어레이(thin film transistor array)가 형성된 박막 트랜지스터 표시판, 이와 마주보고 있는 공통 전극 표시판 및 이들 사이에 들어 있는 액정층을 포함한다.
여기서 도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이고, 도 2는 도 1의 액정 표시 장치를 II-II' 선으로 절개한 단면도이고, 도 3은 도 1의 액정 표시 장치를 III-III' 선으로 절개한 단면도이다.
투명한 유리 등으로 이루어진 제1 절연 기판(10) 위에 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하는 게이트선(22)이 형성되어 있다. 게이트선(22)은 하나의 화소에 대하여 하나씩 할당되어 있다. 그리고, 게이트선(22)에는 돌출한 한 쌍의 제1 및 제2 게이트 전극(26a, 26b)이 형성되어 있다. 이러한 게이트선(22)과 제1 및 제2 게이트 전극(26a, 26b)을 게이트 배선이라 한다.
또한 제1 절연 기판(10) 위에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지선(storage line)(28)이 형성되어 있고, 스토리지선(28)에 연결되어 넓은 너비를 가지는 스토리지 전극(27)이 형성되어 있다. 스토리지 전극(27)은 화소 전극(82)과 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 형성한다. 이러한 스토리지 전극(27) 및 스토리지선(28)을 스토리지 배선이라고 한다. 본 실시예에서 스토리지 배선(27, 28)은 화소 영역의 중심과 중첩되도록 형성되어 있으나 본 발명은 이에 한정되지 않으며 스토리지 배선(27, 28)의 모양 및 배치는 여러 형태로 변형될 수 있다. 나아가 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26a, 26b)과 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26a, 26b)과 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26a, 26b)과 스토리지 배선(27, 28)의 신호 지연이나 전 압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26a, 26b)과 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트선(22) 및 스토리지 배선(27, 28) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 한 쌍의 반도체층(40a, 40b)이 형성되어 있다. 반도체층(40a, 40b)은 섬모양, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬모양으로 형성될 수 있다.
각 반도체층(40a, 40b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(55a, 56a)이 형성되어 있다. 오믹 콘택층(55a, 56a)은 쌍(pair)을 이루어 반도체층(40a, 40b) 위에 위치한다.
오믹 콘택층(55a, 56a) 및 게이트 절연막(30) 위에는 한 쌍의 제1 및 제2 데이터선(62a, 62b)과, 제1 및 제2 데이터선(62a, 62b)에 각각 대응하는 한 쌍의 제1 및 제2 드레인 전극(66a, 66b)이 형성되어 있다.
제1 및 제2 데이터선(62a, 62b)은 주로 세로 방향으로 뻗어 게이트선(22) 및 스토리지선(28)과 교차하며 데이터 전압 및 제어 전압을 전달한다. 제1 및 제2 데이터선(62a, 62b)에는 제1 및 제2 드레인 전극(66a, 66b)을 향하여 각각 뻗은 제1 및 제2 소스 전극(65a, 65b)이 형성되어 있다. 도 1에 도시된 바와 같이, 제1 데이터선(62a)은 화소 전극(82)에 데이터 신호를 전달하고 제2 데이터선(62b)은 제어 전극(84)에 제어 전압을 전달한다.
이러한 제1 및 제2 데이터선(62a, 62b)과, 제1 및 제2 소스 전극(65a, 65b)과, 제1 및 제2 드레인 전극(66a, 66b)을 데이터 배선이라고 한다.
데이터 배선(62a, 62b, 65a, 65b, 66a, 66b)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
제1 및 제2 소스 전극(65a, 65b)은 각각 반도체층(40a, 40b)과 적어도 일부분이 중첩되고, 제1 및 제2 드레인 전극(66a, 66b)은 각각 게이트 전극(26a, 26b)을 중심으로 제1 및 제2 소스 전극(65a, 65b)과 대향하며 반도체층(40a, 40b)과 적어도 일부분이 중첩된다. 여기서, 앞서 언급한 오믹 콘택층(55a, 56a)은 그 하부의 반도체층(40a, 40b)과, 그 상부의 제1 및 제2 소스 전극(65a, 65b) 및 제1 및 제2 드레인 전극(66a, 66b) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
데이터 배선(62a, 62b, 65a, 65b, 66a, 66b)과 노출된 반도체층(40a, 40b) 위에는 보호막(passivation layer)(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(40a, 40b) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 나아가 보호막(70)으로는 적색, 녹색 또는 청색의 컬러 필터층이 사용될 수도 있다.
보호막(70)에는 제1 및 제2 콘택홀(contact hole)(76a, 76b)이 형성되어 있으며, 화소 전극(82) 및 제어 전극(84)은 각각 제1 및 제2 콘택홀(76a, 76b)을 통하여 제1 및 제2 드레인 전극(66a, 66b)과 물리적·전기적으로 연결되어 데이터 전압 및 제어 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(82)은 공통 전극 표시판의 공통 전극(91)과 함께 전기장을 생성함으로써 공통 전극(91)과 화소 전극(82) 사이의 액정 분자들의 배열을 결정한다.
화소 전극(82)은 제1 슬릿(83)과 제2 슬릿(85)에 의해 다수의 영역으로 구획되며, 제1 슬릿(83)과 제2 슬릿(85)은 게이트 선(22)을 기준으로 약 -45°~+45°정도로 기울어진 사선으로 배열될 수 있다. 이와 같은 제1 슬릿(83) 및 제2 슬릿(85) 은 한 줄씩 교대로 형성된다.
제1 슬릿(83)은 일정한 폭으로 개방된 개구 영역 형태로 형성되며, 제1 슬릿(83)에는 제어 전압이 인가되는 제어 전극(84)이 중첩되어 배치된다. 제1 슬릿(83)의 폭은 4~15㎛로 형성되는 것이 바람직하며, 제어 전극(84)의 폭은 4~10㎛로 형성하되 제1 슬릿(83)의 폭보다 좁게 형성하여, 제1 슬릿(83) 내부에 제어 전극(84)이 형성되도록 하는 것이 바람직하다.
제어 전극(84)에 인가되는 제어 전압을 통하여 제1 슬릿(83) 주위의 액정을 제어하여, 텍스쳐의 발생을 조절할 수 있게 된다. 이와 같은 제어 전극(84)에는 화소 전극(82)에 인가되는 데이터 전압보다 다소 높은 전압이 인가되는 것이 바람직하다.
화소 전극(82), 제어 전극(84) 및 공통 전극(91)에 전압이 인가되면, 각 전극 사이에는 도 3에 도시된 바와 같은 등전위면을 형성하는 전계가 형성된다. 즉, 액정에 전계가 형성되면, 각 액정 분자들은 제어 전극(84), 제1 및 제2 슬릿(83, 85)에 수직을 이루는 방향으로 기울어지게 된다. 따라서, 각 액정 분자들은 제어 전극(84), 제1 및 제2 슬릿(83, 85)에 의해 구획된 영역 별로 4가지의 방향으로 기울어지게 되며, 이로 인해 4 방향에 대한 시인성이 확보된다.
제어 전극(85)에 화소 전극(82) 보다 다소 높은 전압이 인가되면, 액정층 내부의 등전위선은 도 3에 도시된 바와 같이 제어 전극(84) 부근에서 공통 전극(91) 방향으로 볼록하게 형성된다. 이에 따라 등전위선을 따라 배열되는 액정 분자들에 의해 제어 전극(84) 양측에는 서로 다른 방향으로 액정 분자가 기울어지게 된다.
제어 전극(84)은 화소 전극(82)과 동일한 평면 상에 제1 슬릿(83)과 중첩되도록 형성되는 것이 바람직하며, 화소 전극(82)과 동일 재질인 ITO 또는 IZO로 형성될 수 있다. 이때, 화소 전극(82)과 제어 전극(84)은 제1 슬릿(83)과 제어 전극(84) 간의 간격 등을 고려하여 별개의 공정으로 형성될 수 있으나, 단일 마스크 공정을 이용하여 함께 패터닝할 수 있다.
제어 전극(84)이 내부에 형성된 제1 슬릿(83)의 양측에는 제2 슬릿(85)이 각각 형성되어 있다. 제2 슬릿(85)은 제1 슬릿(83)과 같이 일정한 폭을 갖는 개구 영역 형태로 형성된다. 화소 전극(82)과 공통 전극(91)에 의해 생성되는 전계는 제어 전극(84)과 제1 슬릿(83) 및 제2 슬릿(85)에 의해 수정되어 다수의 영역에 서로 다른 전계를 형성하여 액정 분자의 배열 방향을 조절할 수 있다. 이와 같이 제어 전극(84), 제1 슬릿(83) 및 제2 슬릿(85)에 의하여 수정된 전계에 의해서 빛의 투과율을 제어할 수 있을 뿐만 아니라, 제1 슬릿(83) 주위에 발생되는 텍스쳐를 제어할 수 있게 된다. 이상의 제2 슬릿(85)은 도메인 형성 수단의 일실시예에 불과하며, 이밖에도 돌기 등을 이용하여 다양한 방법으로 도메인을 형성할 수 있을 것이다.
또한, 제1 슬릿(83) 주위에 빛이 새는 것을 막기 위하여, 제1 슬릿(83) 하부에 광 차단막(25)을 형성할 수 있다. 광 차단막(25)은 제1 슬릿(83)의 폭보다 다소 넓게 형성되는 것이 바람직하며, 경우에 따라 게이트선 또는 데이터 선과 같은 재질로 형성하여, 게이트선 또는 데이터 선과 동일한 과정으로 형성 가능하다.
이와 같은 화소 전극(82), 및 보호막(70) 위에는 액정층을 배향할 수 있는 배향막(미도시)이 도포될 수 있다.
다음, 도 2를 참조로 하여, 공통 전극 표시판 및 액정 표시 장치에 대하여 설명한다.
투명한 유리 등으로 이루어진 제2 절연 기판(90) 위에 빛샘을 방지하고 화소 영역을 정의하는 블랙 매트릭스(94)가 형성되어 있다. 블랙 매트릭스(94)는 게이트선(22)과 제1 및 제2 데이터선(62a, 62b)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분에 형성될 수 있다. 또한, 블랙 매트릭스(94)는 화소 전극(82)과 박막 트랜지스터 부근에서의 빛샘을 차단하기 위하여 다양한 모양을 가질 수 있다. 블랙 매트릭스(94)는 크롬, 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 이루어질 수 있다.
그리고 블랙 매트릭스(94) 사이의 화소 영역에는 적색, 녹색, 청색의 컬러 필터(92)가 순차적으로 배열될 수 있다.
이러한 컬러 필터 위에는 이들의 단차를 평탄화 하기 위한 오버코트층(overcoat layer)(95)이 형성될 수 있다.
오버코트층(95) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(91)이 형성되어 있다. 공통 전극(91)은 화소 전극(82)과 마주 보고 배치되며, 공통 전극(91)과 화소 전극(82) 사이에는 액정층이 개제된다.
공통 전극(91) 위에는 액정 분자들을 배향하는 배향막(미도시)이 도포될 수 있다.
이와 같은 구조의 하부 표시판과 상부 표시판을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 수직 배향하면 본 발명의 일 실시예에 따른 액정 표시 장 치의 기본 구조가 이루어진다.
액정층에 포함되어 있는 액정 분자는 화소 전극(82)과 공통 전극(91) 사이에 전계가 인가되지 않은 상태에서 그 방향자(director)가 하부 표시판과 상부 표시판에 대하여 수직을 이루도록 배향되어 있고, 음의 유전율 이방성을 가진다.
액정 표시 장치는 이러한 기본 구조에 편광판, 백라이트 등의 요소들을 배치하여 이루어진다. 이 때 편광판은 기본 구조 양측에 각각 하나씩 배치되며 그 투과축은 게이트선(22)에 대하여 둘 중 하나는 나란하고 나머지 하나는 이에 수직을 이루도록 배치한다.
박막 트랜지스터 표시판과 공통 전극 표시판 사이에 전계를 인가하면 대부분의 영역에서는 두 표시판에 수직인 전계가 형성되지만 화소 전극(82)의 제1 및 제2 슬릿(83, 85) 근처에서는 수평 전계가 형성된다. 이러한 수평 전계는 각 도메인의 액정 분자의 배향을 도와주는 역할을 한다.
본 실시예의 액정 분자는 음의 유전율 이방성을 가지므로, 액정 분자에 전계가 인가되는 경우 각 도메인 내의 액정 분자는 상기 도메인을 구획하는 제1 및 제2 슬릿(83, 85)에 대하여 수직을 이루는 방향으로 기울어지게 된다. 따라서 제1 및 제2 슬릿(83, 85)을 중심으로 양쪽에서 액정 분자의 기울어지는 방향이 반대로 되고, 이와 같은 제1 및 제2 슬릿(83, 85)은 화소의 중심에 대하여 대칭적으로 형성되어 있으므로, 액정 분자는 게이트선(22)과 실질적으로 45도 또는 -45도를 이루며 4 방향으로 기울어지게 된다. 이와 같이 4 방향으로 기울어지는 액정 분자에 의해 광학적 특성이 서로 보상되어 시야각이 넓어지게 된다.
이하, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법에 대해 자세히 설명한다. 여기서, 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
먼저, 절연 기판(10) 상에 도전성 물질을 적층하여 게이트 도전층(미도시)을 형성하고, 식각 마스크로 이용하여 노출된 게이트 도전층(미도시)을 식각하여 게이트 배선(미도시) 및 유지 전극선(미도시)을 완성한다. 이때 게이트 배선(미도시)과 유지 전극선(미도시)과 함께 광 차단막(25)을 형성한다.
이어서, 상기 결과물의 전면에 질화 규소 등을 적층하여 게이트 절연막(30)을 형성한다.
이어서, 박막 트랜지스터(미도시) 및 데이터 선(미도시)을 형성하고, 상기 결과물에 상에 질화 규소 등을 적층하고 패터닝하여 보호막(70)을 형성한다.
이어서, 도 4a를 참조하면, 상기 보호막(70)이 형성된 결과물의 전면에 ITO 또는 IZO 등르로 이루어진 전극용 도전막(80)을 증착한다.
마지막으로, 도 4b를 참조하면, ITO 또는 IZO가 증착된 면을 사진 식각하여, 화소 전극(82), 제어 전극(84), 제1 및 제2 슬릿(83, 85)를 형성한다.
이하, 도 5a 및 도 5b를 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 변형예에 대하여 상세히 설명한다. 도 5a는 도 1의 액정 표시 장치의 제1 변형예를 III-III' 선으로 절개한 단면도이고, 도 5b는 도 5a의 A 영역의 확대도이다.
본 발명의 일 실시예에 따른 액정 표시 장치의 제1 변형예에 따른 액정 표시 장치는 화소 전극(82) 상부로 돌출되어, 제어 전극(184)을 화소 전극(82)과 공통 전극(91) 사이에 위치시키는 돌출 패턴(172)을 포함한다.
돌출 패턴(172)은 제1 슬릿(83)에 중첩되도록 형성하며, 상면에는 제어 전극(184)이 위치한다. 이러한 돌출 패턴(172)은 제어 전극(184)이 화소 전극(82) 보다 높은 위치인 화소 전극(82)과 공통 전극(91) 사이에 위치할 수 있도록하는 역할을 하는 것으로서, 전기적인 절연체로 형성될 수 있다.
돌출 패턴(172)의 높이는 제어 전극(184)에 인가되는 제어 전압과 관련하여 조절이 가능하다. 다시 말해, 돌출 패턴(172)의 높이를 증가시킴에 따라 제어 전압을 낮출 수 있는 효과가 있다.
제어 전압은 화소 전극(82)의 전압 보다 다소 높은 전압이 인가된다. 도 5a를 참조하면, 화소 전극(82) 상에서 평행하게 형성된 등전위 면은 제어 전극(184)을 정점으로 볼록하게 위로 형성되며, 제어 전극(184)의 양측에 형성된 제2 슬릿(85)에서 화소 전극(82) 아래로 내려가게 된다. 액정 분자는 이와 같은 등전위 면에 평행하게 배열되며, 제어 전극(184)의 높이와 인가되는 제어 전압에 의해 텍스쳐를 제어하게 된다.
돌출 패턴(172)의 높이(h)는 1.5㎛ 이내로 형성하는 것이 바람직하며, 더욱 바람직하게는 액정 분자의 제어 특성이 우수한 높이인 0.25 ~ 1.15㎛로 형성하는 것이 좋다. 특히, 돌출 패턴(172)의 높이(h)를 0.3㎛, 0.7㎛ 또는 1.1㎛ 전후의 높이로 형성하는 것이 가장 효과적이다.(도 11 참조)
또한, 제1 슬릿(83)의 폭(w1)은 커질수록 개구율일 낮아지는 문제가 있으며, 너무 좁게 형성할 경우 돌출 패턴(172) 또는 제어 전극(184)의 형성을 위한 공정시 공정 마진의 확보가 어려운 점이 있다. 이와 같은 점을 고려하면 4~15㎛ 정도로 형성하는 것이 바람직하다.
한편, 제어 전극(184)의 폭(w2)은 4 ~ 10㎛로 형성하는 것이 바람직하다. 이때 가장 바람직하게는 제어 전극(184)의 폭(w2)을 제1 슬릿(83)의 폭(w1)에 일치시키는 것이다. 그러나, 제조 공정 등을 고려하면, 돌출 패턴(172)의 상면에 위치하는 제어 전극(184)의 폭(w2)은 제1 슬릿(83)의 폭보다 다소 작게 형성할 수 있으며, 이를 위해서 돌출 패턴(172)의 횡단면적은 하부에서 상부로 점차 좁아지는 형태로 형성될 수 있다. 즉, 세로로 절개한 종단면이 반원 형상이거나, 삼각형 또는 사다리꼴 형상으로 형성될 수 있다.
이하, 도 6a 내지 도 6c를 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 변형예의 제조 방법을 자세히 설명한다.
먼저, 절연 기판(10) 상에 도전성 물질을 적층하여 게이트 도전층(미도시)을 형성하고, 식각 마스크로 이용하여 노출된 게이트 도전층(미도시)을 식각하여 게이트 배선(미도시) 및 유지 전극선(미도시)을 완성한다. 이때 게이트 배선(미도시)과 유지 전극선(미도시)과 함께 광 차단막(25)을 형성한다.
이어서, 상기 결과물의 전면에 질화 규소 등을 적층하여 게이트 절연막(30)을 형성한다.
이어서, 박막 트랜지스터(미도시) 및 데이터 선(미도시)을 형성하고, 상기 결과물에 상에 질화 규소 등을 적층하고 패터닝하여 보호막(70)을 형성한다.
이어서, 도 6a를 참조하면, 상기 보호막(70) 상에 질화 규소 등을 적층하고 패터닝하여 돌출 패턴(172)를 형성한다.
이어서, 도 6b를 참조하면, 보호막(70)과 돌출 패턴(172) 상에 전면적으로 ITO 또는 IZO 등으로 이루어진 전극용 도전막(80)을 전면에 증착한다.
마지막으로, 도 6c를 참조하면, 도 6b의 과정에서 전면 증착된 ITO 또는 IZO를 사진 식각하여 제어 전극(184), 화소 전극(82), 제1 및 제2 슬릿(83, 85)를 형성한다.
이하, 도 7을 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제2 변형 실시예에 대하여 상세히 설명한다. 도 7은 도 1의 액정 표시 장치의 제2 변형예를 III-III' 선으로 절개한 단면도이다.
일 실시예에 따른 액정 표시 장치의 제2 변형 실시예는 돌출 패턴(272)의 일부가 화소 전극(82)과 중첩되는 구조를 갖는다.
돌출 패턴(272)은 하부가 제1 슬릿(83)에 삽입되며, 상면에 제어 전극(284)이 형성된 상부는 일부가 화소 전극(82)과 중첩된다. 필요에 따라 제1 슬릿(83)의 폭(w1)은 제어 전극(284)의 폭(w2) 보다 크거나 작도록 조절할 수 있다. 즉, 돌출 패턴(272)의 하부가 제1 슬릿(83)에 삽입되며, 상부는 화소 전극(82) 위로 형성되기 때문에 제1 슬릿(83)의 폭에 관계없이 돌출 패턴(272)의 상부의 폭을 조절할 수 있으며, 이에 따라 제어 전극(284)의 폭(w2)의 조절 범위도 넓어지게 된다. 따라서, 제어 전극(284)과 화소 전극(82)이 일정 부분 중첩되는 구조로 형성될 수도 있다. 그러나, 액정 분자의 배열에 가장 바람직한 전계를 형성하기 위해서는 제1 슬릿(83)의 폭과 제어 전극(284)의 폭을 일치시키는 것이 바람직하다.
돌출 패턴(272)의 일부가 화소 전극(82)과 중첩되는 구조를 형성하기 위해서는 화소 전극(82)을 형성한 다음에 돌출 패턴(272)을 형성하고, 다시 제어 전극(284)을 형성하는 단계를 거쳐야 한다. 따라서, 화소 전극(82)과 제어 전극(284)은 별개의 공정으로 진행되며, 이와 같은 공정의 분리로 인해 화소 전극(82)과 제어 전극(284)의 폭을 일치시키는 것이 용이하게 된다.
이때, 제어 전극(284) 및 제1 슬릿(83)의 하부에는 광 차단막(25)을 형성할 경우, 제어 전극(284) 부분은 빛이 투과되지 않는 영역이 되므로, 제어 전극(284)은 반드시 화소 전극(82)과 같은 재질의 ITO 또는 IZO이 아닌 불투명 금속층으로 형성될 수 있다.
이하, 도8a 내지 8d를 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제2 변형예의 제조 방법을 자세히 설명한다. 여기서, 도 8a 내지 도 8d는 도 1의 액정 표시 장치의 제2 변형예의 제조 방법의 공정 단계별 단면도들이다.
먼저, 절연 기판(10) 상에 도전성 물질을 적층하여 게이트 도전층(미도시)을 형성하고, 식각 마스크로 이용하여 노출된 게이트 도전층(미도시)을 식각하여 게이트 배선(미도시) 및 유지 전극선(미도시)을 완성한다. 이때 게이트 배선(미도시)과 유지 전극선(미도시)과 함께 광 차단막(25)을 형성한다.
이어서, 상기 결과물의 전면에 질화 규소 등을 적층하여 게이트 절연막(30)을 형성한다.
이어서, 박막 트랜지스터(미도시) 및 데이터 선(미도시)을 형성하고, 상기 결과물에 상에 질화 규소 등을 적층하고 패터닝하여 보호막(70)을 형성한다.
이어서, 상기 보호막(70)이 형성된 결과물의 전면에 ITO 또는 IZO 층을 증착한다.
이어서, 도 8a를 참조하면, ITO 또는 IZO가 증착된 면을 사진 식각하여, 화소 전극(82), 제1 및 제2 슬릿(83, 85)를 형성한다.
이어서, 도 8b를 참조하면, 도 8a의 결과물 상에 질화 규소 등의 돌출 패턴용 절연막(75)를 적층하고, 그 위에 제어 전극 형성을 위한 ITO 또는 IZO 층인 전극용 도전막(80')을 적층한다.
이어서, 도 8c 및 도8b를 참조하면, 도 8b의 결과물에서 전극용 도전막(80')을 사진 식각하여 제어 전극(284)을 형성한다. 마지막으로, 도 8d를 참조하면, 도 8c의 과정에서 형성된 제어 전극(284)의 하부만을 남기고 패터닝하여 돌출 패턴(272)을 형성한다.
이하, 도 9 및 도 10을 참조하여, 본 발명의 제2 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도이고, 도 10은 도 9의 액정 표시 장치를 X-X' 선으로 절개한 단면도이다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 슬릿이 형성되지 않은 화소 전극(82) 위에 화소 전극(82) 보다 높은 제어 전압이 인가되는 제어 전극(384)을 포함한다.
돌출 패턴(372)은 소정의 데이터 전압이 인가되는 화소 전극(82), 즉 별도의 슬릿이 형성되지 않은 화소 전극(82)의 상부에 위치하며, 돌출 패턴(372)의 상면에 제어 전극(384)이 형성된다. 이때 제어 전극(384)에 인가되는 제어 전압은 화소 전극(82)에 인가되는 데이터 전압보다 높은 전압을 유지하여, 화소 전극(82)에 의해 형성되는 전계에 제어 전극(384)에 의해 형성되는 전계가 추가적으로 영향을 주게되어 제어 전극(384) 주위의 액정 분자를 제어하게 된다.
또한, 화소 전극(82)에는 제어 전극(384)과 교대로 나란히 배열되는 슬릿(85)을 포함하고 있어, 제어 전극(384)과 함께 도 9에 도시된 바와 같은 등전위 면을 형성한다.
제어 전극(384) 부근에서 빛이 새는 것을 방지하기 위해 제어 전극(384) 하부에 광 차단막(25)을 포함할 수 있다. 이와 같은 광 차단막(25)은 전술한 바와 같이 게이트 선 또는 데이터 선과 같은 물질로 동일한 공정으로 형성할 수 있다.
도 11을 참조하여, 본 발명의 돌출 패턴의 높이에 따른 효과를 상세히 설명한다. 여기서, 도 11은 본 발명에 따른 액정 표시 장치의 시간에 따른 투과율을 나타낸 그래프이다.도 11에서는 돌출 패턴(172, 272, 372)의 높이가 각각 0.3㎛, 0.7㎛, 1.1㎛ 및 1.5㎛ 인 액정 표시 장치의 투과율의 지속성을 나타낸다. 도 10에서의 투과율은 임의의 단위를 갖는 수치로서 각 돌출 패턴(172, 272, 372)의 투과율 에 대한 상대적인 값을 파악할 수 있도록 한다. 돌출 패턴(172, 272, 372)의 높이에 따를 투과율의 지속 성능을 보면, 돌출 패턴(172, 272, 372)의 높이가 1.5㎛로서 더 높은 위치에 제어 전극(184, 284, 384)을 배치한 액정 표시 장치 보다 돌출 패턴(172, 272, 372)의 높이가 0.3㎛, 0.7㎛ 및 1.1㎛인 액정 표시 장치의 투과율이 더 높게 나타난다.
또한, 투과율의 지속성에 있어서도, 돌출 패턴(172, 272, 372)의 높이가 1.5㎛인 액정 표시 장치는 시간이 지남에 따라 투과율이 현저하게 떨어지는 반면, 돌출 패턴(172, 272, 372)의 높이가 0.3㎛, 0.7㎛ 및 1.1㎛인 액정 표시 장치는 투과율이 다소 감소하기는 하나 시간이 지남에 따라 일정한 투과율을 유지하는 특성을 갖는다. 이와 같은 이유는 돌출 패턴(172, 272, 372)이 지나치게 높으면 돌출 패턴(172, 272, 372) 주위의 액정 분자가 돌출 패턴(172, 272, 372)에 의해 회전에 방해를 받아 오히려 투과율이 낮아지는 특성이 있다.
특히, 돌출 패턴(172, 272, 372)의 높이가 0.3㎛인 액정 표시 장치의 경우 전체적인 투과율이 높고, 투과율의 지속성이 우수한 특성을 갖는다.
또한, 돌출 패턴(172, 272, 372)의 높이가 1.1㎛인 액정 표시 장치의 경우에는 시간의 경과에 따른 투과율의 변화가 적어 우수한 투과율 지속성을 갖는다.
따라서, 돌출 패턴(172, 272, 372)의 높이는 0.25~1.15㎛ 정도로 유지하는 것이 바람직하며, 돌출 패턴(172, 272, 372)의 높이가 0.3㎛, 0.7㎛ 및 1.1㎛ 부근에서 좋은 특성을 갖게 된다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 제3 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 12는 본 발명의 제3 실시예에 따른 액정 표시 장치의 배치도이고, 도 13은 도 12의 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
본 발명의 제3 실시예에 따른 액정 표시 장치는 제어 전극(84), 제1 및 제2 부화소 전극(82a, 82b)을 포함하며, 제어 전극(84)은 상술한 바와 같이, 박막 트랜지스터(Q2)를 통하여 인가된 제어 전압을 이용하여 액정 분자를 제어하게 된다.
제1 및 제2 부화소 전극(82a, 82b)은 소정의 간격으로 이격되어 전기적으로 절연되며, 소정의 형태로 서로 맞물려 화소 영역을 이루게 된다. 이와 같은 제1 및 제2 부화소 전극(82a, 82b)은 각각 별개의 박막 트랜지스터(Q1, Q3)에 연결된다.
제1 및 제2 부화소 전극(82a, 82b)은 게이트 선(22)을 기준으로 약 -45°~ +45°정도 기울어진 사선 방향으로 절개되어 분할될 수 있으며, 또한 이에 평행하게 제어 전극(84)을 배열함으로써, 화소 내의 액정 분자들을 4가지의 방향으로 기울어지도록 하여, 4방향에 대한 시인성을 확보할 수 있도록 할 수 있다. 이와 같은 제1 및 제2 부화소 전극(82a, 82b)의 배열은 본 발명의 일실시예에 해당하는 것으로서, 이밖에 다양한 방식으로 분할이 가능하며, 필요에 따라 세 개 이상의 부화소 전극으로 분할도 가능하다.
제1 및 제2 부화소 전극(82a, 82b)에 연결된 박막 트랜지스터를 각각 제1 및 제2 박막 트랜지스터(Q1, Q3)라 칭하며, 제어 전극(84)과 연결된 박막 트랜지스터(Q2)에 관해서는 기술을 생략한다.
제1 및 제2 박막 트랜지스터(Q1, Q3)는 각각 제1 및 제2 게이트 선(22, 22') 에 의하여 스위칭 동작되며, 제1 데이터선(26a)에 연결되어 데이터 전압을 제1 및 제2 부화소 전극(82a, 82b)에 인가한다. 즉, 제1 및 제2 박막 트랜지스터(Q1, Q3)의 스위칭 동작에 의하여 제1 및 제2 부화소 전극(82a, 82b)에 각각 서로 다른 데이터 전압이 인가될 수 있도록 한다.
이와 같이, 제1 및 제2 부화소 전극(82a, 82b)에 데이터 전압을 각각 인가하기 위하여 두 개의 게이트 선(22, 22') 및 하나의 데이터 선(26a)에 두 개의 박막 트랜지스터(Q1, Q3)를 형성하는 방법은 본 발명의 일실시예에 불과한 것이며, 이외에도 제1 및 제2 부화소 전극(82a, 82b)에 서로 다른 데이터 전압을 인가하기 위해 하나의 게이트 선에 두 개의 데이터 선을 이용하는 방식 등 다양한 방식으로 변형이 가능하다.
또한, 제어 전극(84)은 분할 형성되어 제1 및 제2 부화소 전극(82a, 82b) 별로 각각 다른 제어 전압을 인가할 수도 있다. 즉, 제1 및 제2 부화소 전극(82a, 82b)에 작용하는 제어 전극을 별도의 경로를 이용하여 제1 및 제2 부화소 전극(82a, 82b)에 인가되는 데이터 전압에 따라 각 부화소 전극에 필요한 제어 전압을 인가할 수 있다. 예를 들면, 제1 및 제2 부화소 전극(82a, 82b)에 인가되는 데이터 전압과 제어 전극에 인가되는 제어 전압의 상대값을 일정하게 유지시킬 수 있으며, 이때에는 제어 전극(84)을 각 부화소 전극 별로 분할하고 별도의 스위칭 소자를 이용하여 각각의 제어 전압을 제어할 수 있다.
한편, 제1 및 제2 부화소 전극(82a, 82b)은 도메인 분할 수단인 다수의 제1 및 제2 슬릿(83, 85)에 의해 다수의 영역으로 분할된다.
제1 슬릿(83)은 일정한 폭으로 개방된 개구 영역 형태로 제1 및 제2 부화소 전극(82a, 82b) 상에 형성되며, 제1 슬릿(83)에는 제어 전압이 인가되는 제어 전극(84)이 중첩되어 배치된다. 제1 슬릿(83)의 폭은 4~15㎛로 형성되는 것이 바람직하며, 제어 전극(84)의 폭은 4~10㎛로 형성하되 제1 슬릿(83)의 폭보다 좁게 형성하여, 제1 슬릿(83) 내부에 제어 전극(84)이 형성되도록 하는 것이 바람직하다. 이와 같은 제어 전극(84)에는 제1 및 제2 부화소 전극(82a, 82b) 보다 다소 높은 전압이 인가되는 것이 바람직하다.
제어 전극(84)이 내부에 형성된 제1 슬릿(83)의 양측에는 제2 슬릿(85) 등과 같은 도메인 형성 수단이 형성될 수 있다. 이와 같은 도메인 형성 수단 및 제1 슬릿(83)은 제1 및 제2 부화소 전극(82a, 82b)과 공통 전극(91)에 의해 생성되는 전계를 수정하여 다수의 영역에 서로 다른 전계를 형성하여 액정 분자의 배열 방향을 조절할 수 있도록 한다.
도 13을 참조하면, 액정 표시 장치의 한 화소는 박막 트랜지스터(Q1, Q2, Q3), 스토리지 축전기(Cst1, Cst2, Cst3) 및 액정 축전기(CLC1, CLC2)를 포함한다.
액정 축전기(CLC1, CLC2)는 공통 전극(91)과 각 부화소 전극에 의해 형성되며, 제1 액정 축전기(CLC1)와 제2 액정 축전기(CLC2)를 포함한다. 제1 액정 축전기(CLC1)는 제1 부화소 전극(82a)과 공통 전극(91)을 축전기의 각 단자로 하고, 그 사이에 액정층이 유전체로서 개재된다. 또한 제2 액정 축전기(CLC2)는 제2 부화소 전극(82b)과 공통 전극(91)을 축전기의 각 단자로 하고, 그 사이에 액정이 유전체로서 개재 된다.
스토리지 축전기(Cst1, Cst2, Cst3)는 스토리지 전극(27)과 이에 중첩되는 각 부화소 전극 및 제어 전극(84)에 의해서 형성되며, 제1, 제2 및 제3 스토리지 축전기(Cst1, Cst2, Cst3)를 포함한다. 제1 스토리지 축전기(Cst1)는 제1 부화소 전극(82a)과 스토리지 전극(27)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로서 개재되며, 제2 스토리지 축전기(Cst2)는 제1 부화소 전극(82a)과 스토리지 전극(27)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로서 개재된다. 또한, 제3 스토리지 축전기(Cst3)는 제어 전극(84)과 스토리지 전극(27)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로서 개재된다.
제1 및 제2 부화소 전극(82a, 82b)에는 각각 서로 다른 데이터 전압이 인가되며, 공통 전극(91)과 스토리지 전극(27)에는 공통 전압이 인가될 수 있다. 이와 같이 각 전극에 전압이 인가되면, 각 전극 사이에 전기장이 발생된다.
액정 분자는 각 전극 사이에 발생되는 전기장의 세기에 따라 달라지게 되며, 제1 부화소 전극(82a)과 제2 부화소 전극(82b)에는 서로 다른 전압이 인가되기 때문에 각 부화소 전극과 공통 전극 사이의 액정 분자는 서로 다른 기울기를 갖고 기울어지게 된다. 이로 인해 제1 및 제2 부화소의 휘도와 측면 시인성이 달라지게 된다. 따라서, 제1 및 제2 액정 축전기(CLC1, CLC2)와 제1 및 제2 스토리지 축전기(Cst1, Cst2)를 적절하게 조절하면 측면 시인성을 향상시킬 수 있다. 한편, 상술한 스토리 지 축전기(Cst1, Cst2, Cst3)는 본 발명의 일 실시예에 불과한 것으로서, 필요에 따라 변형하거나 제거가 가능하다.
이하, 도 14 내지 도 16을 참조하여, 본 발명의 제4 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다. 도 14는 본 발명의 제4 실시예에 따른 액정 표시 장치의 배치도이고, 도 15는 도 14의 액정 표시 장치를 XV- XV' 선으로 절개한 단면도이고, 도 16은 도 14의 액정 표시 장치의 등가 회도로이다.
본 발명의 제4 실시예에 따른 액정 표시 장치는 제어 전극(84), 제1 부화소 전극(82a), 제2 부화소 전극(82b) 및 결합 전극(68)을 포함한다.
제1 및 제2 부화소 전극(82a, 82b)은 소정의 간격으로 이격되어 전기적으로 절연되며, 소정의 형태로 서로 맞물려 화소 영역을 이루게 된다. 여기서 제1 부화소 전극(82a)은 박막 트랜지스터(Q1)에 연결되어 데이터 전압을 직접 인가 받으며, 제2 부화소 전극(82b)은 제1 부화소 전극(82a)과 결합 전극(68)의 결합 축전기에 의하여 제1 부화소 전극(82a) 보다 다소 낮은 전압이 인가된다.
제1 및 제2 부화소 전극(82a, 82b)은 게이트 선(22, 22')을 기준으로 약 -45°~ +45°정도 기울어진 사선 방향으로 절개되어 분할될 수 있으며, 또한 이에 평행하게 제어 전극(84)을 배열함으로써, 화소 내의 액정 분자들을 4가지의 방향으로 기울어지도록 하여, 4방향에 대한 시인성을 확보할 수 있도록 할 수 있다. 이와 같은 제1 및 제2 부화소 전극(82a, 82b)의 배열은 본 발명의 일실시예에 해당하는 것으로서, 이밖에 다양한 방식으로 분할이 가능하며, 필요에 따라 세 개 이상의 부화 소 전극으로 분할도 가능하다.
제1 및 제2 부화소 전극(82a, 82b)은 서로 커플링되어 작용한다. 즉, 제2 부화소 전극(82b)에 연결된 결합 전극(68)과 제1 부화소 전극(82a)은 사이에 유전체를 매개로 절연되고 서로 중첩되어 "결합 축전기"를 이루게 된다. 이로인해, 제1 부화소 전극(82a)에 데이터 전압이 인가되면, 제2 부화소 전극(82b)에는 제1 부화소 전극(82a)에 비해 낮은 전압이 인가된다.
또한, 결합 전극(68)은 반드시 제2 부화소 전극(82b)에 연결되는 것으로 한정할 것은 아니며, 제1 부화소 전극(82a)에 연결될 수 있다. 즉, 제1 부화소 전극(82a)에 연결된 결합 전극(68)과 제2 부화소 전극(82b)이 서로 중첩되어 "결합 축전기"를 이루게 되면, 제1 부화소 전극(82a)에 데이터 전압이 인가될 때 제2 부화소 전극(82b)에는 이보다 낮은 전압이 인가될 수 있다.
한편, 제1 및 제2 부화소 전극(82a, 82b)은 도메인 분할 수단인 다수의 제1 및 제2 슬릿(83, 85)에 의해 다수의 영역으로 분할된다.
제1 슬릿(83)은 일정한 폭으로 개방된 개구 영역 형태로 제1 및 제2 부화소 전극(82a, 82b) 상에 형성되며, 제1 슬릿(83)에는 제어 전압이 인가되는 제어 전극(84)이 중첩되어 배치된다. 제1 슬릿(83)의 폭은 4~15㎛로 형성되는 것이 바람직하며, 제어 전극(84)의 폭은 4~10㎛로 형성하되 제1 슬릿(83)의 폭보다 좁게 형성하여, 제1 슬릿(83) 내부에 제어 전극(84)이 형성되도록 하는 것이 바람직하다. 이와 같은 제어 전극(84)에는 제1 및 제2 부화소 전극(82a, 82b) 보다 다소 높은 전압이 인가되는 것이 바람직하다.
또한, 제어 전극(84)은 분할 형성되어 제1 및 제2 부화소 전극(82a, 82b) 별로 각각 다른 제어 전압을 인가할 수도 있다. 즉, 제1 및 제2 부화소 전극(82a, 82b)에 작용하는 제어 전극을 별도의 경로를 이용하여 제1 및 제2 부화소 전극(82a, 82b)에 인가되는 데이터 전압에 따라 각 부화소 전극에 필요한 제어 전압을 인가할 수 있다. 예를 들면, 제1 및 제2 부화소 전극(82a, 82b)에 인가되는 데이터 전압과 제어 전극에 인가되는 제어 전압의 상대값을 일정하게 유지시킬 수 있으며, 이때에는 제어 전극(84)을 각 부화소 전극 별로 분할하고 별도의 스위칭 소자를 이용하여 각각의 제어 전압을 제어할 수 있다.
제어 전극(84)이 내부에 형성된 제1 슬릿(83)의 양측에는 제2 슬릿(85) 등과 같은 도메인 형성 수단이 형성될 수 있다. 이와 같은 도메인 형성 수단 및 제1 슬릿(83)은 제1 및 제2 부화소 전극(82a, 82b)과 공통 전극(91)에 의해 생성되는 전계를 수정하여 다수의 영역에 서로 다른 전계를 형성하여 액정 분자의 배열 방향을 조절할 수 있도록 한다.
도 16을 참조하면, 액정 표시 장치의 한 화소는 박막 트랜지스터(Q1, Q2), 스토리지 축전기(Cst1, Cst2),결합 축전기(Ccp) 및 액정 축전기(CLC1, CLC2)를 포함한다.
액정 축전기(CLC1, CLC2)는 공통 전극(91)과 각 부화소 전극에 의해 형성되며, 제1 액정 축전기(CLC1)와 제2 액정 축전기(CLC2)를 포함한다. 제1 액정 축전기(CLC1)는 제1 부화소 전극(82a)과 공통 전극(91)을 축전기의 각 단자로 하고, 그 사이에 액 정층이 유전체로서 개재된다. 또한 제2 액정 축전기(CLC2)는 제2 부화소 전극(82b)과 공통 전극(91)을 축전기의 각 단자로 하고, 그 사이에 액정이 유전체로서 개재된다.
스토리지 축전기(Cst1 , Cst1)는 제1 스토리지 축전기(Cst1)와 제2 스토리지 축전기(Cst2)를 포함하며, 제1 스토리지 축전기(Cst1)는 스토리지 전극(27)과 이에 중첩되는 제1 부화소 전극(82a)에 의해 형성된다. 이러한 제1 스토리지 축전기(Cst1)는 제1 부화소 전극(82a)과 스토리지 전극(27)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로서 개재된다. 또한 제2 스토리지 축전기(Cst2)는 스토리지 전극(27)과 이에 중첩되는 제어 전극(84)에 의해 형성된다. 이러한 제2 스토리지 축전기(Cst2)는 제어 전극(84)과 스토리지 전극(27)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로서 개재된다.
결합 축전기(Ccp)는 제1 부화소 전극(82a)과 결합 전극(68)에 의해서 형성되는 것으로서, 제1 부화소 전극(82a)과 결합 전극(68)을 축전기의 각 단자로 하고, 그 사이에 보호막(70)이 유전체로 개재된다. 상술한 스토리지 축전기(Cst1 , Cst1) 및 결합 축전기(Ccp)에서의 유전체인 보호막(70)은 일 실시예에 불과한 것으로서, 이밖에 다양한 물질이 개재될 수 있다.
제1 부화소 전극(82a)에 데이터 전압이 인가되고, 공통 전극(91) 공통 전압이 인가되면, 제1 부화소 전극(82a)과 공통 전극(91) 사이에 전기장이 발생된다. 또한, 데이터 전압은 결합 축전기(Ccp)를 거쳐 제2 액정 축전기(CLC2)에 전달되어, 제2 부화소 전극(82b)과 공통 전극(91) 사이에 전기장을 발생시킨다.
액정 분자는 각 전극 사이에 발생되는 전기장의 세기에 따라 달라지게 되며, 제1 부화소 전극(82a)과 제2 부화소 전극(82b)에는 서로 다른 전압이 인가되기 때문에 각 부화소 전극과 공통 전극 사이의 액정 분자는 서로 다른 기울기를 갖고 기울어지게 된다. 즉, 데이터 전압이 직접 인가되는 제1 부화소 전극(82a)은 제1 부화소 전극(82a)과 결합 축전기(Ccp)를 이루는 결합 전극(68)으로부터 전압을 인가 받는 제2 부화소 전극(82b)에 비해 높은 전압이 유지된다. 이로 인해 제1 및 제2 부화소의 휘도와 측면 시인성이 달라지게 된다. 따라서, 제1 및 제2 액정 축전기(CLC1, CLC2)와 결합 축전기(Ccp) 및 스토리지 축전기(Cst1, Cst2)를 적절하게 조절하면 측면 시인성을 향상시킬 수 있다. 한편, 상술한 스토리지 축전기(Cst1, Cst2)는 본 발명의 일 실시예에 불과한 것으로서, 필요에 따라 변형하거나 제거가 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 따른 액정 표시 장치 및 그의 제조 방법에 의하면, 상대적으로 낮은 제어 전압을 제어 전극에 인가하여 텍스쳐 및 빛샘 현상을 제어할 수 있는 효과가 있다.

Claims (35)

  1. 절연 기판;
    상기 절연 기판 상에 형성된 게이트 선;
    상기 게이트 선과 절연되어 교차하는 데이터 선;
    상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터 상부에 배치되는 보호막;
    상기 박막 트랜지스터에 연결되고, 다수의 제1 슬릿에 의해 다수의 영역으로 구획된 화소 전극;
    상기 제1 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극;
    상기 제1 슬릿과 교대로 나란히 배치되며, 상기 화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단; 및
    상기 제어 전극과 상기 보호막 사이에 개재된 돌출 패턴을 더 포함하되,
    상기 제어 전극은 상기 돌출 패턴에 의해 상기 화소 전극보다 높게 위치하는 액정 표시 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제어 전극은 폭이 상기 제1 슬릿의 폭 보다 작고, 상기 제1 슬릿의 내부에 위치하는 액정 표시 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 돌출 패턴은 상기 제1 슬릿과 적어도 일부분 중첩되는 액정 표시 장치.
  6. 제 1항에 있어서,
    상기 돌출 패턴의 높이는 0.25 ~ 1.15㎛인 액정 표시 장치.
  7. 제 1항에 있어서,
    상기 돌출 패턴의 횡단면적은 하부에서 상부로 점차 작아지는 액정 표시 장치.
  8. 제 1항에 있어서,
    상기 돌출 패턴은 상기 제1 슬릿과 적어도 일부분 중첩되며, 상기 화소 전극과도 적어도 일부분 중첩되는 액정 표시 장치.
  9. 제 1항에 있어서,
    상기 제1 슬릿의 폭과 상기 제어 전극의 폭은 동일한 액정 표시 장치.
  10. 제 1항에 있어서,
    상기 제1 슬릿의 폭은 4 ~ 15㎛인 액정 표시 장치.
  11. 제 1항에 있어서,
    상기 제1 슬릿의 폭과 상기 제어 전극의 폭의 차는 0 ~ 10㎛이며, 상기 제어 전극이 상기 제1 슬릿 중앙부와 중첩되는 액정 표시 장치.
  12. 제 1항에 있어서,
    상기 제어 전극의 폭은 4 ~ 10㎛인 액정 표시 장치.
  13. 제 1항에 있어서,
    상기 제어 전극은 IZO 또는 ITO로 형성된 액정 표시 장치.
  14. 제 1항에 있어서,
    상기 제어 전극은 상기 화소 전극에 인가되는 구동 전압보다 높은 제어 전압이 인가되는 액정 표시 장치.
  15. 제 1항에 있어서,
    상기 도메인 형성 수단은 제2 슬릿인 액정 표시 장치.
  16. 제 1항에 있어서,
    상기 제1 슬릿 하부에 형성된 광 차단막을 더 포함하는 액정 표시 장치.
  17. 제 16항에 있어서,
    상기 광 차단막은 게이트선 또는 데이터선과 동일한 물질로 형성된 액정 표시 장치.
  18. 절연기판;
    상기 절연 기판 상에 형성된 게이트 선;
    상기 게이트 선과 절연되어 교차하는 데이터 선;
    상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 화소 전극;
    상기 화소 전극 위에 배치되고, 상기 화소 전극에 인가되는 구동 전압보다 높은 제어 전압이 인가되는 제어 전극; 및
    상기 제어 전극과 상기 화소 전극 사이에 개재된 돌출 패턴을 포함하되,
    상기 제어 전극은 상기 돌출 패턴에 의해 상기 화소 전극보다 높게 위치하는 액정 표시 장치.
  19. 제 18항에 있어서,
    상기 제어 전극과 교대로 나란히 배치되며, 상기 화소 전극을 다수의 영역으로 구획하는 슬릿을 더 포함하는 액정 표시 장치.
  20. 제 19항에 있어서,
    상기 돌출 패턴은 상기 슬릿과 적어도 일부가 중첩되는 액정 표시 장치.
  21. 제 18항에 있어서,
    상기 제어 전극 하부에 형성된 광 차단막을 더 포함하는 액정 표시 장치.
  22. 절연 기판;
    상기 절연 기판 상에 형성된 제1 및 제2 게이트 선;
    상기 제1 및 제2 게이트 선과 절연되어 교차하는 데이터 선;
    상기 제1 및 제2 게이트 선과 상기 데이터 선에 각각 연결되어 화소 마다 형성된 제1 및 제2 박막 트랜지스터;
    상기 제1 및 제2 박막 트랜지스터 상부에 배치되는 보호막;
    상기 제1 및 제2 박막 트랜지스터에 연결되고, 다수의 슬릿에 의해 다수의 영역으로 구획된 제1 및 제2 부화소 전극;
    상기 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극;
    상기 슬릿과 교대로 나란히 배치되며, 상기 제1 및 제2 부화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단; 및
    상기 제어 전극과 상기 보호막 사이에 개재된 돌출 패턴을 포함하되,
    상기 제어 전극은 상기 돌출 패턴에 의해 상기 화소 전극보다 높게 위치하는 액정 표시 장치.
  23. 삭제
  24. 제 22항에 있어서,
    상기 돌출 패턴은 상기 슬릿과 적어도 일부분이 중첩되는 액정 표시 장치.
  25. 제 22항에 있어서,
    상기 돌출 패턴의 높이는 0.25~1.15㎛인 액정 표시 장치.
  26. 제 22항에 있어서,
    상기 돌출 패턴은 상기 슬릿과 적어도 일부분이 중첩되며, 상기 화소 전극과도 적어도 일부분이 중첩되는 액정 표시 장치.
  27. 절연 기판;
    상기 절연 기판 상에 형성된 게이트 선;
    상기 게이트 선과 절연되어 교차하는 데이터 선;
    상기 게이트 선 및 상기 데이터 선에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터 상부에 배치되는 보호막;
    상기 박막 트랜지스터에 연결되고, 다수의 슬릿에 의해 다수의 영역으로 구획된 제1 부화소 전극;
    상기 제1 부화소 전극과 소정의 간격으로 분리되어 형성된 제2 부화소 전극;
    상기 제2 부화소 전극에 연결되며 상기 제1 부화소 전극과 절연되어 중첩되는 결합 전극;
    상기 슬릿과 적어도 일부가 중첩되도록 상기 보호막 상부에 배치되는 제어 전극;
    상기 슬릿과 교대로 나란히 배치되며, 상기 화소 전극을 다수의 영역으로 구획하는 도메인 형성 수단; 및
    상기 제어 전극과 상기 보호막 사이에 개재된 돌출 패턴을 포함하되,
    상기 제어 전극은 상기 돌출 패턴에 의해 상기 화소 전극보다 높게 위치하는 액정 표시 장치.
  28. 삭제
  29. 제 27항에 있어서,
    상기 돌출 패턴은 상기 슬릿과 적어도 일부분이 중첩되는 액정 표시 장치.
  30. 제 27항에 있어서,
    상기 돌출 패턴의 높이는 0.25~1.15㎛인 액정 표시 장치.
  31. 제 27항에 있어서,
    상기 돌출 패턴은 상기 슬릿과 적어도 일부분이 중첩되며, 상기 화소 전극과도 적어도 일부분이 중첩되는 액정 표시 장치.
  32. 절연 기판 상에 게이트 선을 형성하는 단계;
    상기 게이트 선과 절연되어 교차하는 데이터 선을 형성하는 단계;
    상기 게이트 선 및 상기 데이터 선 상부에 보호막을 형성하는 단계;
    상기 보호막 상에 돌출 패턴을 형성하는 단계; 및
    상기 보호막 상부에 다수의 제1 슬릿에 의해 다수의 영역으로 구획된 화소 전극 및 상기 제1 슬릿과 중첩되도록 상기 보호막 상부에서 상기 돌출 패턴 상에 배치되는 제어 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  33. 제 32항에 있어서,
    상기 제어 전극 및 상기 화소 전극은 동시에 패터닝되는 액정 표시 장치의 제조 방법.
  34. 삭제
  35. 절연 기판 상에 게이트 선을 형성하는 단계;
    상기 게이트 선과 절연되어 교차하는 데이터 선을 형성하는 단계;
    상기 게이트 선 및 상기 데이터 선 상부에 보호막을 형성하는 단계;
    상기 보호막 상에 다수의 제1 슬릿을 구비하는 화소 전극을 형성하는 단계;
    상기 화소 전극 및 상기 제1 슬릿에 의해 노출된 상기 보호막 상에 돌출 패턴용 절연막 및 전극용 도전막을 형성하는 단계;
    상기 전극용 도전막을 패터닝하여 상기 제1 슬릿과 중첩되는 제어 전극을 형성하는 단계; 및
    상기 돌출 패턴용 절연막을 패터닝하여 상기 화소 전극에 일부가 중첩되는 돌출 패턴을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
KR1020070044630A 2007-05-08 2007-05-08 액정 표시 장치 및 그의 제조 방법 KR101405339B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070044630A KR101405339B1 (ko) 2007-05-08 2007-05-08 액정 표시 장치 및 그의 제조 방법
US12/045,292 US7880845B2 (en) 2007-05-08 2008-03-10 Liquid crystal display with a control electrode partially overlapping slits forming domains with a pixel electrode and a protrusion pattern providing higher position for the control electrode than the pixel electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070044630A KR101405339B1 (ko) 2007-05-08 2007-05-08 액정 표시 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080099038A KR20080099038A (ko) 2008-11-12
KR101405339B1 true KR101405339B1 (ko) 2014-06-10

Family

ID=39969187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070044630A KR101405339B1 (ko) 2007-05-08 2007-05-08 액정 표시 장치 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US7880845B2 (ko)
KR (1) KR101405339B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382480B1 (ko) * 2007-09-12 2014-04-09 삼성디스플레이 주식회사 액정 표시 장치
KR101483623B1 (ko) * 2008-01-30 2015-01-16 삼성디스플레이 주식회사 액정 표시 장치
KR20090103461A (ko) 2008-03-28 2009-10-01 삼성전자주식회사 액정 표시 장치
US8760479B2 (en) 2008-06-16 2014-06-24 Samsung Display Co., Ltd. Liquid crystal display
TWI489186B (zh) * 2008-12-18 2015-06-21 Au Optronics Corp 液晶顯示面板
TWI393968B (zh) * 2008-12-18 2013-04-21 Au Optronics Corp 液晶顯示面板
KR20100092738A (ko) * 2009-02-13 2010-08-23 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
TWI399601B (zh) * 2009-05-27 2013-06-21 Innolux Corp 薄膜電晶體基板及液晶顯示面板
CN101968582B (zh) * 2009-07-27 2015-05-20 群创光电股份有限公司 液晶显示装置
TWI403811B (zh) * 2009-12-31 2013-08-01 Innolux Corp 具有多域垂直配向式畫素結構的基板及其製作方法、液晶顯示面板、液晶顯示裝置
KR101812776B1 (ko) 2010-09-27 2017-12-28 삼성디스플레이 주식회사 액정 표시 장치
CN102566170B (zh) * 2010-12-24 2015-04-01 群创光电股份有限公司 像素基板及其制作方法、液晶显示面板、液晶显示装置
KR102059641B1 (ko) 2013-03-06 2019-12-27 삼성디스플레이 주식회사 액정 표시 장치
KR102099963B1 (ko) 2014-03-04 2020-04-13 삼성디스플레이 주식회사 표시 장치
CN204331229U (zh) * 2014-12-03 2015-05-13 京东方科技集团股份有限公司 液晶屏
KR102317719B1 (ko) 2015-02-23 2021-10-26 삼성디스플레이 주식회사 액정 표시 장치
US10120242B2 (en) 2015-03-20 2018-11-06 Sony Corporation Liquid crystal display device
KR102471130B1 (ko) * 2016-02-17 2022-11-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102483751B1 (ko) * 2016-05-18 2023-01-02 삼성디스플레이 주식회사 액정 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081315A (en) 1998-05-07 2000-06-27 Nec Corporation Liquid crystal display apparatus
US6462798B1 (en) 1999-03-09 2002-10-08 Lg. Philips Lcd Co., Ltd. Multi-domain liquid crystal display device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2976948B2 (ja) 1997-10-06 1999-11-10 日本電気株式会社 液晶表示装置、その製造方法およびその駆動方法
JP4144953B2 (ja) 1998-12-28 2008-09-03 シャープ株式会社 液晶表示装置及びその製造方法
TW509810B (en) 1999-07-19 2002-11-11 Chi Mei Electronics Corp Liquid crystal display with wide viewing angle

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081315A (en) 1998-05-07 2000-06-27 Nec Corporation Liquid crystal display apparatus
US6462798B1 (en) 1999-03-09 2002-10-08 Lg. Philips Lcd Co., Ltd. Multi-domain liquid crystal display device

Also Published As

Publication number Publication date
US20080278651A1 (en) 2008-11-13
US7880845B2 (en) 2011-02-01
KR20080099038A (ko) 2008-11-12

Similar Documents

Publication Publication Date Title
KR101405339B1 (ko) 액정 표시 장치 및 그의 제조 방법
TWI416733B (zh) 薄膜電晶體陣列面板及具有此面板之液晶顯示器
US7483090B2 (en) Liquid crystal display having first and second subpixel electrodes connected to coupling electrode through respective contact holes and third subpixel electrode separated from the first two but capacitively coupled thereto
TWI382255B (zh) 液晶顯示器及其面板
KR101968257B1 (ko) 액정 표시 장치
US8085353B2 (en) Thin film transistor array panel having a pixel electrode including a first subpixel electrode and a second subpixel electrode connected to the drain electrode of the thin film transistor and a third subpixel electrode capacitively coupled to a coupling electrode extended from the drain electrode
US7999880B2 (en) Thin film transistor array panel and manufacturing method thereof
US20100025689A1 (en) Thin film transisitor array panel and manufacturing tmethod thereof
US20060061722A1 (en) Liquid crystal display and panel therefor
JP2004348130A (ja) 薄膜トランジスタ表示板及びこれを含む液晶表示装置
JP5337433B2 (ja) 液晶表示装置
KR20070003412A (ko) 액정 표시 장치 및 이의 제조 방법
KR20150029377A (ko) 표시 장치
KR20100065876A (ko) 액정 표시 장치 및 이의 제조 방법
US8675157B2 (en) Thin-film transistor display panel and liquid crystal display including the same
US20050237461A1 (en) Liquid crystal display and panel therefor
KR20090084176A (ko) 액정표시장치
KR101344874B1 (ko) 액정 표시 장치
KR101483623B1 (ko) 액정 표시 장치
KR20060102953A (ko) 액정 표시 장치
KR101971991B1 (ko) 액정표시장치 및 이의 제조방법
KR20060128564A (ko) 액정 표시 장치, 박막 트랜지스터 기판 및 그 제조 방법
KR20080100642A (ko) 액정 표시 장치
KR101528908B1 (ko) 액정 표시 장치
KR20080036367A (ko) 표시판

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 6