KR20060018397A - 박막 트랜지스터 표시판과 그 제조 방법 - Google Patents

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Abstract

기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 하부 금속막을 증착하는단계, 상기 하부 금속막을 사진 식각하여 상기 게이트선과 교차하고, 상기 반도체층과 직접 접촉하는 하부 금속막 패턴을 형성하는 단계, 상부 금속막을 증착하는 단계, 상기 상부 금속막을 사진 식각하여 동일한 층으로 서로 분리되어 있는 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선을 형성하며, 채널부의 반도체층을 노출시키며, 적어도 일부분이 상기 반도체층과 직접 접촉하는 상기 상부 금속막을 형성하는 단계, 상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계, 상기 제1 접촉 구멍을 덮는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법이다.
박막트랜지스터표시판, 슬릿, 마스크, 데이터패드

Description

박막 트랜지스터 표시판과 그 제조 방법{Thin film transistor array panel and manufacturing method thereof}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이고,
도 3, 도 6, 도 9, 도 12, 도 14는 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고,
도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 Va-Va' 선 및 Vb-Vb' 선을 따라 절단한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이고,
도 7a 및 도 7b는 각각 도 6에 도시한 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 절단한 단면도이고,
도 8a 및 도 8b는 각각 도 6에 도시한 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 절단한 단면도로서 도 6a 및 도 6b 다음 단계에서의 도면이고,
도 10a 및 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Ⅹa-Ⅹa' 선 및 Ⅹb-Ⅹb' 선을 따라 절단한 단면도이고,
도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Ⅹa-Ⅹa' 선 및 Ⅹb-Ⅹb' 선을 따라 절단한 단면도로서 각각 도 9a 및 도 9b의 다음 단계에서의 도면이고,
도 13a 및 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이며,
도 15a 및 도 15b는 각각 도 14에 도시한 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 121: 게이트선
129: 게이트 패드 124: 게이트 전극
140: 게이트 절연막 151, 154: 반도체
161, 163, 165: 저항성 접촉 부재 171p: 하부 데이터선 171q: 상부 데이터선 173: 소스 전극
175: 드레인 전극 179: 데이터 패드
180: 보호막 181, 182, 185: 접촉 구멍
190: 화소 전극 81, 82: 접촉 보조 부재 200: 채널부
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다.
이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다.
이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다.
이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다.
게이트선, 데이터선 및 화소 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
그 중 데이터선은 단일막 또는 이중막 이상으로 이루어질 수 있으며, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선은 낮은 비저항을 가지는 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 낮은 비저항 물질을 사용하는 것이 일반적이다.
그러나, 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 화소 전극을 형성하는 경우에 알루미늄 또는 알루미늄 합금의 소스 전극 및 드레인 전극과 ITO 또는 IZO의 화소 전극이 접촉하는 접촉부에서 알루미늄 또는 알루미늄 합금의 배선이 부식되거나 접촉부의 접촉 저항이 커지는 문제점이 발생한다.
또한, 소스 전극 및 드레인 전극을 알루미늄 또는 알루미늄 합금으로 형성하는 경우에는 n형 불순물이 고농도로 도핑되어 있는 층과 상기 소스 전극 및 드레인 전극이 채널부에서 접촉하는 부분에서 ohmic contact이 되지 않는 문제점이 발생한다.
따라서, 데이터 배선을 포함하여 소스 전극 및 드레인 전극에는 ITO 또는 IZO, n형 불순물이 고농도로 도핑되어 있는 반도체층과 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 형성하는 것이 일반적이다.
또한, ITO 또는 IZO, n형 불순물이 고농도로 도핑되어 있는 반도체층과의 접촉 특성이 우수한 다른 금속을 하부층에, 알루미늄 또는 알루미늄 합금을 상부층에 형성하여 알루미늄 또는 알루미늄 합금이 n형 불순물이 고농도로 도핑되어 있는 반도체층과 접촉되지 않도록 하고, ITO 또는 IZO와 알루미늄 또는 알루미늄 합금이 접촉하는 부분에서는 알루미늄 전면 ecth공정을 통하여 알루미늄 또는 알루미늄 합금을 제거하는 것이 일반적이다.
하지만, 이중 또는 삼중의 데이터 배선을 한 번의 사진식각 공정으로 형성함에 따라 데이터 배선의 단선(Data Open)에 취약한 문제점이 있으며, 알루미늄 전면 etch시 데이터 배선의 상부층인 알루미늄 또는 알루미늄 합금이 언더컷되어 접촉 불량이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 데이터 선을 두 번의 사진 식각 공정을 통해 형성함으로써, 상부 배선이 끊어지더라도 하부 배선에 의해서 단선(data open)되지 않는 박막 트랜지스터 표시판과 그 제조 방법을 제공하는 것이다.
또한, 제조 공정을 간소화하고, 드레인 전극(contact hole) 또는 게이트선 끝 부분(gate pad), 데이터선 끝 부분(data pad)의 접촉 구멍에서 상부 금속층이 언더컷되는 것을 방지하며, 접촉 특성이 우수한 박막 트랜지스터 표시판과 그 제조 방법을 제공하는 것이다.
상기한 문제점을 해결하기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 표시판과 그 제조 방법을 마련한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 하부 금속막을 증착하는 단계, 상기 하부 금속막을 사진 식각하여 상기 게이트선과 교차하고, 상기 반도체층과 직접 접촉하는 하부 금속막 패턴을 형성하는 단계, 상부 금속막을 증착하는 단계, 상기 상부 금속막을 사진 식각하여 동일한 층으로 서로 분리되어 있는 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선을 형성하며, 채널부의 반도체층을 노출시키며, 적어도 일부분이 상기 반도체층과 직접 접촉하는 상기 상부 금속막을 형성하는 단계, 상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계, 상기 제1 접촉 구멍을 덮는 화소 전극을 형성하는 단계로 이루어진다.
이러한, 박막 트랜지스터 표시판의 제조 방법은 상기 반도체층과 상기 하부 금속막 사이에 저항성 접촉 부재를 형성하는 단계, 상기 상부 금속막을 사진 식각하는 단계에서 상기 채널부에 노출된 상기 저항성 접촉 부재를 식각하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 소스 전극과 드레인 전극은 상기 상부 금속막만으로 이루어지고, 상기 상부 금속막은 상기 게이트선과 교차하도록 형성된 상기 하부 금속막을 캡핑하는 것이 바람직하다.
그리고, 상기 보호막을 형성하는 단계에서 상기 게이트선의 끝부분을 드러내는 제2 접촉 구멍을 형성하며, 상기 화소전극 형성 단계에서 상기 제2 접촉 구멍을 통하여 상기 게이트선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것이 바람직하고, 상기 보호막을 형성하는 단계에서 상기 데이터선의 끝부분을 드러내는 제3 접촉 구멍을 형성하며, 상기 화소전극 형성단계에서 상기 제3 접촉 구멍을 통하여 상기 데이터선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 게이트 절연막 위에 반도체층을 형성하는 단계 및 상기 반도체층 위에 상기 하부 금속막을 형성하는 단계는 상기 게이트선 위에 게이트 절연막, 반도체층, 저항성 접촉 부재를 연속하여 증착하는 단계 및 상기 저항성 접촉 부재 위에 상기 하부 금속막을 증착하는 단계, 상기 하부 금속막 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 하부 금속막, 저항성 접촉 부재 및 반도체층을 연속하여 식각 함으로써 제A 하부 금속막 패턴, 저항성 접촉 부재 패턴 및 반도체층 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 변화시켜 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 제A 하부 금속막 패턴을 식각 하여 게이트선과 교차하는 제B 하부 금속막 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
그리고, 상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하고, 상기 제1 감광막 패턴을 변화시켜 제2 감광막 패턴을 형성하는 단계에 있어서 애싱 공정을 통하여 제1 감광막 패턴을 변화시키며, 상기 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 것이 바람직하다.
또한, 상기 게이트선은 단일층 또는 이중층 이상으로 이루어지고, 상기 게이트선은 Al, Cr, Mo 중 어느 하나 또는 그 이상으로 이루어 지는 것이 바람직하다.
그리고, 상기 하부 금속막은 Al 또는 Al-alloy로 이루어지고, 상기 상부 금속막은 Cr 또는 Mo으로 이루어지며, 상기 화소 전극은 ITO로 이루어 지는 것이 바람직하다.
한편, 본 발명에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층과 직접 접촉하며, 상기 게이트선과 교차하여 형성되는 하부 금속막, 상기 반도체층 및 상기 하부 금속막 위에 형성되어 있고, 상기 하부 금속막과 함께 데이터선을 형성하며, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 동일한 층으로 서로 분리되어 있는 드레인 전극을 형성하며, 적어도 일부분이 상기 반도체층과 직접 접촉하는 상부 금속막, 상기 소스 전극과 연결된 상기 데이터선 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극을 노출시키는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소 전극을 포함한다.
이러한, 박막 트랜지스터 표시판은 상기 하부 금속막과 상부 금속막이 다른 평면 모양을 가지고, 상기 소스 전극과 상기 드레인 전극 사이의 채널부를 제외하고는 상기 반도체층과 동일한 평면 모양을 가지는 저항성 접촉 부재를 포함하며, 상기 드레인 전극의 경계선은 상기 제1 접촉 구멍의 경계선보다 바깥에 위치하는 것이 바람직하다.
또한, 상기 보호막은 상기 게이트선의 끝 부분을 드러내는 제2 접촉 구멍을 가지고, 상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제2 접촉 구멍을 통하여 상기 게이트선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하는 것이 바람직하다.
그리고, 상기 보호막은 상기 데이터선의 끝 부분을 드러내는 제3 접촉 구멍을 가지고, 상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제3 접촉 구멍을 통하여 상기 데이터선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하는 것이 바람직하다.
또한, 상기 게이트선 또는 데이터선의 끝부분의 경계선은 상기 제2 또는 제3 접촉 구멍의 경계선보다 바깥에 위치하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa'선과 IIb-IIb'선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 층, 즉 하부층과 그 위의 상부층을 포함한다. 하부층은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미 늄 계열의 금속으로 이루어진다. 이와는 달리, 상부층은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 상부층과 하부층의 조합의 바람직한 예로는 Cr/Al, Cr/Al-alloy 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층이나 Mo/Al, Mo/Al-alloy 등을 들 수 있다.
이와 같은 게이트선(121)은 단일층 또는 삼중층 또는 그 이상으로 이루어질 수도 있으며, Al, Cr, Mo 중 어느 하나 또는 그 이상으로 이루어 지는 것이 바람직하다.
도 2a 및 도 2b에서 게이트 전극(124)의 하부층과 상부층은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝 부분(또는 게이트 패드, gate pad)(129)의 하부층과 상부층은 각각 도면 부호 129p, 129q로 표시되어 있으며, 하부층(129p)과 상부층(129q)의 측면은 기판(110)의 표면에 대하여 각각 경사져 있고, 그 경사각은 약 30-80°이다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다.
선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 소스 전극(173)을 포함하는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수 쌍의 가지 및 그 사이 부분이 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있고 그 하부의 저항성 접촉 부재(163, 165)도 서로 분리되어 있으나, 반도체(151)는 이곳에서 끊어지지 않고 연결되어 채널부(200)를 형성한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171)은 하부 금속막(171p)과 그 위에 위치하며 상부 금속막(171q)을 포함한다. 데이터선(171)의 하부 금속막(171p)의 평면 모양과 상부 금속막(171q)의 평 면 모양은 약간 다른데, 도 1에 나타나 있듯이 상부 금속막(171q)의 폭이 하부 금속막(171p)의 폭보다 커서 하부 금속막(171p)을 완전히 덮고 있다. 데이터선(171)은 다른 부분과의 접촉을 위한 끝 부분(또는 데이터 패드, data pad)(179)를 가지고 있는데, 도 2a 및 도 2b에서 끝 부분(179)의 하부 금속막과 상부 금속막은 각각 도면 부호 179p, 179q로 표시되어 있다. 그러나, 소스 전극(173)과 드레인 전극(175)은 데이터선(171)의 상부 금속막(171q)과 동일한 재질로 이루어진 하나의 금속막만을 포함한다. 이와 같이, 하부 금속막(171p)과 상부 금속막(171q)은 전체적으로 다른 평면 모양을 가지고 있다.
하부 금속막(171p)과 상부 금속막(171q)의 조합의 바람직한 예로는 Al/Cr, Al-alloy/Cr 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층이나 Al/Mo, Al-alloy/Mo 등을 들 수 있다.
한편, 데이터선(171) 및 드레인 전극(175)은 삼중막 또는 그 이상으로 이루어질 수도 있으며, 그 조합의 바람직한 예로는 Mo/Al/Mo, Mo/Al-alloy/Mo, Mo-alloy/Al/Mo-alloy 등의 삼중막을 들 수 있다.
데이터선(171)의 하부 금속막(171p)과 상부 금속막(171q) 및 드레인 전극(175)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 저항성 접촉 부재(161, 165)는 소스 전극(173)과 드레인 전극(175)사이의 채널부(200)를 제외하고는 반도체층(151)과 동일한 평면 모양을 가진다. 또한, 반도체층(151)은 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 소스 전극(173)을 포함한 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 동일한 평면 형태를 가지도록 형성할 수 있다.
데이터선(171) 및 드레인 전극(175)과 노출된 반도체 부분 즉, 채널부(200)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 끝 부분(data pad)(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185) 및 접촉 구멍(182)이 구비되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 구비되어 있다.
이와 같이, 보호막(180)이 데이터선(171) 또는 게이트선(121)의 끝 부분(179, 129)을 드러내는 접촉부(182, 181)를 가지는 실시예는 외부의 구동 회로를 이방성 도전막을 이용하여 데이터선(171) 또는 게이트선(121)에 연결하기 위해 데이터선(171) 또는 게이트선(121)이 접촉부를 가지는 구조이며, 도 1에 도시되어 있듯이, 데이터선(171) 또는 게이트선(121)의 끝 부분(179, 129)은 필요에 따라 데이터선(171) 또는 게이트선(121)보다 넓은 폭을 가질 수도 있다.
한편, 게이트선(121)은 끝 부분(129)에 접촉 구멍을 가지지 않을 수도 있으며, 이러한 구조에서는 기판의 상부에 직접 게이트 구동 회로가 박막 트랜지스터와 동일 한 층으로 형성되어 있으며, 게이트선(121)의 끝 부분(129)은 게이트 구동 회로의 접촉부에 직접 연결된다.
접촉 구멍(181, 182, 185)은 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)과 드레인 전극(175)의 상부막을 드러내는데, 앞서 설명한 것처럼 상부막은 Al이 아닌 Mo이나 Cr으로 이루어진다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 IZO, ITO 또는 a-ITO 따위의 투명한 도전 물질로 이루어진다.
화소 전극(190)은 제1 접촉 구멍(187)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프 된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)(도시하지 않음)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극(도시하지 않음)은 게이트선(121)과 동일한 층으로 만들어 지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)를 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다.
접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
앞서 설명한 것처럼, 접촉 구멍(181, 182, 185)을 통하여 드러난 금속이 Al이 아닌 Cr이나 Mo이므로 접촉 보조 부재(81, 82) 및 화소 전극(190)과 게이트선(121), 데이터선(171) 및 드레인 전극(175)의 접촉 특성이 좋다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다.
이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1, 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 15b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 6, 도 9, 도 12, 도 14는 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고, 도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고, 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 Va-Va' 선 및 Vb-Vb' 선을 따라 절단한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이고, 도 7a 및 도 7b는 각각 도 6에 도시한 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 절단한 단면도이고, 도 8a 및 도 8b는 각각 도 6에 도시한 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 절단한 단면도로서 도 6a 및 도 6b 다음 단계에서의 도면이고, 도 10a 및 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Ⅹa-Ⅹa' 선 및 Ⅹb-Ⅹb' 선을 따라 절단한 단면도이고, 도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Ⅹa-Ⅹa' 선 및 Ⅹb-Ⅹb' 선을 따라 절단한 단면도로서 각각 도 9a 및 도 9b의 다음 단계에서의 도면이고, 도 13a 및 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이며, 도 15a 및 도 15b는 각각 도 14에 도시한 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 절단한 단면도이다.
먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리 등으로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부층과 상부층을 스퍼터링(sputtering) 따위로 차례로 증착하고, 감광막 패턴을 이용한 사진 식각 공정으로 상부층과 하부 층을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다. 도 4a 및 도 4b에서 도면 부호 124p, 124q는 각각 게이트 전극(124)의 하부층과 상부층을 나타내고, 도면 부호 129p, 129q는 각각 게이트선(121)의 끝 부분의 하부층과 상부층을 나타낸다.
게이트선(121)은 1,000 Å 내지 3,000 Å의 두께를 가지도록 증착 하는데, 그 예로 하부층(124p, 129p)은 알루미늄 계열 금속으로서 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도의 두께를 가지고, 게이트선(121)의 상부층(124q, 129q)은 IZO, ITO 또는 a-ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로서 약 500Å 정도의 두께를 가지는 것이 바람직하다.
알루미늄 계열 금속인 하부층(124p, 129p)의 패터닝은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8~15%)/HNO3(5~8%)/H3PO4(50~60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있으며, 상부층(124q, 129q)이 몰리브덴 또는 몰리브덴 합금인 경우에는 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있다.
다음으로, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착법(chemical vapor deposition, CVD) 등으로 연속하여 증착한다.
게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~500℃, 두 께는 2,000∼5,000Å 정도인 것이 바람직하다. 또한, 진성 비정질 규소층(150) 및 불순물 비정질 규소층(160)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다.
이어 알루미늄 또는 알루미늄-네오디뮴 합금 따위의 하부 금속막(170p)을 스퍼터링 등의 방법으로 약 2,500 의 두께로 증착한다. 스퍼터링 표적 재료로서 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.
다음 하부 금속막(170p) 위에 감광성 유기막(50)을 1 μm 내지 2 μm의 두께로 도포하고 그 위에 광마스크(40)를 정렬한다.
광마스크(40)는 투명한 기판(41)과 그 위의 불투명한 차광층(42)으로 이루어지며, 차광층(42)의 폭이 소정 값 이상인 차광 영역(B)과 일정 폭 이상 차광층(42)이 없는 투광 영역(A), 그리고 차광층(42)의 폭 및/또는 간격이 소정 값 이하인 슬릿형의 반투과 영역(C)을 포함한다.
이러한 광마스크(40)를 통하여 감광성 유기막(50)에 빛을 조사한 후 현상하면, 도 5a 및 도 5b에 도시한 빗금친 부분이 남는다. 즉, 마스크의 차광 영역(B)과 마주보며 두께가 두꺼운 제1 부분(52)과 반투과 영역(C)과 마주보며 두께가 제1 부분(52)에 비하여 얇은 제2 부분(54)이 남는다. 도면 부호 56(감광성 유기막 중 빗금이 없는 부분)은 현상 후 없어지는 부분을 의미한다.
제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로는 여러 가지가 있을 수 있는데, 반투과 영역에 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막을 구비하는 것이며, 도 5a 및 도 5b는 슬릿 패턴을 채용한 마스크를 보여주고 있다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 이에 대하여 상세하게 설명한다.
도 6a 내지 도 7b에 도시한 바와 같이, 남은 감광막 부분(52, 54)을 식각 마스크로 하부 금속막(170p), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)을 식각하여 복수의 하부 도전체(174p), 복수의 선형 불순물 반도체(164) 및 복수의 선형 진성 반도체(151)를 형성한다.
다음으로, 남은 감광막 부분(52, 54)에 애싱(ashing) 공정을 실시한다. 애싱 공정은 남은 감광막 부분(52, 54) 중 두께가 얇은 제2 부분(54)이 완전히 제거되는 시점을 애싱 종결 시점으로 하여 진행한다.
도 8a 및 도 8b는 애싱 공정을 진행한 후의 단면을 나타낸 것으로 제2 부분(54)은 애싱을 통하여 모두 제거되었고, 제1 부분(52)은 상부의 일부가 제거되어 감광막 부분(57)으로 변화한 것을 도시하고 있다.
이어 도 9, 도 10a 및 도 10b에 도시한 바와 같이, 나머지 감광막 부분(57)을 식각 마스크로 하여 하부 도전체(174p)를 식각하여 하부 데이터선(171p)을 형성한다. 도 9b에서 도면 부호 179p는 하부 데이터선(171p)의 끝 부분을 나타낸다.
이어 도 11a 및 도 11b에 도시한 바와 같이, Cr, Mo 따위의 상부 금속막(170q)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광성 유기막(70)을 1 μm 내지 2 μm의 두께로 도포하고 차광 영역과 투광 영역을 가지는 광마스크(도시하지 않음)를 정렬한다. 이러한 광마스크(도시하지 않음)를 통하여 감광성 유기막(70)에 빛을 조사한 후 현상하면, 도 10a 및 도 10b에 도시된 바와 같은 감광막(70) 패턴이 형성된다.
도 12, 도 13a 및 도 13b에 도시한 바와 같이, 남은 감광막 부분(70)을 식각 마스크로 상부 금속막(170q)을 식각하여 소스 전극(173)을 포함하는 데이터선(171)과 드레인 전극(175)을 형성하며, 소스 전극(173)과 드레인 전극(175) 사이에 위치한 채널부(200)의 불순물 반도체(164)를 노출시킨다.
그 후, 감광성 유기막(70)을 제거하고 상부 금속막(171q, 175)을 식각 마스크로 하여 소스 전극(173)과 드레인 전극(175) 사이의 채널부(200)에 노출된 불순물 반도체(164) 부분을 식각한다. 여기서 노출된 불순물 반도체(164) 부분은 감광성 유기막(70)을 제거하기 전에 감광성 유기막(70)을 식각 마스크로 하여 식각할 수도 있다. 이때, 식각은 저항성 접촉 부재(160)는 식각하면서 하부에 노출된 게이트 절 연막(140)은 식각되지 않는 조건에서 선택한다.
이어, 진성 반도체층(151, 154)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리를 하는 것이 바람직하다.
상부 금속막(171q, 175)은 ITO, IZO 또는 a-ITO와의 접촉 특성이 우수한 Cr, Mo, Mo-alloy 등으로 이루어지며, 약 500Å 정도 두께를 가지는 것이 바람직하다.
다음으로, 도 14, 도 15a 및 도 15b에 도시한 바와 같이, 질화규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 증착하여 보호막(180)을 형성하고, 그 상부에 감광막(도시하지 않음)을 도포한 다음, 마스크(도시하지 않음)를 이용한 사진 식각 공정으로 보호막(180) 또는 게이트 절연막(140)을 패터닝하여 게이트선의 끝부분(게이트 패드)(129), 데이터선의 끝부분(데이터 패드)(179) 및 드레인 전극(175)의 일부를 드러내는 복수의 접촉 구멍(181, 182, 185)를 형성한다. 이 때, 접촉 구멍(181, 182, 185)은 Cr으로 이루어진 상부층(129q, 179q, 175)만을 드러낸다.
이와 같이, 접촉 구멍(181, 182, 185)을 통해 드러난 상부막(129q, 179q, 175)이 알루미늄 계열 금속으로 이루어지지 않음에 따라 알루미늄 전면 식각 공정을 생략할 수 있고, 그리하여 알루미늄 전면 식각에 의하여 상부막(129q, 179q, 175)이 보호막(180) 또는 게이트 절연막(140) 아래로 언더컷될 염려가 없다.
따라서, 후술할 화소 전극(190) 또는 접촉 보조 부재(81, 82)와 제1, 2, 3 접촉 구멍(187, 181, 182)에 노출된 상부막이 접촉 불량되지 않는다.
다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 IZO, ITO 또는 a-ITO막을 스퍼터링 따위로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. 화소 전극(190)과 접촉 보조 부재(81, 82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO, ITO, a-ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다. IZO는 옥살산 등의 약산으로 식각할 수 있다.
접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉 구멍(187, 181, 182)를 통하여 노출되어 있는 드레인 전극(175) 일부, 게이트선(121) 끝 부분(129)의 상부층(129q)과 데이터선(171) 끝 부분(179)의 상부 금속막(179q) 및 화상 표시 부분(500)을 덮는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 박막 트랜지스터 표시판과 그 제조 방법은 데이터선을 두 번의 사진 식각 공정을 통해 형성함으로써, 상부 배선 이 끊어지더라도 하부 배선에 의해서 단선(data open)되지 않는 즉, 데이터선의 단선에 유리한 장점이 있다.
또한, 제조 공정이 간소화되고, 드레인 전극(contact hole) 또는 게이트선 끝 부분(gate pad), 데이터선 끝 부분(data pad)의 접촉 구멍에서 상부 금속층이 언더컷되는 것이 방지되며, 접촉 특성이 우수하여 접촉 불량이 발생하는 것을 방지할 수 있는 장점이 있다.

Claims (20)

  1. 기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 하부 금속막을 증착하는 단계,
    상기 하부 금속막을 사진 식각하여 상기 게이트선과 교차하고, 상기 반도체층과 직접 접촉하는 하부 금속막 패턴을 형성하는 단계,
    상부 금속막을 증착하는 단계,
    상기 상부 금속막을 사진 식각하여 동일한 층으로 서로 분리되어 있는 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하는 데이터선을 형성하며, 채널부의 반도체층을 노출시키며, 적어도 일부분이 상기 반도체층과 직접 접촉하는 상기 상부 금속막을 형성하는 단계,
    상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계, 그리고
    상기 제1 접촉 구멍을 덮는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체층과 상기 하부 금속막 사이에 저항성 접촉 부재를 형성하는 단 계,
    상기 상부 금속막을 사진 식각하는 단계에서 상기 채널부에 노출된 상기 저항성 접촉 부재를 식각하는 단계를 더 포함하는 것을 특징으로 하는
    박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에 있어서,
    상기 소스 전극과 드레인 전극은 상기 상부 금속막만으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에 있어서,
    상기 상부 금속막은 상기 게이트선과 교차하도록 형성된 상기 하부 금속막을 캡핑하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에 있어서,
    상기 보호막을 형성하는 단계에서 상기 게이트선의 끝부분을 드러내는 제2 접촉 구멍을 형성하며, 상기 화소전극 형성 단계에서 상기 제2 접촉 구멍을 통하여 상기 게이트선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에 있어서,
    상기 보호막을 형성하는 단계에서 상기 데이터선의 끝부분을 드러내는 제3 접촉 구멍을 형성하며, 상기 화소전극 형성단계에서 상기 제3 접촉 구멍을 통하여 상기 데이터선의 끝부분과 연결되어 있는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계 및 상기 반도체층 위에 상기 하부 금속막을 형성하는 단계는
    상기 게이트선 위에 게이트 절연막, 반도체층, 저항성 접촉 부재를 연속하여 증착하는 단계 및 상기 저항성 접촉 부재 위에 상기 하부 금속막을 증착하는 단계, 상기 하부 금속막 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 하부 금속막, 저항성 접촉 부재 및 반도체층을 연속하여 식각 함으로써 제A 하부 금속막 패턴, 저항성 접촉 부재 패턴 및 반도체층 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 변화시켜 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 제A 하부 금속막 패턴을 식각 하여 게이트선과 교차하는 제B 하부 금속막 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 감광막 패턴은 불투명 영역, 반투명 영역 및 투명 영역을 가지는 광마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 감광막 패턴을 변화시켜 제2 감광막 패턴을 형성하는 단계에 있어서,
    애싱 공정을 통하여 제1 감광막 패턴을 변화시키는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에 있어서,
    상기 애싱 공정은 광마스크의 반투명 영역에 대응하는 영역에 위치하는 제1 감광막 패턴을 제거하는 시점까지 진행하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제1항에 있어서,
    상기 게이트선은 단일층 또는 이중층 이상으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트선은 Al, Cr, Mo 중 어느 하나 또는 그 이상으로 이루어 지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제1항에 있어서,
    상기 하부 금속막은 Al 또는 Al-alloy로 이루어지며, 상기 상부 금속막은 Cr 또는 Mo으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  14. 제1항에 있어서,
    상기 화소 전극은 ITO로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  15. 기판,
    상기 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층과 직접 접촉하며, 상기 게이트선과 교차하여 형성되는 하부 금속막,
    상기 반도체층 및 상기 하부 금속막 위에 형성되어 있고, 상기 하부 금속막과 함께 데이터선을 형성하며, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 동일한 층으로 서로 분리되어 있는 드레인 전극을 형성하며, 적어도 일부분이 상기 반도체층과 직접 접촉하는 상부 금속막,
    상기 소스 전극과 연결된 상기 데이터선 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극을 노출시키는 제1 접촉 구멍을 가지는 보호막,
    상기 보호막 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  16. 제15항에 있어서,
    상기 하부 금속막과 상부 금속막은 다른 평면 모양을 가지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  17. 제15항에 있어서,
    상기 반도체층 위에 형성되며, 상기 소스 전극과 상기 드레인 전극 사이의 채널부를 제외하고는 상기 반도체층과 동일한 평면 모양을 가지는 저항성 접촉 부재를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  18. 제15항에 있어서,
    상기 드레인 전극의 경계선은 상기 제1 접촉 구멍의 경계선보다 바깥에 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 제15항에 있어서,
    상기 보호막은 상기 게이트선의 끝 부분을 드러내는 제2 접촉 구멍을 가지며,
    상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제2 접촉 구멍을 통하 여 상기 게이트선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.
  20. 제15항에 있어서,
    상기 보호막은 상기 데이터선의 끝 부분을 드러내는 제3 접촉 구멍을 가지며,
    상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제3 접촉 구멍을 통하여 상기 데이터선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.
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