KR20060020171A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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KR20060020171A
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추민형
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Abstract

본 발명은 기판, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 에치스타퍼, 상기 에치스타퍼 및 반도체층위에 형성되어 있는 저항성 접촉 부재, 상기 저항성 접촉 부재 위에 형성되어 있으며 하부막과 상부막의 이중층 구조를 가지며, 소스 전극 및 드레인 전극을 포함하는 데이터선, 상기 소스 전극, 드레인 전극 및 데이터선 위에 형성되어 있으며, 상기 에치스타퍼의 상부를 노출시키는 개구부를 가지는 보호막, 상기 보호막 위에 형성되어 있으며 상기 개구부를 통하여 상기 드레인 전극의 하부막과 접촉하는 화소 전극, 상기 보호막 위에 형성되어 있으며, 상기 개구부를 통하여 상기 소스 전극의 하부막과 접촉하며 상기 화소 전극에 대향하는 소스 덮개층을 포함하는 박막 트랜지스터 표시판에 대한 것이다.
상기와 같이 형성함으로써, 제조 공정에서 소스 덮개층 및 화소 전극을 이용하여 금속층 및 그 하부의 불순물 반도체층을 식각하여 채널을 형성하므로 사용 마스크의 수를 감소시킬 수 있다. 또한, 화소 전극과 드레인 전극간에 별도의 콘택홀을 형성할 필요가 없어서 공정이 단순화되며, 에치스타퍼를 반도체층의 상부에 형성하여 반도체층을 보호하도록 함으로써, 식각으로부터 반도체층이 보호되어 최적의 반도체층 두께를 적용할 수 있고 별도로 보호층을 더 형성할 필요가 없다.
IZO, 화소 전극, 박막 트랜지스터, 에치스타퍼

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL and MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 8 및 도 12는 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고,
도 6a 및 도 6b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도이고,
도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도로서, 도 6a 및 도 6b의 다음 단계에서의 도면이고,
도 9a 및 도 9b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도이고,
도 10a 및 도 10b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도로서, 도 9a 및 도 9b의 다음 단계에서의 도면이고,
도 11a 및 도 11b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도로서, 도 10a 및 도 10b의 다음 단계에서의 도면이고,
도 13a 및 도 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 121, 129 : 게이트선
124 : 게이트 전극 140 : 게이트 절연막
151, 154 : 반도체 161, 163, 164, 165 : 저항성 접촉 부재
171, 179 : 데이터선 173 : 소스 전극
175 : 드레인 전극
180 : 보호막 181, 182 : 접촉 구멍
189 : 개구부 190 : 도전성 투명막
193 : 소스 덮개층 195 : 화소 전극
81, 82 : 접촉 보조 부재 200 : 에치스타퍼
본 발명은 에치스타퍼(etch stopper)를 사용한 박막 트랜지스터 표시판 및 그 제조 방법에 대한 발명이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
이러한 액정 표시 장치용 박막 트랜지스터에서 에치스타퍼(etch stopper)를 반도체의 상부에 형성하여 사용하게 되는 경우에는 일반적으로 마스크 수가 하나 더 증가하게 되며, 마스크의 증가로 인하여 생산비용이 증가된다는 단점이 존재한다.
본 발명이 이루고자 하는 기술적 과제는 에치스타퍼(etch stopper)를 사용하지만 화소 전극을 이용하여 채널부를 식각하는 구조를 가지는 박막 트랜지스터 표시판으로써 제조 공정에서 마스크 수를 줄이며, 드레인 전극과 화소 전극이 별도의 접촉 구멍을 형성하지 않고 직접 연결되는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는 화소 전극을 이용하여 채널의 식각을 행하며, 드레인 전극과 화소 전극이 직접 연결되도록 형성한다.
구체적으로는, 기판, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 에치스타퍼, 상기 에치스타퍼 및 반도체층위에 형성되어 있는 저항성 접촉 부재, 상기 저항성 접촉 부재 위에 형성되어 있으며 하부막과 상부막의 이중층 구조를 가지며, 소스 전극 및 드레인 전극을 포함하는 데이터선, 상기 데이터선의 하부막과 연결되는 화소 전극을 포함하며, 상기 에치스타퍼가 형성되어 있는 채널 영역에는 상기 에치스타퍼의 위에 상기 저항성 접촉 부재가 형성되어 있고, 그 위에 상기 데이터선의 하부막이 형성되어 있고, 상 기 데이터선의 하부막 바로 위에 화소 전극이 형성되어 있는 박막 트랜지스터 표시판에 대한 것이며,
기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계, 상기 반도체층 위에 에치스타퍼를 형성하는 단계, 상기 반도체층 및 에치스타퍼 위에 불순물 반도체층을 적층하는 단계, 상기 불순물 반도체층의 상부에 하부 도전막과 상부 도전막을 증착하는 단계, 상기 상부 도전막, 상기 하부 도전막, 상기 불순물 반도체층 및 상기 반도체층을 사진 식각하는 단계, 보호막을 증착하는 단계, 상기 보호막을 사진 식각하여 채널부 상부의 상부 도전막을 노출시키는 개구부를 형성하는 단계, 상기 채널부의 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출시키는 단계, 상기 보호막 상부 및 개구부에 도전성 투명막을 적층하는 단계, 상기 도전성 투명막을 패터닝하여 소스 덮개층과 화소 전극을 형성하며, 이와 동시에 상기 채널부의 상부에 존재하는 하부 도전막도 함께 식각하는 단계, 상기 소스 덮개층과 상기 화소 전극을 마스크로하여 상기 채널부의 상부에 존재하는 상기 불순물 반도체층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대한 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 한편 게이트선(121)은 외부의 배선과 연결되기 위하여 게이트선의 끝부분(129)을 포함하여 형성된다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함한다. 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알 루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막과 상부막의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 본 실시예에서는 하부막은 Cr로 형성하고 상부막은 Al-Nd로 형성하였다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있으며, 도 2b에 도시한 바와 같이 끝부분(129)의 상부막(129q) 일부가 제거되어 하부막(129p)을 드러내고 있다. 게이트선(121)도 하부막(121p)과 상부막(121q)으로 이루어진다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer; 140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체의 돌출부(154)의 상부에는 에치스타퍼(200)가 형성되어 있다. 에치스타퍼(200)는 상부층의 식각시 반도체(154)를 보호한다. 한편, 상기 에치스타퍼 (200)와 반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 형성되어 있는 에치스타퍼(200)의 상부에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 또한 하부막(171p, 175p)과 그 위에 위치한 상부막(171q, 175q)으로 이루어진다. 게이트선(121)의 경우와 마찬가지로, 하부막(171p, 175p)과 상부막(171q, 175q)의 조합의 바람직한 예로는 Cr/Al, Cr/Al- Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 본 실시예에서는 게이트 전극과 마찬가지로 하부층은 Cr로 상부층은 Al-Nd로 형성하였다. 도 2a 및 도 2b에서 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로, 다른 부분과의 접촉을 위한 데이터(171)의 끝부분(179)의 하부막과 상부막은 각각 도면 부호 179p, 179q로 표시되어 있으며, 도 2a에 도시한 바와 같이 끝부분(179)의 상부막(179q) 일부가 제거되어 하부막(179p)을 드러내고 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 상부막(171q, 175q)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151) 및 에치스타퍼(200)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다.
데이터선(171) 및 드레인 전극(175)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 보호막은 게이트 절연막과 같은 질화규소를 이용하여 형성하는 것이 바람직하며, 본 실시예에서는 보호막을 질화규소로 형성한다.
보호막(180)에는 데이터선(171)의 끝부분(179), 게이트선(121)의 끝부분(129)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 181)이 구비되어 있다. 보호막(180)은 또한 에치스타퍼(etch stopper)의 상부를 노출하는 개구부(189)를 가진다.
접촉 구멍(181, 182)은 게이트선(121) 및 데이터선(171)의 끝부분(129, 179)의 하부막(129p, 179p)만을 드러내며, 그 경계는 상부막(129q, 179q)의 경계와 일치한다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(195), 소스 덮개층(193) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 도전성 투명막으로 이루어진다. ITO로도 형성될 수 있으나 본 실시예에서는 IZO를 사용한다. 이 경우, 드레인 전극(175)과 화소 전극(195)은 접촉 구멍을 통하여 형성되는 것이 아니라 직접 드레인 전극(175)의 하부층(175p)과 화소 전극(195)이 접촉하는 방식으로 형성된다. 직접 접촉에 의하여 화소 전극(195)은 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(195)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝부분(129) 및 데이터선의 끝부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게 이트선(121) 및 데이터선(171)의 각 끝부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. 도 2a 및 도 2b에 도시한 바와 같이 접촉 보조 부재(81, 82)는 게이트선의 끝부분(129)의 하부막(129p) 및 데이터선의 끝부분(179)의 하부막(179p)과 연결된다.
이상에서 살펴본 바와 같이 본 박막 트랜지스터 표시판은 화소 전극(195)과 드레인 전극(175)은 채널의 상부에서 직접 접촉하는 방식으로 형성되며, 반도체(154)를 보호하기 위한 에치스타퍼(etch stopper)를 포함하여 형성된다.
그러면, 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 13b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 5, 도 8 및 도 12는 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고, 도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고, 도 6a 및 도 6b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도이고, 도 7a 및 도 7b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도로서, 도 6a 및 도 6b의 다음 단계에서의 도면이고, 도 9a 및 도 9b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도이고, 도 10a 및 도 10b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도로서, 도 9a 및 도 9b의 다음 단계에서의 도면이고, 도 11a 및 도 11b는 각각 도 8에 도시한 박막 트랜지스터 표시판을 IXa-IXa' 선 및 IXb-IXb' 선을 따라 절단한 단면도로서, 도 10a 및 도 10b의 다음 단계에서의 도면이고, 도 13a 및 도 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 절단한 단면도이다.
먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리등의 절연 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 게이트선(121)은 하부막(121p)과 상부막(121q)의 이중막으로 이루어지며, 하부막(121p)은 약 500Å 두께의 Cr, 상부막(121q)은 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al-Nd으로 이루어진다.
도 5, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon) 및 질화규소(SiNx)를 순서대로 적층한 후 상부의 질화규소를 식각하여 에치스타퍼(stch stopper; 200)를 형성한다. 이 때, 상기 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon) 및 질화규소(SiNx)는 플라즈마 강화 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD)으로 증착한다. 그 위에 불순물 비정질 규소층(extrinsic amorphous silicon)을 플라즈마 강화 화학 기상 증착법으로 적층하고, 상기의 불순물 비정질 규소층의 상부에 하부 금속막 및 상부 금속막을 스퍼터링 따위로 연속하 여 적층한다. 그 후, 상부 및 하부 금속막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 상부 및 하부 도전체(174q, 174p), 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.
게이트 절연막(140)의 재료로는 질화규소(SiNx)가 좋으며 적층 온도는 250~500℃, 두께는 4,000∼5,000Å 정도인 것이 바람직하다. 에치스타퍼(200)는 상기 게이트 절연막(140)의 조건과 동일한 조건으로 적층하는 것이 바람직하며, 적층 두께는 상부의 불순물 반도체(164)를 식각할 때, 반도체층(154)을 보호할 수 있을 정도의 두께를 가지도록 형성해야하므로, 에치스타퍼(200)의 두께는 식각시간 및 조건에 따라서 정해진다. 한편, 진성 반도체(151) 및 불순물 반도체(164)의 두께는 각각 1900 Å 내지 2,500 Å, 500 Å 내지 600 Å 정도인 것이 바람직하다. 하부 도전체(174p)는 약 500Å 두께의 Cr, 상부 도전체(174q)는 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al-Nd으로 이루어진다. 여기서 상부 도전체(174q)의 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 130℃ 정도가 바람직하다.
다음으로, 도 7a 및 도 7b에 도시한 바와 같이, 2,000 Å 정도의 두께를 가지는 보호막(180)을 적층한다. 상기 보호막(180)은 질화규소로 형성하는 것이 바람직하다. 그 후, 도 8, 도 9a 및 도 9b에 도시한 바와 같이, 감광막을 식각하여 보호막(180)과 게이트 절연막(140)에 복수의 접촉 구멍(181, 182) 및 복수의 개구부(189)를 형성한다.
접촉 구멍(181)은 게이트선(121) 끝부분(129)의 상부막(129q)을 드러내고, 접촉 구멍(182)과 개구부(189)는 상부 도전체(174q)의 일부, 즉 도 1, 도 2a 및 도 2b를 참고로 설명하면, 데이터선(171) 끝부분(179)의 일부 및 소스 전극(173)과 드레인 전극(175) 사이 영역을 각각 드러낸다.
상기 접촉 구멍(181, 182) 및 개구부(189)가 형성되기 위해서 식각하는 보호막의 두께가 다르다. 게이트선(121) 끝부분(129) 상부에 형성되는 접촉 구멍(181)이 가장 두꺼운 두께를 식각해야 하며, 데이터선(171) 끝부분(179) 및 개구부(189)는 가장 얇은 두께를 식각해야 한다. 이러한 식각 두께의 차이로 인하여 노광 후 형성되는 감광막의 두께를 다르게 할 필요가 있다. 감광막의 두께를 다르게 형성하기 위하여 노광시 사용하는 마스크에 슬릿 패턴을 사용하여 노광량을 조절하는 방식이 일반적으로 사용된다. 슬릿 패턴에 의하여 노광을 적게 받은 부분은 현상할 때 남는 감광막의 두께가 노광이 전혀 안된 부분과 완전 노광된 부분의 중간 정도로 형성된다. 이렇게 형성된 감광막을 가지고 보호막을 식각한다. 본 발명에서는 게이트선(121) 끝부분(129) 접촉구멍(181) 부분에는 감광막이 형성되지 않으며, 데이터선(171) 끝부분(179) 접촉 구멍(182)과 개구부(189)가 형성되는 부분에는 얇은 두께의 감광막을 형성하고, 그 외의 부분은 얇은 두께의 감광막에 비하여 2배 이상의 두께를 가지는 감광막을 형성한다. 상기 감광막의 두께는 식각시간 및 식각조건을 고려하여 정해진다. 감광막을 형성한 후 식각하여 접촉 구멍(181, 182)에 해당하는 보호막에 구멍을 형성한다. 본 단계에서의 식각을 통하여 도 9a 및 도 9b에 도시한 바와 같이 형성하는 것도 가능하나, 보호막을 일정 부분 남도록 식각한다. 그 후, 에치백에 의하여 데이터선(171) 끝부분(179) 접촉 구멍(182)과 개구부(189)가 형성되는 부분의 얇은 감광막을 제거한 후, 다시 보호막을 식각하여 완전한 접촉 구멍(181, 182) 및 개구부(189)를 형성한다.
이어 도 10a 및 10b에 도시한 것처럼, 감광막을 제거한 상태에서 게이트선(121) 끝부분(129)의 상부막(129q)과 상부 도전체(174q)의 노출된 부분을 제거하여 하부막(129p)과 하부 도전체(174p)를 드러내는 한편, 데이터선(171)의 소스 전극(173)과 드레인 전극(175)의 상부막(173q, 175q)을 완성한다. 이때 게이트선(121) 끝부분(129)의 상부막(129q) 및 상부 도전체(174q)의 식각 조건은 하부막(129p) 및 하부 도전체(174p)가 식각되지 않도록 설정하는 것이 바람직하다. 그리고, 이 경우 식각되는 상부 도전체(174q)는 보호막(180)의 밑으로 과식각되어 언더컷이 발생할 수 있다.
다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 도전성 투명막을 스퍼터링으로 적층한다. 그 후 도 12 및 도 13a, 도 13b에 도시한 바와 같이 적층된 도전성 투명막과 채널 상부의 하부 금속막(174p)을 사진 식각하여 복수의 화소 전극(195), 소스 덮개층(193)과 복수의 접촉 보조 부재(81, 82)를 형성하는 한편, 하부 도전체(173p, 175p)를 완성한다. 화소 전극(195), 소스 덮개층(193)과 접촉 보조 부재(81, 82)의 재료로 ITO를 사용할 수도 있으나 본 실시예에서는 도 12 및 도 13a, 도 13b에 도시한 바와 같이 도전성 투명막과 그 하부의 Cr로 형성된 금속막(174p)을 크롬 에천트(etchant)로 함께 식각하기 위하여 도전성 투명막은 IZO를 사용한다.
접촉 보조 부재(81, 82)와 화소 전극(195) 및 소스 덮개층(193)은 접촉 구멍(181, 182) 및 개구부(189)를 통하여 노출되어 있는 게이트선(121) 끝부분(129)의 하부막(129p), 데이터선(171) 끝부분(179)의 하부막(179p) 및 드레인 및 소스 전극(175p, 173p)을 덮는다.
마지막으로, 도 1, 도 2a 및 도 2b에 도시된 바와 같이, 불순물 반도체(164)를 소스 덮개층(193)과 화소 전극(195)을 마스크로 하여 식각하여 소스 전극(173) 하부의 불순물 반도체(163)와 드레인 전극(175) 하부의 불순물 반도체(165)를 형성하며, 에치스타퍼(200)를 노출시킨다.
본 실시예에서는 불순물 반도체(164)를 식각하는 단계이후에 질화막을 증착하여 반도체층(151)을 보호하는 공정이 필요없다. 이는 에치스타퍼가 반도체층(151)을 보호하고 있기 때문이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 에치스타퍼를 형성하고, 소스 덮개층 및 화소 전극을 이용하여 채널을 형성하는 방식으로 제조된 박막 트랜지스터와 그 제조 방법은 공정에서 소스 덮개층 및 화소 전극을 이용하여 금속층 및 그 하부의 불순물 반도체층을 식각하여 채널을 형성하므로 마스크의 수가 적게 필요하다. 또한, 화소 전극과 드레인 전극간에 별도의 콘택홀을 형성할 필요가 없어서 공정이 단순화되며, 에치스타퍼를 반도체층의 상부에 형성하여 반도체층이 보호되어 최적의 반도체층 두께를 적용할 수 있고 별도로 보호층을 더 형성할 필요가 없다.

Claims (7)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 에치스타퍼,
    상기 에치스타퍼 및 반도체층위에 형성되어 있는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 형성되어 있으며 하부막과 상부막의 이중층 구조를 가지며, 소스 전극 및 드레인 전극을 포함하는 데이터선,
    상기 데이터선의 하부막과 연결되는 화소 전극을 포함하며,
    상기 에치스타퍼가 형성되어 있는 채널 영역에는 상기 에치스타퍼의 위에 상기 저항성 접촉 부재가 형성되어 있고, 그 위에 상기 데이터선의 하부막이 형성되어 있고, 상기 데이터선의 하부막 바로 위에 화소 전극이 형성되어 있는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 화소 전극에 대향하며, 상기 소스 전극의 하부막과 접촉하는 소스 덮개층을 더 포함하는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 소스 전극, 드레인 전극 및 데이터선 위에 형성되어 있으며, 상기 에치스타퍼의 상부를 노출시키는 개구부를 가지는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 화소 전극은 IZO로 형성되어 있으며, 상기 데이터선의 하부막은 크롬(Cr)으로 형성되어 있는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 데이터선의 상부막은 Al-Nd로 형성되어 있는 박막 트랜지스터 표시판.
  6. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계,
    상기 반도체층 위에 에치스타퍼를 형성하는 단계,
    상기 반도체층 및 에치스타퍼 위에 불순물 반도체층을 적층하는 단계,
    상기 불순물 반도체층의 상부에 하부 도전막과 상부 도전막을 증착하는 단계,
    상기 상부 도전막, 상기 하부 도전막, 상기 불순물 반도체층 및 상기 반도체층을 사진 식각하는 단계,
    보호막을 증착하는 단계,
    상기 보호막을 사진 식각하여 채널부 상부의 상부 도전막을 노출시키는 개구부를 형성하는 단계,
    상기 채널부의 상기 상부 도전막을 제거하여 상기 하부 도전막을 노출시키는 단계,
    상기 보호막 상부 및 개구부에 도전성 투명막을 적층하는 단계,
    상기 도전성 투명막을 패터닝하여 소스 덮개층과 화소 전극을 형성하며, 이와 동시에 상기 채널부의 상부에 존재하는 하부 도전막도 함께 식각하는 단계,
    상기 소스 덮개층과 상기 화소 전극을 마스크로하여 상기 채널부의 상부에 존재하는 상기 불순물 반도체층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 하부 도전막은 크롬(Cr)으로 형성되어 있으며, 상기 도전성 투명막은 IZO로 형성되어 상기 도전성 투명막을 패터닝하여 소스 덮개층과 화소 전극을 형성하며, 이와 동시에 상기 채널부의 상부에 존재하는 하부 도전막도 함께 식각하는 단계에서는 크롬 에천트(etchant)를 사용하여 상기 소스 덮개층과 상기 화소 전극을 형성하는 도전성 투명막과 상기 하부 도전막을 함께 식각하는 박막 트랜지스터 표시판의 제조 방법.
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