KR20050079717A - 박막 트랜지스터 표시판과 그 제조 방법 - Google Patents

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Abstract

기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 증착하는 단계, 상기 반도체층 위에 하부 금속막을 증착하는 단계, 상기 하부 금속막의 사진 식각을 통하여 소스 전극을 포함한 데이터선과 드레인 전극을 형성하며 채널부의 반도체층을 노출시키는 단계, 상부 금속막을 증착하는 단계, 상기 상부 금속막을 제1 식각 공정에 의하여 적어도 상기 데이터 배선의 일부 및 채널부를 덮는 상기 상부 금속막 패턴을 형성하는 단계, 상기 반도체층의 노출된 부분을 식각하는 단계, 상기 상부 금속막 패턴을 제2 식각 공정에 의하여 적어도 상기 채널부를 드러내는 단계, 상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극의 상기 하부 금속막을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계, 상기 제1 접촉 구멍을 덮는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법이다.

Description

박막 트랜지스터 표시판과 그 제조 방법{Thin film transistor array panel and manufacturing method thereof}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다. 그 중 데이터선은 단일막 또는 이중막 이상으로 이루어질 수 있으며, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선은 낮은 비저항을 가지는 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같은 낮은 비저항 물질을 사용하는 것이 일반적이다. 그러나, 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 화소 전극을 형성하는 경우에 알루미늄 또는 알루미늄 합금의 드레인 전극과 ITO 또는 IZO의 화소 전극이 접촉하는 접촉부에서 알루미늄 또는 알루미늄 합금의 배선이 부식되거나 접촉부의 접촉 저항이 커지는 문제점이 발생한다. 또한, 규소로 이루어진 반도체층과 연결되는 데이터선을 알루미늄 또는 알루미늄 합금으로 형성하는 경우에는 알루미늄이 반도체층으로 확산되어 배선이 손상되는 문제점이 발생한다. 따라서, 데이터 배선에는 ITO 또는 IZO, 또는 반도체층과 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 형성하는 것이 일반적이다.
하지만, 이중 또는 삼중의 데이터 배선을 한 번의 사진식각 공정으로 형성함에 따라 데이터 배선이 단선(Data Open)되는 문제점이 발생한다.
또한, 드레인 전극(drain electrode) 또는 데이터선 끝 부분(data pad)에서 ITO 또는 IZO와 접촉 특성이 우수한 금속을 접촉 시키기 위해 Al 전면 etch시 Al 또는 Al alloy등의 상부 금속막이 언더컷되어 접촉 불량이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 데이터 선을 두 번의 사진 식각 공정을 통해 형성함으로써, 상부 배선이 끊어지더라도 하부 배선에 의해서 단선(data open)되지 않는 박막 트랜지스터 표시판과 그 제조 방법을 제공하는 것이다.
또한, 드레인 전극 또는 데이터선 끝 부분(data pad)의 접촉 구멍에서 상부 금속막이 언더컷되는 것을 방지하며, 상기 접촉 구멍에 노출된 하부 금속막과 화소전극 또는 접촉 보조 부재 사이의 접촉 저항을 줄일 수 있는 박막 트랜지스터 표시판과 그 제조 방법을 제공하는 것이다.
상기한 문제점을 해결하기 위하여 본 발명에 따른 박막 트랜지스터 표시판은 데이터선을 두 번의 사진 식각 공정을 통해 형성한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 증착하는 단계, 상기 반도체층 위에 하부 금속막을 증착하는 단계, 상기 하부 금속막의 사진 식각을 통하여 소스 전극을 포함한 데이터선과 드레인 전극을 형성하며 채널부의 반도체층을 노출시키는 단계, 상부 금속막을 증착하는 단계, 상기 상부 금속막을 제1 식각 공정에 의하여 적어도 상기 데이터 배선의 일부 및 채널부를 덮는 상기 상부 금속막 패턴을 형성하는 단계, 상기 반도체층의 노출된 부분을 식각하는 단계, 상기 상부 금속막 패턴을 제2 식각 공정에 의하여 적어도 상기 채널부를 드러내는 단계, 상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극의 상기 하부 금속막을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계, 상기 제1 접촉 구멍을 덮는 화소전극을 형성하는 단계로 이루어진다.
이러한 박막 트랜지스터 표시판의 제조 방법은 상기 상부 금속막의 제2 식각 공정에서 상기 채널부 및 상기 드레인 전극의 상기 상부 금속막을 제거하는 것이 바람직하다.
또한, 상기 보호막 형성 단계에서 상기 데이터선의 끝부분에 제2 접촉 구멍을 형성하며, 상기 제2 접촉 구멍은 상기 하부 금속막 만으로 이후어지고, 화소전극 형성 단계에서 상기 제2 접촉 구멍의 상기 하부 금속막을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 상부 금속막의 제1 식각 공정에서 상기 제1 및 제2 접촉 구멍의 주변 영역의 상기 상부 금속막을 함께 제거하는 것이 바람직하며, 상기 제1 및 제2 접촉 구멍 내에는 상기 상부 금속막을 잔존시킬 수 있으며, 상기 보호막을 형성하는 단계에서 상기 제1 및 제2 접촉 구멍 내에 잔존하는 상기 상부 금속막을 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 게이트선은 하부막과 상부막을 포함할 수 있고, 상기 보호막을 형성하는 단계에서 상기 게이트 절연막을 함께 식각하여 상기 게이트선의 상기 상부막 일부를 노출하는 것이 바람직하며, 상기 제1 및 제2 접촉 구멍 내에 잔존하는 상기 상부 금속막을 제거하는 단계에서 상기 게이트선 상부막의 노출된 부분을 함께 제거하여 상기 게이트선의 상기 하부막 일부를 노출하고, 상기 화소전극 형성 단계에서 상기 게이트선 하부막의 노출된 부분을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고, 상기 게이트선의 상부막과 상기 상부 금속막은 Cr으로 이루어지며, 상기 게이트선의 하부막과 상기 하부 금속막은 Al 또는 Al-Nd 합금으로 이루어지고, 상기 반도체층은 진성 반도체막과 불순물 반도체막을 포함하며, 상기 상부 금속막의 제2 식각 공정 후에 상기 불순물 반도체막의 노출된 부분을 제거하는 단계를 더 포함하는 것이 바람직하다.
한편, 본 발명에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 저항성 접촉 부재, 상기 저항성 접촉 부재 위에 형성되어 있고, 하부 금속막과 상부 금속막을 포함하며 상기 하부 금속막과 상부 금속막이 다른 평면 모양을 가지는 데이터선 및 드레인 전극, 상기 데이터선 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극을 노출시키는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소전극을 포함한다.
또한, 상기 드레인 전극은 상기 하부 금속막 만으로 이루어지고, 상기 드레인 전극의 경계선은 상기 제1 접촉 구멍의 경계선보다 바깥에 위치하며, 상기 하부 금속막은 Cr으로 이루어지고, 상기 상부 금속막은 Al 또는 Al-Nd로 이루어는 것이 바람직하다.
그리고, 상기 보호막은 상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍을 가지며, 상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제2 접촉 구멍을 통하여 상기 데이터선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하며, 상기 데이터선의 끝부분은 상기 하부 금속막 만으로 이루어 진 것이 바람직하다.
또한, 상기 데이터선의 끝부분의 경계선은 상기 제2 접촉 구멍의 경계선보다 바깥에 위치하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa'선과 IIb-IIb'선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함한다. 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막과 상부막의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝 부분(또는 게이트 패드, gate pad)(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있으며, 게이트선(121)의 끝 부분(129)의 상부막(129q) 일부가 제거되어 하부막(129p)을 드러내고 있다.
하부막(129p)과 상부막(129q)의 측면은 각각 경사져 있으며, 그 경사각은 기판의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 소스 전극(173)을 포함하는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수 쌍의 가지 및 그 사이 부분이 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있고 그 하부의 저항성 접촉 부재(161, 165)도 서로 분리되어 있으나, 상기 반도체(151)는 이곳에서 끊어지지 않고 연결되어 채널부(200)를 형성한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171)은 하부 금속막(171p)과 그 위에 위치한 상부 금속막(171q)으로 이루어지는데, 도 2a에서 소스 전극(173)의 하부 금속막과 상부 금속막은 각각 173p, 173q로 나타나 있다. 데이터선(171)의 하부 금속막(171a)의 평면 모양과 상부 금속막(171q)의 평면 모양은 약간 다른데, 예를 들면 도 1에 나타나 있듯이 상부 금속막(171q)의 폭이 하부 금속막(171p)의 폭보다 크다. 또한 소스 전극(173)의 가지 부분 및 다른 부분과의 접촉을 위한 끝 부분(data pad)(179)은 하부 금속막(179p)만으로 이루어진다. 드레인 전극(175) 또한 하부 금속막(175p)만으로 이루어진다. 하부 금속막(171p, 175p)과 상부 금속막(171q)의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다.
한편, 데이터선(171) 및 드레인 전극(175)은 단일막 또는 삼중막으로 이루어질 수도 있다.
데이터선(171)의 하부 금속막(171p)과 상부 금속막(171q) 및 드레인 전극(175p)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
상기의 저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 반도체(151)는 박막 트랜지스터가 위치하는 돌출부 (154)를 제외하면 데이터선(171)의 하부 금속막(171p, 173p), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다.
데이터선(171) 및 드레인 전극(175)과 노출된 반도체 부분 즉, 채널부(200)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 끝 부분(data pad)(179)을 각각 드러내는 복수의 제1 접촉 구멍(contact hole)(182) 및 제2 접촉 구멍(185)이 구비되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(gate pad)(129)을 드러내는 복수의 접촉구(181)가 구비되어 있다. 이와 같이, 보호막(180)이 데이터선(171) 또는 게이트선(121)의 끝 부분(179, 129)을 드러내는 접촉부(185, 182)를 가지는 실시예는 외부의 구동 회로를 이방성 도전막을 이용하여 데이터선(171) 또는 게이트선(121)에 연결하기 위해 데이터선(171) 또는 게이트선(121)이 접촉부를 가지는 구조이며, 도 1에 도시되어 있듯이, 데이터선(171) 또는 게이트선(121)의 끝 부분(179, 129)은 필요에 따라 데이터선(171) 또는 게이트선(121)보다 넓은 폭을 가질 수도 있다. 한편, 게이트선(121)은 끝 부분(129)에 접촉부를 가지지 않을 수도 있으며, 이러한 구조에서는 기판의 상부에 직접 게이트 구동 회로가 박막 트랜지스터와 동일한 층으로 형성되어 있으며, 게이트선(121)의 끝 부분(129)은 게이트 구동 회로의 접촉부에 직접 연결된다.
접촉부(182, 185, 181)는 드레인 전극(175) 및 데이터선(171) 또는 게이트선(121)의 끝 부분(179, 129)을 드러내는데, 이러한 접촉부(182, 185, 181)에는 이후에 형성되는 ITO 또는 IZO의 도전막과 접촉 특성을 확보하기 위하여 알루미늄 계열의 도전막이 드러나지 않는 것이 바람직하다. 또한, 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)의 하부 금속막(175p, 179p) 경계선은 제1, 2 접촉 구멍(182, 185)의 경계선의 바깥에 위치한다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 IZO, ITO 따위의 투명한 도전 물질로 이루어진다.
화소 전극(190)은 제1 접촉 구멍(182)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극은 게이트선(121)과 동일한 층으로 만들어지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.
접촉 보조 부재(81, 82)는 접촉부(181, 182)를 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1, 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 19b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.
먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리 등으로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링 (sputtering) 따위로 차례로 증착하고, 감광막 패턴을 이용한 사진 식각 공정으로 상부막과 하부막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다. 게이트선(121)의 하부막(121p)은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며, 약 500Å 정도의 두께를 가지는 것이 바람직하다. 게이트선(121)의 상부막(121q)은 알루미늄 계열 금속으로 이루어지며, 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께를 가진다.
알루미늄 계열 금속인 상부막(121q)의 패터닝은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH (8~15%)/HNO3(5~8%)/H3PO4(50~60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있으며, 하부막(121p)이 몰리브덴 또는 몰리브덴 합금인 경우에는 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있다.
도 5, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착법(chemical vapor deposition, CVD)으로 연속하여 증착하고, 하부 금속막을 스퍼터링 따위로 적층한 다음, 하부 금속막을 사진 식각하여 복수의 소스 전극 하부막(173p)을 각각 포함하는 복수의 데이터선 하부막(171p) 및 복수의 드레인 전극 하부막(175p)을 형성하며, 소스 전극 하부막(173p)과 드레인 전극 하부막(175p) 사이에 위치한 채널부(200)의 불순물 비정질 규소층(160)을 노출시킨다. 여기에서 드레인 전극 하부막(175p)은 다른 부분과의 접촉을 위하여 폭이 확장된 확장부를 가진다.
게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 진성 반도체층(150) 및 불순물 비정질 규소층(160)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다. 또한, 상기 하부 금속막(171p, 175p)은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며, 약 500Å 두께를 가지는 것이 바람직하며, 본 실시예에서는 크롬으로 이루어진다.
다음으로, 도 7 및 도 8a에 도시한 바와 같이, 상부 금속막(170q)을 스퍼터링 따위로 증착하고, 그 위에 감광막(40)을 도포한다. 그 후, 마스크(400)를 통하여 감광막(40)에 빛을 조사한 후 현상하여, 도 8b에 도시한 바와 같은 감광막 패턴(40a, 40b, 40c, 40d)을 형성한다. 이때, 감광막 패턴(40a, 40b, 40c, 40d) 중에서 채널부(200) 및 그에 인접한 소스 전극 하부막(173p)의 가지 부분과 드레인 전극 하부막(175p) 일부분 위의 영역(C)에 위치한 부분(40c)은, 데이터선 끝 부분 하부막(179p) 위의 영역(A1)에 위치한 부분(40a), 소스 전극 하부막(173p)의 가지 부분을 제외한 데이터선 하부막(171p) 위의 영역(A2)에 위치한 부분(40b) 및 드레인 전극 하부막(175p)의 확장부 위의 영역(A3)에 위치한 부분(40d)보다 두께가 작게 되도록 하며, 기타 영역(B1, B2)의 감광막(40) 부분은 모두 제거한다. 이때, 영역(C)에 남아있는 감광막 부분(40c)의 두께와 영역(A1, A2, A3)에 남아있는 감광막 부분(40a, 40b, 40d)의 두께비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 부분(40d)의 두께를 부분(40a, 40b, 40d)의 두께의 1/2 이하로 하는 것이 바람직하다. 이와 같이, 위치에 따라 감광막(40)의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 여기에서는 양성 감광막을 사용하는 경우에 대하여 서술한다.
도 9a 내지 도 9c에 도시한 도면을 참조하면, 마스크(400)에 노광기의 분해능보다 작은 패턴(420), 예를 들면 슬릿(Slit)(410)이나 격자 형태의 패턴 등을 형성하여 빛의 조사량을 조절하는 것이다. 먼저 도 9a에서와 같이 기판(110)에 증착되어 있는 박막(300) 위에 감광막(40)을 도포한다. 이 경우 감광막(40)의 두께는 통상의 두께보다 두꺼운 것이 좋으며 이는 현상 후 남은 막을 조절하기 좋게 하기 위함이다. 다음, 도 9b에서와 같이, 슬릿(410)이 형성된 광 마스크(400)를 이용하여 빛을 조사한다. 이때, 슬릿(410) 사이에 위치한 패턴(420)의 선폭이나 패턴(420) 사이의 간격, 즉 슬릿(410)의 폭이 노광기의 분해능보다 작다.
이와 같은 마스크(400)를 통하여 감광막(40)에 빛을 조사하면 빛에 노출된 감광막(40)의 표면으로부터 고분자들이 빛에 의하여 분해되며, 빛의 조사량이 늘어날수록 점점 아래에 위치한 고분자들도 분해된다. 빛에 직접 노출되는 부분, 예를 들면 도 9b의 가장 자리 부분에서 가장 하부의 고분자들이 완전히 분해될 때 노광을 마친다.
그러나, 빛에 직접 노출되는 부분에 비하여 슬릿(410)이 형성되어 있는 부분의 조사량이 적으므로 이 부분에서 감광막(40) 하부의 고분자들은 분해되지 않은 상태이다. 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야함은 물론이다.
도 9b에서 도면 부호 42는 고분자가 분해된 부분이고, 44는 분해되지 않은 부분이다. 이 감광막(42,44)를 현상하면, 도 9c에 도시한 바와 같이 고분자들이 분해되지 않은 부분(44)만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 작은 두께의 감광막이 남는다. 상기한 방법을 통하여 위치에 따라 두께가 서로 다른 감광막(40) 패턴이 만들어진다.
이어, 감광막 패턴(40a, 40b, 40c, 40d) 하부의 막들에 대한 식각을 진행한다. 영역(A1, A2, A3)에는 감광막 부분(40a, 40b, 40d) 하부의 막들이 그대로 남아야 하고, 영역(C) 중 채널부(200)에는 진성 비정질 규소층(150)만, 영역(C) 중 소스 전극 하부막(173p)의 가지 부분과 드레인 전극 하부막(175p) 위의 부분에는 하부 금속막(175p)만이 남아 있어야 하며, 영역(B1, B2) 중 하부 금속막(171p, 175q) 위의 영역(B1)에는 하부 금속막(171p, 175p)이, 그 외의 영역(B2)에는 3개의 층이 모두 제거되어 게이트 절연막(140)이 드러나야 한다.
이를, 도 10 내지 도 13b를 참조하여 설명하면, 먼저, 도 10 에 도시한 것처럼, 영역(B)의 노출되어 있는 상부 금속막(170q) 부분을 제1 식각 공정을 통해 제거하여 그 하부의 하부 금속막(171p, 175p) 부분을 노출시킨다. 이 과정에서 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 상부 금속막(170q)은 식각되고 감광막 패턴(40a, 40b, 40c, 40d)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다.
그러나, 건식 식각의 경우 상부 금속막(170q)만을 식각하고 감광막 패턴(40a, 40b, 40c, 40d)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(40a, 40b, 40c, 40d)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 부분(40c)의 두께를 두껍게 하여 이 과정에서 부분(40c)이 제거되어 하부의 상부 금속막(170q)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 10 에 나타낸 것처럼, 영역(A1, A2, A3, C)의 상부 금속막 부분(174q, 175q', 179q)만이 남고 영역(B)의 상부 금속막 부분은 모두 제거 되어 그 하부의 하부 금속막(171p, 175p)이 드러난다.
이 때, 건식 식각을 사용한 경우 감광막 패턴도 어느 정도의 두께로 식각된다.
이어, 도 11, 도 12 및 도 13b에 도시한 바와 같이, 영역(B2)에서 노출된 불순물 비정질 규소층(160) 부분 및 그 하부의 진성 불순물 규소층(150) 부분을 건식 식각 방법으로 동시에 제거하여 게이트 절연막(140)을 노출시킨다. 이 때의 식각은 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 그 상부의 하부 금속막(171p, 175p)을 식각 방지막으로 사용할 수도 있다.
다음, 감광막 에치백(PR etch back) 공정을 통하여 영역(C)에 있는 감광막 부분(40c)을 제거하여 그 하부에 있는 상부 금속막 부분(174q)을 노출시킨다. 이렇게 하면, 도 12에 도시한 바와 같이, 영역(C)의 감광막 부분(40c)이 제거되어 상부 금속막(174q)이 드러나고, 영역(B1)에서는 하부 금속막(171p, 175p)이 드러나고, 영역(B2)에서는 게이트 절연막(140)이 드러나며, 영역(A)에는 상기 감광막 에치백(PR etch back) 공정으로 인해 얇아진 감광막 부분(40a, 40b, 40d)이 남아 있게 된다.
다음으로, 도 13a 를 참조하면, 영역(C)의 상부 금속막(174q)의 노출된 부분을 제2 식각 공정을 통해 제거한 후, 영역(C) 중 채널부(200)에 노출된 불순물 규소층(164) 부분을 식각하여 제거한다. 그 후, 영역(A)에 남아 있는 감광막 부분(40a, 40b, 40d)을 스트립(strip) 공정을 통해 제거하는데, 영역(A)의 감광막 부분(40a, 40b, 40d) 제거는 채널부(200)의 불순물 규소층(164) 부분을 식각하기 전에 이루어질 수도 있다. 이 때, 식각은 영역(C)의 상부 금속막(174q)의 노출된 부분 및 영역(C) 중 채널부(200)의 저항성 접촉 부재(164)의 노출된 부분 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 전자는 습식 식각으로, 후자는 건식 식각으로 행할 수도 있다. 이렇게 하면, 소스 전극(173)과 드레인 전극(175) 및 그 하부의 저항성 접촉 부재 패턴(161, 165)이 분리되어 채널부(200)가 완성된다.
이어, 진성 반도체(151, 154)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리를 하는 것이 바람직하다.
상부 금속막은 알루미늄 계열 금속으로 이루어지며, 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께를 가지는 것이 바람직하다. 상부 금속막의 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.
다음으로, 도 14, 도 15a 및 도 15b에 도시한 바와 같이, 질화규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 증착하여 보호막(180)을 형성하고, 그 상부에 감광막을 도포한 다음, 마스크를 이용한 사진 식각 공정으로 보호막(180) 또는 게이트 절연막(140)을 패터닝하여 드레인 전극(175)의 일부, 데이터선의 끝부분(데이터 패드)(179) 및 게이트선의 끝부분(게이트 패드)(129)을 드러내는 복수의 접촉부(182, 185, 181)를 형성한다. 이때, 접촉구(181)는 게이트선(121) 끝 부분(129)의 상부막(129q)을 드러내고, 제1 및 제2 접촉 구멍(182, 185)은 드레인 전극(175)의 일부와 데이터선 끝부분(179)을 드러낸다. 이 때, 이 제1 및 제2 접촉구멍(182, 185)의 크기는, 도 8b 및 도 15a를 참조하면, 상부 금속막(179q, 175q')보다 크다. 여기서, 상부 금속막(179q, 175q')은 후술할 전면 식각[제1 및 제2 접촉 구멍에 의하여 노출된 상부 금속막(Al 또는 Al 합금)에 대한 식각]에 의해 제거되며, 결국 제1 및 제2 접촉 구멍 및 그 주변에는 Al 또는 Al 합금 등으로 이루어진 상부 금속막이 남아있지 않게 된다. 그리하여, 상기 알루미늄 전면 식각에 의하여 상부 금속막이 언더컷될 염려가 없어, 후술할 화소 전극(190) 또는 접촉 보조 부재(81, 82)와 제1 및 제2 접촉 구멍(182, 185)에 노출된 하부 금속막이 접촉 불량되지 않는다.
또한, 상기에서 제 1,2 접촉 구멍에 상부 금속막(179q, 175q')을 남기는 이유는, 도 13a 를 참조하면, 영역(C) 중 채널부(200)에 위치한 불순물 비정질 규소층(164)의 노출된 부분을 식각하여 제거할 때, 제1 및 제2 접촉 구멍(182, 185)의 하부 금속막이 노출되어 있으면 하부 금속막의 저항이 높아져 후에 ITO 또는 IZO와의 접촉이 잘되지 않는다. 따라서, 제1 및 제2 접촉 구멍에 상부 금속막(179q, 175q')을 남겨 상기 하부 금속막이 식각에 노출되는 것을 방지하고 난 후, 후술할 알루미늄 전면식각을 통해 제거한다.
이어, 도 16, 도 17a 및 도 17b에 도시한 바와 같이, 제2 식각(알루미늄 전면 식각)을 통하여 데이터선 끝부분(179)과 드레인 전극(175)에서 제1 및 제2 접촉 구멍(182, 185)을 통하여 드러난 상기 상부 금속막(179q, 175q')을 제거한다. 이때, 게이트선(121)의 끝부분(129)의 상부 금속막(129q) 역시 함께 제거된다. 즉, 상기에서 상부 금속막에 대해 제1 식각 공정할 때, 제1 및 제2 접촉 구멍(182, 185)주변의 상부 금속막을 제거함과 동시에 제1 및 제2 접촉 구멍(182, 185) 내부에는 상부 금속막(175q', 179q)이 남도록 패터닝하는데, 그 내부에 남아있던 상부 금속막(175q', 179q)을 여기서 제2 식각 공정을 통해 제거하는 것이다.
이렇게, 제1 및 제2 접촉 구멍(182, 185) 내부에 상부 금속막(175q', 179q)을 잔존시킨 후, 보호막(180)을 패터닝한 다음에 제거함으로써 제1 및 제2 접촉 구멍(182, 185)에 노출된 하부 금속막과 나중에 형성될 ITO 또는 IZO 사이의 접촉 저항을 줄일 수 있다.
다음으로, 도 18, 도 19a 및 도 19b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 IZO 또는 ITO막을 스퍼터링 따위로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. 화소 전극(190)과 접촉 보조 부재(81, 82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO 또는 ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다. IZO는 옥살산 등의 약산으로 식각할 수 있다.
접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉부(181, 185, 182)를 통하여 노출되어 있는 게이트선(121) 끝 부분(129)의 하부막(129p)과 데이터선 끝 부분의 하부 금속막(179p)과 드레인 전극(175)일부의 하부 금속막(175p) 및 화상표시부분(500)을 덮는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 데이터 선을 두 번 의 사진 식각 공정을 통해 형성함으로써, 상부 배선이 끊어지더라도 하부 배선에 의해서 단선(data open)되지 않는 즉, 데이터선의 단선에 유리한 장점이 있다.
그리고, 드레인 전극 또는 데이터선 끝 부분(data pad)의 접촉 구멍에 상부 금속막이 언더컷되어 화소 전극 또는 접촉 보조 부재와 접촉 불량이 발생하는 것을 방지할 수 있는 장점이 있다.
또한, 드레인 전극 또는 데이터선 끝부분(data pad)의 접촉 구멍에 노출된 하부 금속막과 화소전극 또는 접촉 보조 부재 사이의 접촉 저항을 줄일 수 있다는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 7, 도 14, 도 16 및 도 18은 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고,
도 6a 및 도 6b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도이고,
도 8a 및 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선을 따라 절단한 단면도로서 그 순서에 따라 나열한 도면이며, 도 8c는 VIIIb-VIIIb' 선을 따라 절단한 단면도이고,
도 9a 내지 도 9c는 두께가 다른 감광막을 형성하는 예를 도시한 단면도이고,
도 10 내지 13a 는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선을 따라 절단한 단면도로서 그 순서에 따라 나열한 도면이며, 도 13b는 VIIIb-VIIIb' 선을 따라 절단한 단면도이며, 각각 도 8b 및 도8c의 다음 단계에서의 도면이고,
도 15a 및 도 15b는 각각 도 14에 도시한 박막 트랜지스터 표시판을 ⅩⅤa- ⅩⅤa' 선 및 ⅩⅤb-ⅩⅤb'선을 따라 절단한 단면도이고,
도 17a 및 도 17b는 각각 도 16에 도시한 박막 트랜지스터 표시판을 ⅩⅤⅡa- ⅩⅤⅡa' 선 및 ⅩⅤⅡb-ⅩⅤⅡb'선을 따라 절단한 단면도이며,
도 19a 및 도 19b는 각각 도 18에 도시한 박막 트랜지스터 표시판을 ⅩⅨa- ⅩⅨa' 선 및 ⅩⅨb-ⅩⅨb'선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 121, 129: 게이트선
124: 게이트 전극 140: 게이트 절연막
151, 154: 반도체 161, 163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
181: 접촉구 182: 제1 접촉 구멍
185: 제2 접촉 구멍 190:화소 전극
81, 82: 접촉 보조 부재 200:채널부

Claims (20)

  1. 기판 위에 게이트 전극을 포함한 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 증착하는 단계,
    상기 반도체층 위에 하부 금속막을 증착하는 단계,
    상기 하부 금속막의 사진 식각을 통하여 소스 전극을 포함한 데이터선과 드레인 전극을 형성하며 채널부의 반도체층을 노출시키는 단계,
    상부 금속막을 증착하는 단계,
    상기 상부 금속막을 제1 식각 공정에 의하여 적어도 상기 데이터 배선의 일부 및 채널부를 덮는 상기 상부 금속막 패턴을 형성하는 단계,
    상기 반도체층의 노출된 부분을 식각하는 단계,
    상기 상부 금속막 패턴을 제2 식각 공정에 의하여 적어도 상기 채널부를 드러내는 단계,
    상기 적어도 채널부를 덮으며, 적어도 상기 드레인 전극의 상기 하부 금속막을 드러내는 제1 접촉 구멍을 갖는 보호막을 형성하는 단계,
    상기 제1 접촉 구멍을 덮는 화소 전극을 형성하는 단계,
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에 있어서,
    상기 상부 금속막의 제2 식각 공정에서 상기 채널부 및 상기 드레인 전극의 상기 상부 금속막을 제거하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에 있어서,
    상기 보호막 형성 단계에서 상기 데이터선의 끝부분에 제2 접촉 구멍을 형성하며,
    상기 제2 접촉 구멍은 상기 하부 금속막 만으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에 있어서,
    상기 화소전극 형성 단계에서 상기 제2 접촉 구멍의 상기 하부 금속막을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항 또는 제3항에 있어서,
    상기 상부 금속막의 제1 식각 공정에서 상기 제1 및 제2 접촉 구멍의 주변 영역의 상기 상부 금속막을 함께 제거하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항 또는 제3항에 있어서,
    상기 상부 금속막의 제1 식각 공정에서 상기 제1 접촉 구멍 또는 제2 접촉 구멍 내에 상기 상부 금속막을 잔존시키는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에 있어서,
    상기 보호막을 형성하는 단계에서 상기 제1 접촉 구멍 또는 제2 접촉 구멍 내에 잔존하는 상기 상부 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트선은 하부막과 상부막을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에 있어서,
    상기 보호막을 형성하는 단계에서 상기 게이트 절연막을 함께 식각하여 상기 게이트선의 상기 상부막 일부를 노출하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 접촉 구멍 또는 제2 접촉 구멍 내에 잔존하는 상기 상부 금속막을 제거하는 단계에서 상기 게이트선 상부막의 노출된 부분을 함께 제거하여 상기 게이트선의 상기 하부막 일부를 노출하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에 있어서,
    상기 화소전극 형성 단계에서 상기 게이트선 하부막의 노출된 부분을 덮는 접촉 보조 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제1항에 있어서,
    상기 게이트선의 상부막과 상기 상부 금속막은 Cr으로 이루어지며, 상기 게이트선의 하부막과 상기 하부 금속막은 Al 또는 Al-Nd 합금으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  13. 제1항에 있어서,
    상기 반도체층은 진성 반도체막과 불순물 반도체막을 포함하며,
    상기 상부 금속막의 제2 식각 공정 후에 상기 불순물 반도체막의 노출된 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  14. 기판,
    상기 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 형성되어 있고, 하부 금속막과 상부 금속막을 포함하며 상기 하부 금속막과 상부 금속막이 다른 평면 모양을 가지는 데이터선 및 드레인 전극,
    상기 데이터선 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극을 노출시키는 제1 접촉 구멍을 가지는 보호막,
    상기 보호막 위에 형성되어 있으며, 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  15. 제14항에 있어서,
    상기 드레인 전극은 상기 하부 금속막만으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  16. 제14항에 있어서,
    상기 드레인 전극의 경계선은 상기 제1 접촉 구멍의 경계선보다 바깥에 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  17. 제14항에서,
    상기 하부 금속막은 Cr으로 이루어지고, 상기 상부 금속막은 Al 또는 Al-Nd로 이루어진 박막 트랜지스터 표시판.
  18. 제14항에 있어서,
    상기 보호막은 상기 데이터선의 끝 부분을 드러내는 제2 접촉 구멍을 가지며,
    상기 화소전극과 동일한 층으로 형성되어있으며, 상기 제2 접촉 구멍을 통하여 상기 데이터선의 끝 부분과 연결되어 있는 접촉 보조 부재를 더 포함하는
    박막 트랜지스터 표시판.
  19. 제18항에 있어서,
    상기 데이터선의 끝 부분은 상기 하부 금속막만으로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
  20. 제18항 또는 제19항에 있어서,
    상기 데이터선의 끝부분의 경계선은 상기 제2 접촉 구멍의 경계선보다 바깥에 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
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