KR20050114399A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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이제훈
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Abstract

절연 기판 위에 게이트선이 형성되어 있고, 게이트선을 덮는 게이트 절연막 상부에는 반도체가 형성되어 있으며, 적어도 둘 이상의 도전막을 포함하며 게이트선과 교차하는 데이터선 및 데이터선과 분리되어 있는 드레인 전극이 형성되어 있다. 이어, 데이터선 및 드레인 전극을 덮고 있으며, 드레인 전극 일부를 드러내는 제1 접촉 구멍을 가지는 보호막이 형성되어 있고, 제1 접촉 구멍을 통하여 드레인 전극과 연결되어 있으며, 게이트선과 데이터선으로 둘러싸인 화소 영역에 배치되어 있는 화소 전극이 형성되어 있다. 이때, 둘 이상의 도전막 중 가장 하부에 위치하는 하부 도전막은 반도체와 동일한 평면 패턴을 가진다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{Thin film transistor array panel and manufacturing method thereof}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 더욱 상세하게는 저저항의 도전 물질로 이루어진 신호선을 가지는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치에서, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선 또는 데이터선은 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같이 낮은 비저항 물질을 사용하는 것이 일반적이다. 이때, 알루미늄은 물리적 또는 화학적 특성이 약하기 때문에 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 게이트선 및 데이터선을 형성하는 것이 바람직하다.
하지만, 이러한 박막 트랜지스터 표시판 제조 공정에서 박막 트랜지스터의 채널부에 오염 물질이 잔류하게 되면, 그 하부의 도전성 물질도 식각 공정에서 제거되지 않고 잔류하게 되어, 박막 트랜지스터가 불량을 일으키는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 불량을 최소화할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
이러한 문제점을 해결하기 위하여 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법에서는 도전막의 상부에 배선용 감광막을 형성한 다음, 도전막을 식각하기 전에 애싱 공정을 실시하여 잔류하는 감광막 찌꺼기를 제거하여 식각 공정 진행시에 감광막 잔류 불량 또는 언더 컷(under cut) 등의 불량을 제거한다. 또한, 박막 트랜지스터의 소스 전극과 드레인 전극 사이의 채널부에 잔류하는 감광막의 찌꺼기를 완전히 제거한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 우선 절연 기판 상부에 게이트 전극을 가지는 게이트선을 형성하고, 게이트선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 상부에 진성 반도체 및 불순물 반도체를 형성하고, 그 상부에 도전막을 적층한 다음 감광막 패턴을 형성하고, 애싱 공정을 실시하여 잔류하는 감광막 찌꺼기를 제거하고, 감광막 패턴을 식각 마스크로 도전막을 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 형성한다. 이어, 애싱 공정을 실시하여 감광막 패턴의 일부를 제거한 다음, 데이터선 및 드레인 전극으로 가리지 않는 불순물 반도체를 제거하고, 반도체를 덮는 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다.
데이터선 및 드레인 전극은 적어도 둘 이상의 도전막으로 형성하는 것이 바람직하며, 상부막, 중간막 및 하부막으로 형성한다. 이때, 상부막과 하부막은 몰리브덴을 포함하며, 중간막은 알루미늄을 포함하는 것이 바람직하다.
진성 반도체, 불순물 반도체, 데이터선 및 드레인 전극은 동일한 사진 식각 공정으로 패터닝할 수 있으며, 진성 반도체, 불순물 반도체, 데이터선 및 드레인 전극을 형성하기 위해서, 우선 게이트 절연막 상부에 진성 비정질 규소층, 불순물 비정질 규소층, 도전막을 형성한다. 이어, 도전막 상부에 감광막을 도포하고 현상하여 소스 전극과 드레인 전극 사이에 대응하는 제1 부분, 제1 부분보다 두꺼우며, 데이터선 및 드레인 전극에 대응하는 제2 부분 및 감광막이 제거된 제3 부분을 포함하는 감광막 패턴을 형성한다. 이어, 제3 부분에 대응하는 도전막, 진정 비정질 규소층 및 불순물 비정질 규소층을 식각하고, 애싱 공정으로 제1 부분의 감광막을 제거하고, 제1 부분에 대응하는 도전막을 제거한다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2를 참고로 하여 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막 (121p)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있으며, 위치가 서로 바뀔 수도 있다. 도 2에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 확장부(127)의 하부막과 상부막은 각각 도면 부호 127p, 127q로 게이트선(121) 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있다.
하부막(121p)과 상부막(121q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(123), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
이때, 데이터선(171)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 등으로 이루어진 상부막(171r)과 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막(171q)과 알루미늄 계열의 금속이 반도체(151) 또는 저항성 접촉 부재(161, 165)로 확산되는 것을 방지하기 위한 금속, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 등으로 이루어진 하부막(171p)을 포함한다. 도 2에서 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)의 하부막, 중간막 및 상부막은 각각 도면 부호 179p, 179q, 179q 및 175p, 175q, 175r로 표시되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)이 유기 물질로 이루어진 본 실시예에서는 데이터선(171)과 드레인 전극(175) 사이의 반도체(151)가 드러난 부분으로 보호막(180)의 유기 물질이 접하는 것을 방지하기 위해 보호막(180)은 반도체(151)를 덮는 질화 규소 또는 산화 규소로 이루어진 절연막을 포함하는 것이 바람직하다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 187, 182)이 형성되어 있다. 이와 같이, 보호막(180)이 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(182)을 가지는 실시예는 외부의 데이터 구동 회로를 이방성 도전막을 이용하여 데이터선(171)에 연결하기 위해 데이터선 (171)이 접촉부를 가지는 구조이며, 데이터선(171)의 끝 부분(179)은 필요에 따라 데이터선(171)보다 넓은 폭을 가질 수도 있다. 본 실시예에서 게이트선(121)은 끝 부분(129)에 접촉부를 가지는데, 게이트 절연막(140) 및 보호막(180)은 게이트선 (121)의 끝 부분(129)을 드러내는 접촉 구멍(181)을 가진다. 본 실시예와 달리 게이트선(121) 또는 데이터선(171)이 접촉부를 가지지 않는 실시예에서는 기판 (110)의 상부에 직접 게이트 또는 데이터 구동 회로가 박막 트랜지스터와 동일한 유사한 층으로 형성되어 있으며, 게이트선(121) 또는 데이터선(171)의 끝 부분은 구동 회로의 출력단에 직접 연결된다.
접촉 구멍(185, 187, 182, 181)은 드레인 전극(175), 유지 축전기용 도전체 (177), 데이터선(171) 및 게이트선(121)의 끝 부분(129, 179)을 드러내는데, 접촉 구멍(185, 187, 182, 181)에서는 이후에 형성되는 ITO 또는 IZO의 도전막과 접촉 특성을 확보하기 위해 알루미늄 계열의 도전막이 드러나지 않는 것이 바람직하며, 접촉 구멍(185, 187, 182, 181)에서는 드레인 전극(175), 유지 축전기용 도전체 (177), 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)의 경계선이 드러날 수 있다.
보호막(180) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82, 81)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선 (121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 데이터선의 끝 부분(129, 179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(82)는 화소 전극(190)과 다른 물질, 특히 IZO 또는 ITO로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 10 및 도 1 및 도 2를 참고로 하여 상세히 설명한다.
도 3, 도 5, 도 7 및 도 9는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서, 그 순서에 따라 나열한 도면이다. 도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV 선을 따라 절단한 단면도이고, 도 6은 도 5에 도시한 박막 트랜지스터 표시판을 VI-VI' 선을 따라 절단한 단면도이고, 도 8은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 절단한 단면도이고, 도 10은 도 9에 도시한 박막 트랜지스터 표시판을 X-X' 선을 따라 절단한 단면도이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.
이어, 도 3 및 도 4에 도시한 바와 같이, 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
알루미늄 계열 금속인 상부막(121q)의 패터닝은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있으며, 하부막 (121p)이 몰리브덴 또는 몰리브덴 합금인 경우에는 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있다.
도 5 및 도 6에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층한다. 이어, 불순물 비정질 규소층 및 진성 비정질 규소층을 사진 식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부 (154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화 규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 불순물 비정질 규소층 및 진성 비정질 규소층의 이중막 패터닝은 건식 식각을 이용하는 것이 바람직하다.
다음, 세층 층의 금속막, 즉 하부 금속막, 중간 금속막 및 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한 다음, 그 상부에 데이터 배선용 감광막 패턴(700)을 형성한다. 이때, 중간 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하며, 하부 및 상부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴 또는 몰리브덴 합금 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다.
이어, 도 7 및 도 8에 도시한 바와 같이, 감광막 패턴(700)을 식각 마스크로 하여 상부 금속막과 중간 금속막과 하부 금속막을 차례로 패터닝하여 복수의 유지 축전기용 도전체(177)와 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)의 하부막(171p, 173p, 175p, 177p), 중간막(171q, 173q, 175q, 177q)과 상부막(171r, 173r, 175r, 177r)을 완성한다.
이때, 알루미늄 계열 금속인 중간 금속막과 몰리브덴 계열의 상부 및 하부 금속막의 패터닝은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있으며, 몰리브덴 또는 몰리브덴 합금의 상부 금속막은 동일한 식각 조건에서 측면 경사를 주면서 중간 금속막과 함께 식각할 수 있다.
이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막 패턴(700)을 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 일부를 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 이때, 소스 전극(173)과 드레인 전극(175) 사이에 감광막의 찌꺼기가 잔류하는 경우에는 금속 물질 또는 불순물 반도체가 제거되지 않고 잔류하여 박막 트랜지스터의 불량을 초래할 수 있으며, 이러한 문제점을 해결하기 위해 본 발명의 실시예에서는 불순물 반도체(164)를 제거하기 전에 산소 플라스마(O2 plasma)를 이용한 애싱(ashing) 공정을 실시한다. 이러한 애싱 공정을 통하여 감광막 패턴 (700)의 일부를 제거하며, 이때 소스 전극(173)과 드레인 전극(175) 사이에서 잔류하는 감광막의 찌꺼기를 완전히 제거할 수 있다. 따라서, 이후의 공정에서 소스 전극(173)과 드레인 전극(175) 사이에서 도전 물질이 잔류하는 것을 완전히 제거할 수 있다.
한편, 이러한 애싱 공정은 감광막 패턴(700)을 식각 마스크로 상부, 중간 및 하부 금속막을 패터닝하기 전에 실시할 수도 있으며, 이를 통하여 잔류하는 감광막 찌꺼기를 제거하여 이후에 발생할 수 있는 감광막 잔류 불량 또는 언더 컷 불량 등을 제거할 수 있다.
이어, 드러난 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
다음으로, 도 9 및 도 10에서 보는 바와 같이, 질화 규소와 같은 무기 절연막을 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 그 상부에 감광막을 스핀 코팅 방법으로 도포한 다음, 그 후, 마스크를 이용한 사진 식각 공정으로 보호막(180) 또는 게이트 절연막(140)을 패터닝하여 드레인 전극(175), 유지 축전기용 도전체(177), 데이터선 및 게이트선의 끝 부분(179, 129)을 드러내는 하여 접촉 구멍(181, 182, 185, 187)을 형성한다.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 적층하고 마스크를 이용한 패터닝을 실시하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. 이때, IZO 또는 ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 데이터선(171) 및 드레인 전극(175)에 의해 드러난 불순물 반도체(164)를 제거할 때 애싱 공정을 실시하여 감광막 일부를 제거한다. 따라서, 박막 트랜지스터의 채널부에 잔류하는 감광막 찌꺼기를 완전히 제거함으로써 이후의 공정에서 채널부에 도전성 물질이 잔류하는 것을 방지할 수 있으며, 이를 통하여 박막 트랜지스터의 특성을 확보할 있다.
이러한 박막 트랜지스터 표시판은 5매의 마스크를 이용하여 제조하였지만 4매 마스크를 이용하여 박막 트랜지스터 표시판을 완성할 수 있으며, 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 11 내지 도 13을 참고로 하여 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.
도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 12 및 도 13 각각은 도 11에 도시한 박막 트랜지스터 표시판을 XII-XII' 선 및 XIII-XIII' 선을 따라 잘라 도시한 단면도이다.
도 11 내지 도 13에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 내지 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 하부막(171p, 175p), 중간막(171q, 175q) 및 상부막(171r, 175r)으로 이루어져 있으며, 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185, 181)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.
반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체(151)는 데이터선 (171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
그러면, 도 11 내지 도 13의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 14 내지 도 21b 및 도 11 내지 도 13을 참조하여 상세하게 설명한다.
도 14는 본 발명의 다른 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 15a 및 15b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도이며, 도 16a 및 16b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서, 도 15a 및 도 15b 다음 단계에서의 단면도이고, 도 17a 및 17b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서, 도 16a 및 도 16b 다음 단계에서의 단면도이고, 도 18은 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 19a 및 19b는 각각 도 18에서 XIXa-XIXa' 선 및 XIXb-XIXb' 선을 따라 잘라 도시한 단면도이고, 도 20은 도 19a 및 도 19b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 21a 및 21b는 각각 도 20에서 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이다.
먼저, 도 14, 도 15a 및 도 15b에 도시한 바와 같이, 절연 기판(110) 위에 제1 실시예와 같이 도전 물질을 적층하고 사진 식각 공정으로 패터닝하여 복수의 게이트선(124)을 각각 포함하는 복수의 게이트선(121)을 형성한다.
도 16a 및 16b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 스퍼터링 따위의 방법으로 적층하여 도전체층 (170)을 형성한 다음 그 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한 후, 그 후, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴(52, 54)을 형성한다.
이어, 앞의 실시예에서와 같이 감광막 패턴(52, 54)을 형성한 다음 애싱 공정을 실시하여 잔류하는 감광막 찌꺼기를 제거하는 것이 바람직하다.
이때 현상된 감광막의 두께는 위치에 따라 다른데, 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. A 영역(이하 "배선 영역"이라 함)에 위치한 제1 부분과 C 영역(이하 "채널 영역"이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 B 영역(이하 "기타 영역"이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
따라서 일련의 식각 단계를 통하여 도 18, 19a 및 19b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 유지 축전기용 도전체(177)를 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(64) 제거,
(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(64) 제거,
(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거, 그리고
(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
여기에서는 첫 번째 예에 대하여 설명한다.
먼저, 도 17a 및 17b에 도시한 것처럼, 기타 영역(B)에 노출되어 있는 도전체층(170)을 습식 또는 건식으로 식각하여 제거하여 하부의 불순물 비정질 규소층(160) 제3 부분을 노출시킨다. 알루미늄 계열의 도전막은 주로 습식 식각으로 진행하며, 몰리브덴 계열의 도전막을 습식 및 건식 식각을 선택적으로 진행할 수 있다.
도면 부호 174는 데이터선(171)과 드레인 전극(175)이 아직 붙어 있는 상태의 도전체이다. 건식 식각을 사용하는 경우에 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
이어, 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)의 제3 부분을 제거함과 더불어, 채널 영역(C)의 감광막 제2 부분(54)을 제거하여 아래의 도전체(174) 제2 부분을 노출시킨다. 감광막의 제2 부분(54)의 제거는 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분의 제거와 동시에 하거나 따로 수행한다. 채널 영역(C)에 남아 있는 제2 부분(54)의 찌꺼기를 제1 실시예와 같이 애싱(ashing)으로 제거한다.
이 단계에서 선형 진성 반도체(151)가 완성된다. 그리고 도면 부호 164는 선형 저항성 접촉 부재(161)와 섬형 저항성 접촉 부재(165)가 아직 붙어 있는 상태에 있는 선형의 불순물 비정질 규소층(160)을 가리키며 이를 앞으로 (선형의) 불순물 반도체라 한다.
다음, 도 18, 도 19a 및 19b에 도시한 바와 같이 채널 영역(C)에 위치한 도전체(174) 및 선형의 불순물 반도체(164)의 제2 부분을 식각하여 제거한다. 또한 남아 있는 감광막 제1 부분(52)도 제거한다.
이때, 도 19b에 도시한 것처럼 채널 영역(C)에 위치한 선형 진성 반도체(151)의 돌출부(154) 위 부분이 제거되어 두께가 작아질 수도 있으며 감광막의 제1 부분(52)도 이때 어느 정도의 두께로 식각된다.
이렇게 하면, 도전체(174) 각각이 하나의 데이터선(171)과 복수의 드레인 전극(175) 및 유지 축전기용 도전체(177)로 분리되면서 완성되고, 불순물 반도체(164) 각각이 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.
다음, 도 20, 도 21a 및 도 21b에서 보는 바와 같이, 기판(110)의 상부에 유기 물질을 도포하여 보호막(180)을 형성한 다음, 식각하여 복수의 접촉 구멍(187, 182)을 형성한다. 이때, 게이트선(121)과 동일한 층을 드러내는 접촉 구멍을 형성하기 위해 게이트 절연막(140)도 함께 식각할 수 있다
마지막으로, 도 11 내지 도 13에 도시한 바와 같이, 500 Å 내지 1,500 Å 두께의 IZO 또는 ITO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성한다. IZO층을 사용하는 경우의 식각은 (HNO3/(NH4)2Ce(NO3)6/H2O) 등 크롬용 식각액을 사용하는 습식 식각인 것이 바람직한데, 이 식각액은 알루미늄을 부식시키지 않기 때문에 데이터선(171), 드레인 전극(175), 게이트선(121)에서 도전막이 부식되는 것을 방지할 수 있다.
본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하므로 제조 공정을 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 채널부에서 불순물 반도체를 제거하기 전에 잔류하는 감광막 찌꺼기를 완전히 제거함으로써 이후의 식각 공정에서 채널부에 잔류하는 도전성 물질을 완전히 제거할 수 있다. 따라서, 박막 트랜지스터의 불량이 발생하는 것을 최소화할 수 있으며, 박막 트랜지스터의 특성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 7 및 도 9는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV 선을 따라 절단한 단면도이고,
도 6은 도 5에 도시한 박막 트랜지스터 표시판을 VI-VI' 선을 따라 절단한 단면도이고,
도 8은 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 절단한 단면도이고,
도 10은 도 9에 도시한 박막 트랜지스터 표시판을 X-X' 선을 따라 절단한 단면도이고,
도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 12 및 도 13 각각은 도 11에 도시한 박막 트랜지스터 표시판을 XII-XII' 선 및 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,
도 14는 본 발명의 다른 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 15a 및 15b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도이며,
도 16a 및 16b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서, 도 15a 및 도 15b 다음 단계에서의 단면도이고,
도 17a 및 17b는 각각 도 14에서 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서, 도 16a 및 도 16b 다음 단계에서의 단면도이고,
도 18은 도 17a 및 도 17b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 19a 및 19b는 각각 도 18에서 XIXa-XIXa' 선 및 XIXb-XIXb' 선을 따라 잘라 도시한 단면도이고,
도 20은 도 19a 및 도 19b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 21a 및 21b는 각각 도 20에서 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 121, 129 : 게이트선
124 : 게이트 전극 140 ; 게이트 절연막
151, 154 : 반도체 161, 163, 165 : 저항성 접촉 부재
171, 179 : 데이터선 173 : 소스 전극
175 : 드레인 전극 180 : 보호막
181, 182, 185 : 접촉 구멍 190 : 화소 전극
81, 82 : 접촉 보조 부재

Claims (7)

  1. 절연 기판 상부에 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상부에 진성 반도체 및 불순물 반도체를 형성하는 단계,
    상기 게이트 절연막의 상부에 도전막을 적층한 다음 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 식각 마스크로 상기 도전막을 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 형성하는 단계,
    애싱 공정을 실시하여 상기 감광막 패턴의 일부를 제거하는 단계,
    상기 데이터선 및 상기 드레인 전극으로 가리지 않는 상기 불순물 반도체를 제거하는 단계,
    상기 반도체를 덮는 보호막을 형성하는 단계,
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 데이터선 및 드레인 전극은 적어도 둘 이상의 도전막으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 데이터선 및 드레인 전극은 상부막, 중간막 및 하부막으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 상부막과 하부막은 몰리브덴을 포함하며, 상기 중간막은 알루미늄을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 진성 반도체, 불순물 반도체, 상기 데이터선 및 상기 드레인 전극 형성 단계는 동일한 사진 식각 공정으로 패터닝하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 진성 반도체, 불순물 반도체, 상기 데이터선 및 상기 드레인 전극 형성 단계는,
    상기 게이트 절연막 상부에 진성 비정질 규소층, 불순물 비정질 규소층, 상기 도전막을 형성하는 단계,
    상기 도전막 상부에 감광막을 도포하고 현상하여 상기 소스 전극과 상기 드레인 전극 사이에 대응하는 제1 부분, 상기 제1 부분보다 두꺼우며, 상기 데이터선 및 상기 드레인 전극에 대응하는 제2 부분 및 상기 감광막이 제거된 제3 부분을 포함하는 상기 감광막 패턴을 형성하는 단계,
    상기 제3 부분에 대응하는 상기 도전막, 상기 진정 비정질 규소층 및 상기 불순물 비정질 규소층을 식각하는 단계,
    상기 애싱 공정으로 상기 제1 부분의 감광막을 제거하는 단계,
    상기 제1 부분에 대응하는 상기 도전막을 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 감광막 패턴 형성 단계 이후,
    애싱 공정을 실시하여 잔류하는 감광막 찌꺼기를 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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