KR101012792B1 - 박막 트랜지스터 표시판과 그 제조 방법 - Google Patents

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Abstract

기판 위에 게이트선을 형성하고, 이어 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하고, 반도체층 위에 하부 도전막과 상부 도전막을 증착한다. 이어, 상부 도전막, 하부 도전막 및 반도체층을 사진 식각한 다음, 보호막을 증착하고, 보호막을 사진 식각하여 상부 도전막의 제1 부분과 제2 부분을 노출시킨다. 이어, 상부 도전막의 제1 및 제2 부분을 제거하여 하부 도전막의 제1 부분과 제2 부분을 노출시킨 다음, 하부 도전막의 제1 부분을 덮는 화소 전극 및 제2 부분 일부를 드러내는 보조 소스 전극 및 보조 드레인 전극을 형성하면서 보조 소스 전극과 보조 드레인 전극 사이의 하부 도전막의 제2 부분을 제거하여 반도체층의 일부를 노출한다. 이어, 반도체층의 노출된 부분 위에 절연막과 블랙 매트릭스를 형성한다.
박막트랜지스터표시판, 블랙 매트릭스, 반도체, IZO, ITO

Description

박막 트랜지스터 표시판과 그 제조 방법{Thin film transistor array panel and manufacturing method thereof}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 기판을 IIa-IIa' 선 및 IIb-IIb'선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 7 및 도 10은 도 1, 도 2a 및 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 4a 및 도 4b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 절단한 단면도이고,
도 6a 및 도 6b는 각각 도 5에 도시한 박막 트랜지스터 표시판을 VIa-VIa' 선 및 VIb-VIb' 선을 따라 절단한 단면도이고,
도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 절단한 단면도이고,
도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 절단한 단면도로서, 도 8a 및 도 8b의 다음 단계에서의 도면이고,
도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa' 선 및 XIb-XIb' 선을 따라 절단한 단면도이며,
도 12a 및 도 12b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa' 선 및 XIb-XIb' 선을 따라 절단한 단면도로서, 도 11a 및 도 11b의 다음 단계에서의 도면이고,
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 14는 도 13에 도시한 박막 트랜지스터 기판을 XIV-XIV' 선을 따라 잘라 도시한 단면도이고,
도 15, 도 17, 도 19 및 도 21은 도 13 및 도 14에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 16은 도 15에 도시한 박막 트랜지스터 표시판을 XVI-XVI' 선을 따라 절단한 단면도이고,
도 18은 도 17에 도시한 박막 트랜지스터 표시판을 XVII-XVII' 선을 따라 절단한 단면도이고,
도 20은 도 19에 도시한 박막 트랜지스터 표시판을 XX-XX' 선을 따라 절단한 단면도이고,
도 22는 도 21에 도시한 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 절 단한 단면도이고,
도 23은 도 21에 도시한 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 절단한 단면도로서, 도 22의 다음 단계에서의 도면이고,
도 24는 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 25a 및 도 25b는 도 24에 도시한 박막 트랜지스터 기판을 XXVa-XXVa' 선 및 XXVb-XXVb'선을 따라 잘라 도시한 단면도이고,
도 26, 도 28, 도 30 및 도 32는 도 24, 도 25a 및 도 25b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 도면이고,
도 27a 및 도 27b는 각각 도 26에 도시한 박막 트랜지스터 표시판을 XXVIIa-XXVIIa' 선 및 XXVIIb-XXVIIb' 선을 따라 절단한 단면도이고,
도 29a 및 도 29b는 각각 도 28에 도시한 박막 트랜지스터 표시판을 XXIXa-XXIXa' 선 및 XXIXb-XXIXb' 선을 따라 절단한 단면도이고,
도 31a 및 도 31b는 각각 도 30에 도시한 박막 트랜지스터 표시판을 XXXIa-XXXIa' 선 및 XXXIb-XXXIb' 선을 따라 절단한 단면도이고,
도 33a 및 도 33b는 각각 도 32에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa' 선 및 XXXIIIb-XXXIIIb' 선을 따라 절단한 단면도이고,
도 34a 및 도 34b는 각각 도 32에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa' 선 및 XXXIIIb-XXXIIIb' 선을 따라 절단한 단면도로서, 도 33a 및 도 33b의 다음 단계에서의 도면이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 121, 129 : 게이트선
124 : 게이트 전극 140 ; 게이트 절연막
151, 154 : 반도체 161, 163, 165 : 저항성 접촉 부재
171, 179 : 데이터선 173 : 소스 전극
175 : 드레인 전극 180 : 보호막
181, 182, 185 : 접촉 구멍 189 : 개구부
190 : 화소 전극 81, 82 : 접촉 보조 부재
220 : 블랙 매트릭스
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극 이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
이와 같은 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번에 걸친 박막의 성막 및 사진 식각 공정을 통하여 제조하며 얼마나 적은 수의 사진 식각 공정을 통하여 얼마나 안정된 소자를 형성하는지가 제조 원가를 결정하는 중요한 요소이다.
본 발명의 기술적 과제는 적은 수의 사진 공정을 통하여 제조 원가를 절감할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 달성하기 위해 본 발명에서는 보호막 또는 화소 전극을 마스크로 하여 도전막을 식각 하여 소스 전극을 가지는 데이터선과 드레인 전극을 완성 하며, 노출된 반도체층의 상부에 블랙 매트릭스를 형성한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 기판 위에 게이트선을 형성하고, 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층한다. 이어, 반도체층 위에 도전막을 증착하고, 도전막 및 반도체층을 사진 식각한 다음, 보호막을 증착하고, 보호막을 사진 식각하여 도전막의 제1 부분과 제2 부분을 노출시킨다. 이어, 도전막의 제1 부분을 덮는 화소 전극을 형성한 다음, 도전막의 제2 부분을 제거하여 도전막으로 이루어진 데이터선 및 드레인 전극을 완성한다. 이어, 제2 부분 하부의 반도체층 일부를 노출한 다음, 드러난 반도체층 일부를 덮으며, 화소 전극을 드러내는 개구부를 가지는 블랙 매트릭스를 형성한다.
이때, 반도체층과 블랙 매트릭스 사이에 블랙 매트릭스와 동일한 모양으로 절연막을 형성할 수 있으며, 보호막 사진 식각 단계에서 도전막의 제3 부분을 노출하고, 화소 전극 형성 단계에서 제3 부분을 덮는 접촉 보조 부재를 형성하는 것이 바람직하다.
보호막 사진 식각 단계에서 게이트선의 일부를 노출하고, 화소 전극 형성 단계에서 게이트선의 일부를 덮는 접촉 보조 부재를 형성하는 것이 바람직하다.
게이트선은 하부막과 상부막을 포함할 수 있으며, 보호막 사진 식각 단계에서 게이트 절연막을 함께 식각하여 게이트선의 상부막 일부를 노출하고, 노출된 게이트선 상부막을 함께 제거하여 게이트선 하부막의 일부를 노출하는 것이 바람직하다.
화소 전극 형성 단계와 데이터선 및 드레인 전극을 완성 단계는 동일한 식각 공정에서 이루어질 수 있으며, 도전막은 크롬으로 형성하는 것이 바람직하고, 화소 전극은 IZO로 형성하는 것이 바람직하다.
게이트선 및 도전막은 알루미늄 또는 몰리브덴을 포함하여 형성하고, 게이트선 및 도전막은 알루미늄을 포함하는 제1 도전막 또는 몰리브덴을 포함하는 제2 도전막으로 이루어진 이중막 또는 삼중막으로 형성할 수 있으며, 화소 전극은 ITO로 형성하는 것이 바람직하다.
반도체층은 진성 반도체막과 불순물 반도체막을 포함하며, 도전막 제거 후 불순물 반도체막의 노출된 부분을 제거하는 단계를 더 포함하는 것이 바람직하다.
도전막은 하부 도전막과 상부 도전막을 포함하며, 도전막의 제1 및 제2 부분 노출 단계에서 상부 도전막의 제1 및 제2 부분을 제거하여 하부 도전막의 제1 부분과 제2 부분을 노출시키며, 화소 전극 형성 단계에서 제2 부분을 덮는 보조 소스 전극 및 보조 드레인 전극을 형성하는 것이 바람직하다.
이때, 상부 도전막은 크롬으로 형성하고, 화소 전극, 보조 소스 전극 및 보조 드레인 전극은 IZO로 형성하고, 화소 전극, 보조 소스 전극 및 보조 드레인 전극 형성 단계와 반도체층 일부 노출 단계는 함께 실시할 수 있다.
보호막 사진 식각 단계에서 도전막의 제1 부분과 이에 인접한 게이트 절연막을 함께 노출하는 것이 바람직하다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 게이트 전극을 포함하는 게이트선이 형성되어 있고, 게이트선을 덮는 게이트 절연막 위에는 반도체층 이 형성되어 있고, 반도체증 위에는 저항성 접촉 부재가 형성되어 있으며, 저항성 접촉 부재 위에는 소스 전극을 가지는 데이터선 및 드레인 전극이 형성되어 있다. 데이터선 및 드레인 전극 위에는 드레인 전극을 노출시키는 제1 접촉 구멍 및 소스 전극 및 드레인 전극 사이의 반도체층 일부를 노출시키는 개구부를 가지는 보호막이 형성되어 있고, 그 상부에는 제1 접촉 구멍을 통해 드레인 전극과 접촉하는 화소 전극과 개구부를 통하여 드러낸 반도체층을 덮는 블랙 매트릭스가 형성되어 있다. 이때, 개구부에서 보호막의 경계선은 소스 전극 및 드레인 전극의 경계선과 일치한다.
이때, 개구부의 일부 경계는 저항성 접촉 부재의 경계와 일치할 수 있으며, 게이트선 하부막과 상부막을 포함하며, 하부막의 일부를 덮는 접촉 보조 부재를 더 포함할 수 있다.
게이트선의 하부막은 Cr으로 이루어지고, 게이트선의 상부막은 Al을 포함하는 것이 바람직하며, 데이터선 및 드레인 전극은 크롬의 도전막을 포함하고, 화소 전극은 IZO로 이루어진 것이 바람직하다.
게이트선, 데이터선 및 드레인 전극은 알루미늄을 포함하는 제1 도전막과 몰리브덴을 포함하는 제2 도전막을 포함할 수 있으며, 화소 전극은 ITO로 이루어진 것이 바람직하다.
데이터선 및 드레인 전극은 하부 도전막과 상부 도전막을 포함하며, 반도체를 드러내는 하부 도전막과 상부 도전막의 경계선이 서로 일치하지 않을 수 있으며, 화소 전극과 동일한 층으로 형성되어 있으며, 개구부에서 데이터선의 일부인 소스 전극과 드레인 전극을 덮는 보조 소스 전극과 보조 드레인 전극을 더 포함할 수 있다.
반도체층을 드러내는 소스 전극 및 드레인 전극의 하부 도전막 경계선은 서로 마주하는 보조 소스 전극과 보조 드레인 전극의 경계선과 서로 일치하는 것이 바람직하다.
접촉 구멍은 드레인 전극 하부 도전막의 일부 및 인접한 게이트 절연막을 노출시키는 것이 바람직하며, 반도체층의 노출된 부분 위에는 절연체를 더 형성될 수 있다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa'선과 IIb-IIb'선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함한다. 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막과 상부막의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있으며 끝 부 분(129)의 상부막(129q) 일부가 제거되어 하부막(129p)을 드러내고 있다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 또한 하부 도전체(171p, 175p)와 그 위에 위치한 상부 도전체(171q, 175q)로 이루어진다. 이때, 소스 전극(173)과 드레인 전극(175)에서 하부 도전체(173p, 175p)는 상부 도전체(173q, 175q) 밖으로 드러나 있으며, 이러한 하부 도전체(173p, 175)의 경계선은 박막 트랜지스터 채널의 폭 및 간격을 정의한다. 게이트선(121)의 경우와 마찬가지로, 하부 도전체(171p, 175p)와 상부 도전체(171q, 175q)의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로, 다른 부분과의 접촉을 위한 데이터(171)의 끝 부분(179)의 하부막과 상부막은 각각 도면 부호 179p, 179q로 표시되어 있으며 끝 부분(179)의 상부막(179q) 일부가 제거되어 하부막(179p)을 드러내고 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 상부막(171q, 175q)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다.
데이터선(171) 및 드레인 전극(175)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어진 보호막 (passivation layer)(180)이 형성되어 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175) 그리고, 드레인 전극(175)에 인접한 게이트 절연막(140)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 구비되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 구비되어 있다. 보호막(180)은 또한 반도체(151)의 돌출부(154) 일부를 노출하는 개구부(189)를 가진다. 이때, 소스 전극(173) 및 드레인 전극(175) 사이에서 이들의 하부 도전체(173p, 175p) 일부는 개구부(189)를 통하여 드러나 있다.
접촉 구멍(181, 182)은 게이트선(121), 드레인 전극(175) 및 데이터선(171)의 끝 부분(129, 179)의 하부막(129p, 179p, 175p)만을 드러내며, 그 경계는 상부막(129q, 179q, 175q)의 경계와 일치한다. 그리고, 접촉 구멍(185)은 드레인 전극의 하부막(175p) 및 인접한 게이트 절연막(140)을 드러낸다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190), 복수의 보조 소스 전극(193)과 보조 드레인 전극(195) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 IZO의 투명한 도전 물질로 이루어진다. 이 경우, 드레인 전극(175)과 화소 전극(190)이 연결되는 접촉 구멍(185)이 인접한 게이트 절연막(140)까지 넓게 형성되어 있기 때문에 드레인 전극의 상부막(175q)이 과식각에 의해 언더 컷되는 것을 방지할 수 있다. 따라서, 게이트 절연막(140) 위에도 형성되어 있는 화소 전극(190)과 드레인 전극의 하부막(175p)사이에 접촉되는 면적이 넓으므로 접촉 불량이 발생하는 것을 방지할 수 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]을 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선 (previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극은 게이트선(121)과 동일한 층으로 만들어지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
서로 마주하는 보조 소스 전극(193) 및 보조 드레인 전극(195)의 경계선은 그 하부에 위치하며 박막 트랜지스터의 채널을 정의하는 소스 전극(173) 및 드레인 전극(175)의 하부 도전체(173p, 175p)의 경계선과 일치하며, 개구부(189)를 통하여 드러난 이들(173p, 175p)을 완전히 덮고 있다. 즉, 소스 전극(173)과 드레인 전극(175) 상부를 지나는 개구부(189)의 경계선은 보조 소스 전극(193)과 보조 드레인 전극(195)이 완전히 덮는다.
마지막으로 보호막(180) 및 반도체(151) 돌출부(154)의 노출된 부분 위에는 게이트선(121)과 데이터선(171)으로 둘러싸인 화소 영역에 개구부를 가지며, 화소 영역 사이에서 누설되는 빛을 차단하는 블랙 매트릭스(220)가 형성되어 있다. 블랙 매트릭스(220)는 반도체(151)의 노출된 부분을 보호하는 기능을 함께 가지며 감광성 유기막 또는 크롬과 산화 크롬 따위로 만들어질 수 있으며, 박막 트랜지스터의 특성을 확보하기 위해 반도체(151)와 접하는 부분에 질화 규소의 절연막을 포함 하는 것이 바람직하다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer), ITO 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 82)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1, 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.
먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리등의 절연 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 게이트선(121)은 하부막(124p, 129p)과 상부막(124q, 129q)의 이중막으로 이루어지며, 하부막(124p, 129p)은 약 500Å 두께의 Cr, 상부막(124q, 129q)은 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다.
도 5, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 화학 기상 증착법(chemical vapor deposition, CVD)으로, 하부 금속막 및 상부 금속막을 스퍼터링 따위로 연속하여 적층한 다음, 상부 및 하부 금속막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 상부 및 하부 도전체(174q, 174p), 복수의 선형 불순물 반도체(164)와 복수 의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.
게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 진성 반도체(151) 및 불순물 반도체(164)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다. 하부 도전체(174p)는 약 500Å 두께의 Cr, 상부 도전체(174q)는 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다. 상부 도전체(174q)의 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.
다음으로, 도 7, 도 8a 및 도 8b에 도시한 바와 같이, 3,000 Å 이상의 두께를 가지는 보호막(180)을 적층하고 그 위에 감광막(40)을 형성한 다음 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 182, 185) 및 복수의 개구부(189)를 형성한다. 접촉 구멍(181)은 게이트선(121) 끝 부분(129)의 상부막(129q)을 드러내고, 접촉 구멍(182, 185)과 개구부(189)는 상부 도전체(174q)의 일부, 즉 도 1, 도 2a 및 도 2b를 참고로 설명하면, 데이터선(171) 끝 부분(179)의 일부, 드레인 전극(175)의 일부 및 인접한 게이트 절연막(140), 그리고 소스 전극(173)과 드레인 전극(175)의 일부 및 이들(173, 175) 사이 영역을 각각 드러낸다. 이 때, 접촉 구멍(185) 및 개구부(189)를 해당 부위의 보호막(180)을 슬릿 노광을 이용한 패터닝으로 형성함으로써 접촉 구멍(185) 내에 드러난 게이트 절연막(140)이 과식각되어 하부 도전체(174p)의 하부까지 언더 컷되는 것을 방지할 수 있다.
즉, 접촉 구멍(181)은 해당 부위의 보호막(180) 및 게이트 절연막(140) 위의 감광막(40)을 완전 노광 및 현상하고 접촉 구멍(181)이 형성될 부분의 보호막(180) 및 게이트 절연막(140)을 제1 식각하여 형성한다. 이때 접촉 구멍(185) 및 개구부(189)는 해당 부위의 보호막(180) 위의 감광막(40)을 슬릿 노광 및 현상함으로써 감광막을 얇은 두께로 남기어 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 보호막(180)이 식각되지 않도록 한다. 그리고, 에치백(etch back) 공정을 통해 얇은 두께를 가지는 감광막을 제거하여 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 보호막(180)이 드러내고, 제2 식각을 실시하여 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 보호막(180)만을 제거하여 접촉 구멍(185) 및 개구부(189)를 형성한다. 따라서, 게이트선(121) 끝 부분(129)의 상부막(129q)이 드러나도록 제1 식각에 의해 보호막(180) 및 게이트 절연막(140)이 식각될 때, 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 보호막(180)이 식각되지 않도록 함으로써 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 보호막(180) 아래의 게이트 절연막(140)은 과식각되지 않으며, 이를 통하여 하부 도전체(174p)의 하부로 게이트 절연막(140)이 언더 컷되는 것을 방지할 수 있다. 그리고, 이 경우 데이터선 (171)의 끝 부분(179)을 드러내는 접촉 구멍(182)에서도 드레인 전극(175)을 드러내는 접촉 구멍(185)과 같이 하부 도전체(171p)의 경계선이 완전히 드러낼 수 있다.
이어 도 9a 및 9b에 도시한 것처럼, 감광막(40)을 그대로 두거나 제거한 상태에서 게이트선(121)의 상부막(121q)과 상부 도전체(174q)의 노출된 부분을 제거 하여 하부막(121p)과 하부 도전체(174p)를 드러내는 한편, 데이터선(171)과 드레인 전극(175)의 상부막(171q, 175q)을 완성한다. 이때 게이트선(121)의 상부막(121q) 및 상부 도전체(174q)의 식각 조건은 하부막(121p) 및 하부 도전체(174p)가 식각되지 않도록 설정하는 것이 바람직하다. 그리고, 이 경우 식각되는 상부 도전체(174q)는 보호막(180)의 밑으로 과식각되어 언더 컷이 발생할 수 있다.
다음으로, 도 10, 도 11a 및 도 11b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 IZO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성한다. 이때, 박막 트랜지스터의 채널을 정의하해 하부 도전체(174p)를 분리하기 위한 다수의 보조 소스 전극(193) 및 보조 드레인 전극(195)도 함께 형성하면서, 이들 사이에서 드러난 하부 도전체(174p)를 식각하여 하부 도전체(171p, 175p)로 분리하여 데이터선(171) 및 드레인 전극(175)을 완성한다. 여기서, IZO막은 크롬을 식각하는데 사용하는 크롬 식각액으로 패터닝되므로 IZO막을 식각하면서 동일한 식각 조건으로 하부 도전체(171p, 175p)를 식각할 수 있다. 화소 전극(190), 보조 소스 전극(193) 및 보조 드레인 전극(195) 및 접촉 보조 부재(81, 82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다. IZO는 옥살산 등의 약산으로 식각할 수 있다.
접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉 구멍(181, 182, 185)을 통하여 노출되어 있는 게이트선(121) 끝 부분(129)의 하부막(129p) 및 드레인 전극(175)과 데이터선(171)의 끝 부분(179)의 하부 도전체(174p), 게이트 절연막 (140) 부분을 덮는다.
도 12a 및 도 12b에 도시된 바와 같이, 소스 전극(173)과 드레인 전극(175) 사이에서 노출된 불순물 반도체(164)를 전면 식각으로 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 박막 트랜지스터의 채널이 형성되는 반도체의 돌출부(154) 부분을 노출시킨다. 반도체(151)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리하는 것이 바람직하다.
이와 같이, 본 발명의 실시예에서는 보조 소스 전극(193) 및 보조 드레인 전극(195)을 패터닝하면서 드러난 하부 도전체(174p)를 식각하여 소스 전극(173) 및 드레인 전극(175)을 완성하고, 이어 불순문 반도체(164)를 식각하여 반도체의 돌출부(154)를 노출시킨다. 이를 통하여 기판 전면적으로 소스 전극(173)과 드레인 전극(175) 사이의 박막 트랜지스터 채널을 균일하게 형성할 수 있으며, 채널의 폭 및 간격을 균일하게 제어할 수 있다.
마지막으로, 도 1, 도 2a 및 도 2b에 도시한 바와 같이, 반도체(151)의 노출된 부분(154) 위에 검은색 안료를 포함하는 유기 물질 또는 크롬/산화 크롬을 적층하고 패터닝하여 블랙 매트릭스(220)를 형성한다. 블랙 매트릭스(220)는 반도체(154)를 덮는 질화 규소 또는 산화 규소의 무기 절연막을 포함하며, 블랙 매트릭스(220)를 감광막으로 형성할 경우 스핀 코팅 장치의 회전 속도만으로 감광막 의 두께 조절이 가능하므로 공정이 쉬워진다.
이러한 본 발명의 실시예에 따른 제조 방법에서는 블랙 매트릭스(220)를 가지는 박막 트랜지스터 표시판을 5매의 마스크를 이용한 제조 공정으로 완성할 수 있어 제조 공정을 단순화할 수 있다. 즉, 데이터선(171)을 알루미늄의 도전막을 포함하는 이중막으로 형성할 때에는 두 장의 마스크가 필요한데, 본 실시예에서는 하나의 마스크만을 이용하여 이중막의 데이터선을 완성할 수 있어, 제조 공정을 단순화할 수 있다. 또한, 블랙 매트릭스(220)를 박막 트랜지스터 표시판에 형성하여 오정렬에 대한 허용 오차를 최소화할 수 있어 화소의 개구율을 극대화할 수 있다.
한편, 데이터선을 화소 전극과 동일한 식각 조건으로 패터닝할 수 있는 도전막으로 형성하여 제조 공정을 단순화할 수 도 있으며, 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 14는 도 13의 박막 트랜지스터 표시판을 각각 XIV-XIV'선을 따라 잘라 도시한 단면도이다.
도 13 및 도 14에 도시한 바와 같이, 대부분의 적층 구조는 도 1 내지 도 2b와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소 스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 상부에는 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185, 187)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.
하지만, 도 1 내지 도 2b와 달리 데이터선(171) 및 드레인 전극(175)은 크롬의 단일막으로 이루어져 있으며, 게이트선(121)은 끝 부분에 접촉부를 가지지 않아 보호막(180)은 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분을 드러내는 접촉 구멍을 가지지 않는다. 이러한 실시예에서는 기판(110)의 상부에 적층 구조와 동일한 층으로 게이트 구동 회로가 직접 형성되어 있으며, 게이트선의 끝 부분은 게이트 구동 회로의 출력단에 연결된다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있는데, 이들은 IZO로 이루어져 있다.
마지막으로 보호막(180) 및 반도체(151) 돌출부(154)의 노출된 부분 위에는 블랙 매트릭스(220)가 형성되어 있는데, 블랙 매트릭스(220)의 하부에는 질화 규소 또는 산화 규소로 이루어진 절연막(221)이 형성되어 있다.
그러면, 도 13, 도 14에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 15 내지 도 23과 도 13, 도 14를 참고로 하여 상세히 설명한다.
먼저, 도 15, 도 16에 도시한 바와 같이, 투명한 유리등의 절연 기판(110) 위에 앞의 실시예와 같이 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 이때, 기판(110)의 상부에 게이트 구동 회로를 직접 형성하는 경우에는 게이트선(121)과 동일한 층의 게이트 구동 회로의 일부도 함께 형성한다.
도 17, 도 18에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 화학 기상 증착법(chemical vapor deposition, CVD)으로 앞의 실시예와 다르게 크롬(Cr)의 단일막을 스퍼터링 따위로 적층한 다음, 도전막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 도전체(174), 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.
다음으로, 도 19, 도 20에 도시한 바와 같이, 3,000 Å 이상의 두께를 가지는 보호막(180)을 적층하고 그 위에 감광막(40)을 형성한 다음 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(182, 185) 및 복수의 개구부(189)를 형성한다.
다음으로, 도 21 및 도 도 22에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 IZO막을 스퍼터링으로 적층하고 앞의 실시예와 동일하게 사진 식각하여 복수의 화소 전극(190)과 복수의 데이터 접촉 보조 부재(82)를 형성한다. 이때, 접촉 보조 부재(82)와 화소 전극(190)은 접촉 구멍(182, 185)을 통하여 노출되어 있는 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)에 접촉하며, 그 주변의 게이트 절연막(140) 일부를 덮는다. 그러나 개구부(189)를 통하여 노출된 하부 도전체(174, 도 7 및 도 8 참조) 부분은 덮이지 않고 그대로 노출된 상태인데, IZO막을 패터닝하기 위한 식각액을 크롬막을 패터닝하기 위한 식각액을 이용하므로, 도전체(174)의 노출된 부분을 IZO막을 식각할 때 함께 제거하여 불순물 반도체(164)를 노출시키는 한편 데이터선(171) 및 드레인 전극(175)을 완성한다.
이어, 도 23에서 보는 바와 같이, 불순물 반도체(164)의 노출된 부분을 전면 식각으로 제거하여 저항성 접촉 부재(161, 165)를 완성하고 소스 전극(173)과 드레인 전극(175) 사이의 반도체의 돌출부(154) 부분을 노출시킨다. 반도체(151)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리하는 것이 바람직하다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는 4매의 마스크를 이용한 사진 식각 공정으로 완성할 수 있어, 제조 공정을 단순화할 수 있으며, 이를 통하여 제조 비용을 최소화할 수 있다. 특히, 화소 전극(190)을 패터닝할 때, 동일한 식각 조건으로 채널부 상부의 도전체를 식각하여 데이터선(171)과 드레인 전극(175)을 완성함으로써 제조 공정을 단순화하고 제조 비용을 최소화할 수 있다.
마지막으로, 도 13, 도 14에 도시한 바와 같이, 반도체(151)의 노출된 부분 위에 산화 규소 또는 질화 규소의 무기막을 적층하고 그 상부에 블랙 매트릭스(220)를 형성한 다음, 블랙 매트릭스(220)로 가리지 않는 무기막을 제거하 여 절연막(221)을 완성한다.
앞의 실시예에서는 화소 전극을 IZO막으로 형성하였으나, ITO막으로 형성할 수 있으며, 이러한 실시예에서는 데이터선은 알루미늄 또는 몰리브덴 또는 이들의 합금으로 이루어진 도전막으로 이루어지는 것이 바람직하며, 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.
도 24는 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 25a 및 도 25b는 도 24의 박막 트랜지스터 표시판을 각각 XXVa-XXVa'선과 XXVb-XXVb'선을 따라 잘라 도시한 단면도이다.
도 24 내지 도 25b에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 및 배치 구조는 대개 도 13 및 도 14에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 상부에는 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185, 187)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되 어 있다.
하지만, 게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함하는데, 게이트선(121)은 외부의 구동 회로 등과 접촉하기 위한 끝 부분(129)이 형성되어 있으며, 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있다. 이때, 게이트선(121)의 하부막(124p, 129p)은 알루미늄 또는 알루미늄 합금으로 이루어져 있으며, 상부막(124q, 129q)은 몰리브덴 또는 몰리브덴 합금으로 이루어져 있다.
데이터선(171) 및 드레인 전극(175)은 하부막(171p, 175p)과 그 위에 위치한 상부막(171r, 175r) 및 이들 사이에 위치하는 중간막(171q, 171q)으로 이루어진다. 하부막(171p, 175p)과 상부막(171r, 175r)은 몰리브덴 또는 몰리브덴 합금 또는 크롬 등과 같이 접촉 특성이 우수한 도전 물질로 이루어지며, 중간막(171q, 175q)은 저저항을 가지는 도전 물질로 이루어지는 것이 바람직하며, 바람직한 예로는 Mo 또는 Mo alloy/Al/Mo 또는 Mo alloy, Mo 또는 Mo alloy/Al alloy/Mo 또는 Mo alloy 등과 같이 서로 동일한 식각 조건으로 식각되는 세 층을 들 수 있다. 도 13b에서 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로, 다른 부분과의 접촉을 위한 데이터(171)의 끝 부분(179)의 하부막과 상부막은 각각 도면 부호 179p, 179q로 표시되어 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 중간막(171q, 175q)과 상부막(171r, 175r)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
보호막(180)에는 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 구비되어 있다. 접촉 구멍(181)은 게이트선(121)의 끝 부분(129)의 경계를 드러내는데, 접촉 구멍(185, 182) 또한 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)의 경계선을 드러낼 수도 있다.
게이트 접촉 보조 부재(81)는 접촉 구멍(181)을 통하여 게이트선의 끝 부분(129)과 연결되어 있다.
이때, 화소 전극(190) 및 접촉 보조 부재(81, 82)는 앞의 실시예와 달리 ITO(indium tin oxide)막으로 이루어져 있다.
그러면, 도 24, 도 25a 및 도 25b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 26 내지 도 34b와 도 24, 도 25a 및 도 25b를 참고로 하여 상세히 설명한다.
먼저, 도 26, 도 27a 및 도 27b에 도시한 바와 같이, 투명한 유리등의 절연 기판(110) 위에 알루미늄을 포함하는 하부막과 몰리브덴을 포함하는 상부막을 차례로 적층한 다음, 이들을 패터닝하여 복수의 게이트 전극(124) 및 끝 부분(129)을 포함하는 복수의 게이트선(121)을 형성한다. 이때, 알루미늄을 포함하는 하부막과 몰리브덴을 포함하는 상부막은 알루미늄을 식각하기 위한 알루미늄 식각액을 이용하여 동일한 식각액으로 패터닝하며, 테이퍼 구조로 형성한다.
도 28, 도 29a 및 도 29b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 화학 기상 증착법(chemical vapor deposition, CVD)으로, 하 부 금속막, 중간 금속막 및 상부 금속막을 스퍼터링 따위로 연속하여 적층한 다음, 상부, 중간 및 하부 금속막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 상부, 중간부, 및 하부 도전체(174r, 174q, 174p), 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.
하부 및 상부 도전체(174p, 174r)는 약 500Å 두께의 몰리브덴 또는 몰리브덴 합금, 중간 도전체(174q)는 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 알루미늄 또는 알루미늄 합금으로 이루어진다. 중간 도전체(174q)의 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.
다음으로, 도 30, 도 31a 및 도 31b에 도시한 바와 같이, 3,000 Å 이상의 두께를 가지는 보호막(180)을 적층하고 그 위에 감광막(40)을 형성한 다음 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 182, 185) 및 복수의 개구부(189)를 형성한다. 접촉 구멍(181)은 게이트선(121) 끝 부분(129)의 상부막(129q)을 드러내고, 접촉 구멍(182, 185)과 개구부(189)는 상부 도전체(174r)의 일부,
이어, 도 32, 도 33a 및 도 33b에 도시된 바와 같이, 400 Å 내지 500 Å 두께의 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다. 이때, 접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉 구멍(181, 182, 185)을 통하여 노출되어 있는 게이트선(121) 끝 부 분(129)의 상부막(129q) 및 도전체(174)를 덮고 있으나, 개구부(189)를 통하여 노출된 도전체(174) 부분은 덮이지 않고 그대로 노출된 상태이다. 또한, ITO막을 식각하기 위한 식각액에 대하여 알루미늄 또는 몰리브덴을 포함하는 도전막을 식각되므로, 도 33a 및 도 33b에 도시된 바와 같이, 도전체(174)의 노출된 부분을 전면 식각으로 제거하여 불순물 반도체(164)를 노출시키는 한편 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 171q)을 완성한다.
그런 후, 도 34a 및 도 34b에서 보는 바와 같이, 불순물 반도체(164)의 노출된 부분을 전면 식각으로 제거하여 저항성 접촉 부재(161, 165)를 완성하고 소스 전극(173)과 드레인 전극(175) 사이의 반도체의 돌출부(154) 부분을 노출시킨다. 반도체(151)의 노출된 부분의 표면을 안정화시키기 위하여 산소 플라스마 처리하는 것이 바람직하다.
이러한 실시예에서도 화소 전극(190) 및 접촉 부재(81, 82)를 형성할 때 도전체(174)를 패터닝하여 데이터선(171) 및 드레인 전극(175)을 완성함으로써 제조 공정을 단순화하고 이를 통하여 제조 비용을 최소화할 수 있다. 또한 본 실시예에서는 접촉 구멍(181, 182, 185)에서 알루미늄을 포함하는 도전막이 노출되지 않아 알루미늄 전면 식각을 생략할 수 있어 제조 공정을 단순화할 수 있다.
마지막으로, 도 24, 도 25a 및 도 25b에 도시한 바와 같이, 블랙 매트릭스(220)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 보호막 및 화소 전극, 접촉 보조 부재를 이용하여 소스 전극과 드레인 전극을 분리함으로써 사진 공정의 수를 줄이고, 공정을 단순화하여 제조 원가를 낮추고 수율도 높여준다.
또한, 박막 트랜지스터 표시판에 블랙 매트릭스를 형성함으로써 제조 공정을 순단화하면서 화소의 개구율을 확보할 수 있다.
또한, 보조 전극을 이용하여 소스 전극과 드레인 전극을 분리하고 박막 트랜지스터의 채널이 형성되는 반도체 일부를 드러냄으로써 전면적으로 박막 트랜지스터의 채널의 폭 및 간격을 제어 및 형성할 수 있다
또한, 드레인 전극과 화소 전극이 연결되는 접촉 구멍을 게이트 절연막이 형성되어 있는 부분까지 넓힘으로써 드레인 전극의 상부막이 언더 컷되어 화소 전극과 접촉 불량이 발생하는 것을 방지하고, 드레인 전극과 화소 전극이 연결되는 접촉 구멍을 형성하기 위해 해당 부위의 보호막을 슬릿 노광함으로써 해당 부위의 게이트 절연막이 식각되는 것을 방지할 수 있다는 장점이 있다.

Claims (35)

  1. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막과 반도체층을 연속하여 적층하는 단계,
    상기 반도체층 위에 도전막을 증착하는 단계,
    상기 도전막 및 상기 반도체층을 사진 식각하는 단계,
    상기 도전막 및 반도체층 위에 보호막을 증착하는 단계,
    상기 보호막을 사진 식각하여 상기 도전막의 제1 부분과 제2 부분을 노출시키는 단계,
    상기 도전막의 제1 부분을 덮는 화소 전극과 상기 도전막의 제2 부분을 노출하는 보조 소스전극 및 보조 드레인 전극을 형성하는 단계,
    상기 보조 소스 전극 및 보조 드레인 전극을 마스크로 상기 도전막의 제2 부분을 제거하여 상기 도전막으로 이루어진 데이터선 및 드레인 전극을 완성하는 단계,
    상기 제2 부분 하부의 상기 반도체층을 노출하는 단계, 그리고
    노출된 상기 반도체층을 덮으며, 상기 화소 전극을 드러내는 개구부를 가지는 블랙 매트릭스를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 반도체층과 상기 블랙 매트릭스 사이에 상기 블랙 매트릭스와 동일한 모양으로 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 보호막 사진 식각 단계에서 상기 도전막의 제3 부분을 노출하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 화소 전극 형성 단계에서 상기 제3 부분을 덮는 접촉 보조 부재를 형성하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 보호막 사진 식각 단계에서 상기 게이트선을 노출하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 화소 전극 형성 단계에서 상기 게이트선을 덮는 접촉 보조 부재를 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 게이트선은 하부막과 상부막을 포함하는 박막 트랜지스터 표시판의 제 조 방법.
  8. 제7항에서,
    상기 보호막 사진 식각 단계에서 상기 게이트 절연막을 함께 식각하여 상기 게이트선의 상기 상부막을 노출하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    노출된 상기 게이트선 상부막을 함께 제거하여 상기 게이트선 하부막을 노출하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 삭제
  11. 제1항에서,
    상기 도전막은 크롬으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 화소 전극은 IZO로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제1항에서,
    상기 게이트선 및 상기 도전막은 알루미늄 또는 몰리브덴을 포함하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 게이트선 및 상기 도전막은 알루미늄을 포함하는 제1 도전막 또는 몰리브덴을 포함하는 제2 도전막으로 이루어진 이중막 또는 삼중막으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제13항에서,
    상기 화소 전극은 ITO로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제1항에서,
    상기 반도체층은 진성 반도체막과 불순물 반도체막을 포함하며,
    상기 반도체층을 노출하는 단계는
    상기 불순물 반도체막의 노출된 부분을 제거하여 상기 진성 반도체막을 노출하는 박막 트랜지스터 표시판의 제조 방법.
  17. 삭제
  18. 제1항에서,
    상기 상부 도전막은 크롬으로 형성하고, 상기 화소 전극, 상기 보조 소스 전극 및 상기 보조 드레인 전극은 IZO로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 화소 전극, 상기 보조 소스 전극 및 상기 보조 드레인 전극 형성 단계와 상기 반도체층을 노출하는 단계는 함께 실시하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 화소 전극, 상기 보조 소스 전극 및 상기 보조 드레인 전극 형성 단계와 상기 반도체층을 노출하는 단계는 동일한 식각 조건으로 실시하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제1항에서,
    상기 보호막 사진 식각 단계에서 상기 도전막의 제1 부분과 이에 인접한 게이트 절연막을 함께 노출하는 박막 트랜지스터 표시판의 제조 방법.
  22. 기판,
    상기 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체증 위에 형성되어 있는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 형성되어 있으며, 소스 전극을 가지는 데이터선 및 드레인 전극,
    상기 데이터선 및 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극을 노출시키는 제1 접촉 구멍 및 상기 소스 전극 및 상기 드레인 전극 사이의 상기 반도체층을 노출시키는 개구부를 가지는 보호막,
    상기 보호막 위에 형성되어 있으며 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 화소 전극, 그리고
    상기 개구부를 통하여 드러낸 상기 반도체층을 덮는 블랙 매트릭스를 포함하고,
    상기 개구부에서 상기 보호막의 경계선은 상기 소스 전극 및 상기 드레인 전극의 경계선과 일치하는 박막 트랜지스터 표시판.
  23. 제22항에서,
    상기 개구부의 경계는 상기 저항성 접촉 부재의 경계와 일치하는 박막 트랜지스터 표시판.
  24. 제22항에서,
    상기 게이트선 하부막과 상부막을 포함하며, 상기 하부막을 덮는 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.
  25. 제24항에서,
    상기 게이트선의 하부막은 Cr으로 이루어지고, 상기 게이트선의 상부막은 Al을 포함하는 도전막으로 이루어진 박막 트랜지스터 표시판.
  26. 제25항에서,
    상기 데이터선 및 드레인 전극은 크롬의 도전막을 포함하는 박막 트랜지스터 표시판.
  27. 제26항에서,
    상기 화소 전극은 IZO로 이루어진 박막 트랜지스터 표시판.
  28. 제22항에서,
    상기 게이트선, 상기 데이터선 및 상기 드레인 전극은 알루미늄을 포함하는 제1 도전막과 몰리브덴을 포함하는 제2 도전막을 포함하는 박막 트랜지스터 표시판.
  29. 제28항에서,
    상기 화소 전극은 ITO로 이루어진 박막 트랜지스터 표시판.
  30. 제22항에서,
    상기 데이터선 및 드레인 전극은 하부 도전막과 상부 도전막을 포함하며, 상기 반도체를 드러내는 상기 하부 도전막과 상기 상부 도전막의 경계선이 서로 일치하지 않는 박막 트랜지스터 표시판.
  31. 제30항에서,
    상기 화소 전극과 동일한 층으로 형성되어 있으며, 상기 개구부에서 상기 데이터선과 연결되어 있는 소스 전극과 상기 드레인 전극을 각각 덮는 보조 소스 전극과 보조 드레인 전극을 더 포함하는 박막 트랜지스터 표시판.
  32. 제31항에서,
    상기 반도체층을 드러내는 상기 소스 전극 및 상기 드레인 전극의 상기 하부 도전막 경계선은 서로 마주하는 상기 보조 소스 전극과 상기 보조 드레인 전극의 경계선과 서로 일치하는 박막 트랜지스터 표시판.
  33. 제22항에서,
    상기 제1 접촉 구멍은 상기 드레인 전극 하부 도전막 및 인접한 게이트 절연막을 노출시키는 박막 트랜지스터 표시판.
  34. 제22항에서,
    상기 반도체층의 노출된 부분 위에 형성되어 있는 절연체를 더 포함하는 박막 트랜지스터 표시판.
  35. 제31항에서,
    상기 반도체층은 진성 반도체막과 상기 반도체층 위에 위치하며 분리되어 있는 불순물 반도체막을 포함하며,
    상기 진성 반도체막 위에 위치하는 상기 불순물 반도체막의 경계선은 상기 보조 소스 전극의 경계선과 보조 드레인 전극의 경계선과 서로 일치하는 박막 트랜지스터 표시판.
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