KR102172972B1 - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명의 실시예는 박막 트랜지스터, 그의 제조방법 및 그를 구비하는 평판표시장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 전극을 포함하는 기판 상에 형성된 게이트 절연층, 게이트 전극을 포함하는 게이트 절연층 상에 형성되며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층, 산화물 반도체층 상에 형성되며 산화물 반도체층보다 케리어 농도가 낮은 산화물 버퍼층, 산화물 버퍼층 및 게이트 절연층 상에 형성되며 소스 영역 및 드레인 영역의 산화물 버퍼층이 노출되도록 콘택홀이 형성된 보호층, 및 콘택홀을 통해 소스 영역 및 드레인 영역의 산화물 버퍼층과 연결된 소스 전극 및 드레인 전극을 포함한다.
Description
본 발명의 실시예는 박막 트랜지스터에 관한 것으로, 보다 상세하게는 산화물 반도체층을 구비하는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층과, 채널 영역과 중첩되며 게이트 절연층에 의해 반도체층과 절연되는 게이트 전극을 포함한다.
최근들어 박막 트랜지스터의 반도체층으로 산화물 반도체를 이용한다.
산화아연(ZnO)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 이러한 산화물 반도체를 이용하면 별도의 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용하여 저온에서 박막 트랜지스터를 제조할 수 있으며, 이온 주입 공정이 생략되는 등 여러 가지 장점이 있다.
그러나 산화물 반도체층을 구비하는 박막 트랜지스터는 구조 및 공정 조건에 따라 전기적 특성이 쉽게 변화되기 때문에 신뢰성이 낮은 문제점이 있다.
본 발명의 실시예의 목적은 신뢰성이 향상될 수 있는 박막 트랜지스터 및 그의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 상기 게이트 전극을 포함하는 상기 기판 상에 형성된 게이트 절연층, 상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성되며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층 상에 형성되며 상기 산화물 반도체층보다 케리어 농도가 낮은 산화물 버퍼층, 상기 산화물 버퍼층 및 게이트 절연층 상에 형성되며 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층이 노출되도록 콘택홀이 형성된 보호층, 및 상기 콘택홀을 통해 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층과 연결된 소스 전극 및 드레인 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계, 상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 상기 산화물 반도체층보다 케리어 농도가 낮은 산화물 버퍼층을 형성하는 단계, 상기 산화물 버퍼층 및 게이트 절연층 상에 보호층을 형성한 후 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층이 노출되도록 콘택홀을 형성하는 단계, 및 상기 콘택홀을 통해 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 산화물 반도체층은 산화아연(ZnO)을 포함하며, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 마그네슘(Mg), 티타늄(Ti) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
상기 산화물 버퍼층의 케리어 농도는 1e+12#/㎤ 내지 1e+15#/㎤ 정도이고, 상기 산화물 버퍼층은 스태늄(Sn), 갈륨(Ga), 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La)으로 이루어진 군에서 선택된 적어도 두 개의 물질을 포함할 수 있다. 상기 적어도 두 개의 물질은 스태늄(Sn) 및 갈륨(Ga)이며, 상기 스태늄(Sn) 및 갈륨(Ga)이 9 : 1 내지 1 : 9로 혼합될 수 있다. 또한, 상기 갈륨(Ga)과 함께 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La) 중 적어도 하나의 물질이 더 혼합될 수 있다. 상기 산화물 버퍼층은 10Å 내지 500Å의 두께로 형성될 수 있다.
상기 보호층은 실리콘 산화물(SixOy), 실리콘 질화물(NxOy) 및 갈륨 산화물(GaxOy)로 이루어진 군에서 선택된 적어도 하나의 물질(x 및 y는 1 내지 3)을 포함할 수 있다.
상기 소스 전극 및 드레인 전극은 구리(Cu)를 포함하거나, 구리(Cu) 및 산화물의 적층으로 이루어질 수 있다. 또한, 상기 소스 전극 및 드레인 전극은 상기 게이트 전극과 중첩되지 않는다.
상기 기판과 상기 게이트 전극 사이에 형성된 절연층을 더 포함할 수 있다
본 발명의 실시예는 하부 게이트 구조의 박막 트랜지스터에서 산화물 반도체층 상에 산화물 반도체층보다 케리어 농도가 낮은 전도성 산화물로 버퍼층을 형성한다. 산화물 버퍼층은 소스 및 드레인 전극을 형성하는 식각 과정에서 산화물 반도체층의 피해를 방지하고, 소스 및 드레인 전극과 산화물 반도체층의 저항성 접촉(ohmic contact)을 보장하며, 소스 및 드레인 전극으로부터 확산된 금속 이온을 차단하여 안정적인 계면 접합을 유지한다.
또한, 본 발명의 실시예는 소스 및 드레인 전극과 게이트 전극이 중첩되지 않는 구조를 실현하여 기생 캐패시턴스에 의한 신호 지연이나 크로스 토크(cross talk)를 방지한다. 소스 및 드레인 전극과 게이트 전극이 중첩되지 않는 구조에서 산화물 버퍼층에 의한 상기 효과는 특히 유효하기 때문에 전기적 특성 및 신뢰성이 종래보다 향상된 박막 트랜지스터를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 박막 트랜지스터가 적용된 평판표시장치의 실시예를 설명하기 위한 평면도 및 단면도.
도 4는 도 3a의 유기전계발광 소자를 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 박막 트랜지스터가 적용된 평판표시장치의 실시예를 설명하기 위한 평면도 및 단면도.
도 4는 도 3a의 유기전계발광 소자를 설명하기 위한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10) 상에 게이트 전극(14)이 형성되고, 게이트 전극(14)을 포함하는 기판(10) 상에 게이트 절연층(16)이 형성된다. 기판(10)과 게이트 전극(14) 사이에 버퍼층(buffer layer)으로서, 절연층(12)이 형성될 수 있다.
게이트 전극(14)을 포함하는 게이트 절연층(16) 상에 산화물 반도체층(18)이 형성된다. 산화물 반도체층(18)은 소스 영역, 채널 영역 및 드레인 영역을 포함한다.
산화물 반도체층(18) 상에 산화물 반도체층(18)보다 케리어 농도가 낮은 전도성 산화물로 버퍼층(20)이 형성되고, 산화물 버퍼층(20) 및 게이트 절연층(16) 상에 보호층(22)이 형성된다. 보호층(22)에는 소스 영역 및 드레인 영역의 산화물 버퍼층(20)이 노출되도록 콘택홀이 형성된다.
보호층(22) 상에 상기 콘택홀을 통해 소스 영역 및 드레인 영역의 산화물 버퍼층(20)과 연결되도록 소스 및 드레인 전극(24)이 형성된다. 소스 및 드레인 전극(24)은 게이트 전극(14)과 중첩되지 않도록 형성되는 것이 바람직하다.
상기 박막 트랜지스터의 제조 과정을 통해 본 발명의 실시예를 보다 상세하게 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 기판(10) 상에 게이트 전극(14)을 형성한다.
기판(10) 상에 버퍼층으로서, 실리콘 산화물, 실리콘 질화물 등의 절연물로 절연층(12)을 형성하고, 절연층(12) 상에 게이트 전극(14)을 형성할 수 있다.
기판(10)은 반도체 기판, 금속 기판 또는 투명한 유리나 수지 등의 절연 기판을 사용할 수 있다.
게이트 전극(14)은 금속이나 도핑된 폴리실리콘(doped poly-silicon)으로 형성할 수 있다. 상기 금속으로는 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등을 사용할 수 있다.
도 2b를 참조하면, 게이트 전극(14)을 포함하는 기판(10) 상에 게이트 절연층(16)을 형성하고, 게이트 절연층(16) 상에 산화물 반도체층(18) 및 산화물 버퍼층(20)을 순차적으로 형성한다.
게이트 절연층(16)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 이들의 적층 구조로 형성할 수 있다.
산화물 반도체층(18)은 산화아연(ZnO)을 포함할 수 있으며, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 마그네슘(Mg), 티타늄(Ti) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다. 산화물 반도체층(18)은 예를 들어, 1e+15#/㎤ 내지 1e+17#/㎤ 정도의 케리어 농도를 갖도록 형성하는 것이 바람직하다.
산화물 버퍼층(20)은 산화물 반도체층(18)보다 낮은 케리어 농도를 갖는 전도성 산화물로 형성한다. 산화물 버퍼층(20)의 케리어 농도는 예를 들어, 1e+12#/㎤ 내지 1e+15#/㎤ 정도로 조절하는 것이 바람직하다.
산화물 버퍼층(20)은 스태늄(Sn), 갈륨(Ga), 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La) 등으로 이루어진 군에서 선택된 적어도 두 개 이상의 물질을 포함할 수 있다. 예를 들어, 식각제(etchant)에 대하여 내구성을 갖는 스태늄(Sn) 및 케리어 농도(전도성)를 조절하기 위한 갈륨(Ga)이 9 : 1 내지 1 : 9 정도로 혼합될 수 있다. 상기 갈륨(Ga)과 함께 산소와 친화도가 높은 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La) 중 적어도 하나의 물질이 더 혼합될 수 있다.
산화물 버퍼층(20)은 두껍게 형성될 경우 전도성을 갖기 어렵기 때문에 10Å 내지 500Å의 두께로 형성하는 것이 바람직하다.
산화물 버퍼층(20)은 산화물 반도체층(18)과 소스 및 드레인 전극(24)의 전기적인 연결을 위해 일정 수준 이상의 전도성을 갖지만, 산화물 반도체층(18)보다 전도성이 낮기 때문에 실질적으로 케리어(전자)가 이동하는 채널은 산화물 반도체층(18)에 형성될 수 있다.
도 2c를 참조하면, 산화물 버퍼층(20) 및 산화물 반도체층(18)을 패터닝한다. 상기 패터닝 공정에 의해 박막 트랜지스터의 활성층으로서, 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층(18)과, 그 상부에 산화물 버퍼층(20)이 적층된 구조가 완성된다.
도 2d를 참조하면, 산화물 버퍼층(20) 및 게이트 절연층(16)을 포함하는 전체 상부면에 보호층(22)을 형성한 후 패터닝하여 상기 소스 영역 및 드레인 영역의 산화물 버퍼층(22)이 노출되도록 콘택홀(22a)을 형성한다.
보호층(22)은 실리콘 산화물(SixOy), 실리콘 질화물(NxOy) 및 갈륨 산화물(GaxOy)로 이루어진 군에서 선택된 적어도 하나의 물질로 형성할 수 있다. 상기 x 및 y는 1 내지 3의 범위인 것이 바람직하다.
상기 패터닝 공정은 보호층(22) 상에 감광막 패턴을 형성하는 사진 공정과, 상기 감광막 패턴을 마스크로 이용하여 콘택홀(22a)이 형성될 부분의 보호층(22)을 제거하는 식각 공정을 포함한다. 콘택홀(22a)을 형성할 때 산화물 버퍼층(20)에 의해 산화물 반도체층(18)이 직접 노출되지 않기 때문에 산화물 반도체층(18)의 식각 피해가 방지될 수 있다.
산화물 반도체층(18)의 피해가 효과적으로 방지되도록 하기 위해 산화물 버퍼층(20)은 보호층(22)이나 산화물 반도체층(18)과 식각 선택비를 가져야 하며, 또한, 산화물 반도체층(18)과 소스 및 드레인 전극(24)의 전기적인 연결을 위해 일정 수준 이상의 전도성을 가져야 한다. 상기한 산화물 버퍼층(20)의 물질(산화물)들은 이와 같은 조건을 만족할 수 있다.
산화물 버퍼층(20)이 생략될 경우 콘택홀(22a)을 통해 산화물 반도체층(18)이 직접 노출되기 때문에 식각제 또는 플라즈마 등에 의해 피해를 입게 된다. 상기 피해에 의해 산화물 반도체층(18)에 결함(defect)이 발생되면 전자 또는 정공이 트랩(trap)되어 케리어 농도가 증가하거나 문턱전압이 변동될 수 있다.
도 2e를 참조하면, 콘택홀(22a)을 포함하는 보호층(22) 상에 도전층을 형성한 후 패터닝하여 콘택홀(22a)을 통해 소스 영역 및 드레인 영역의 산화물 버퍼층(20)과 연결되는 소스 및 드레인 전극(24)을 형성한다.
상기 도전층은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 금속이나, 이들의 합금 또는 적층 구조로 형성할 수 있다. 예를 들어, 상기 도전층을 구리(Cu)로 형성하거나, 구리(Cu)와 산화물의 적층 구조로 형성할 수 있다. GaZnO와 같은 산화물은 피복층(clad layer)으로 작용하여 구리(Cu)를 보호할 수 있다. 또는, 상기 도전층을 몰리브덴(Mo)층, 알루미늄(Al)층 및 몰리브덴(Mo)층의 적층 구조로 형성할 수 있다.
소스 및 드레인 전극(24)은 게이트 전극(14)과 중첩되지 않도록 패터닝하는 것이 바람직하다.
소스 및 드레인 전극(24)이 게이트 전극(14)과 중첩될 경우 중첩된 부분에서의 기생 캐패시턴스에 의해 신호 지연이나 크로스 토크가 발생할 수 있지만, 소스 및 드레인 전극(24)이 게이트 전극(14)과 중첩되지 않도록 함으로써 소스 및 드레인 전극(24)과 게이트 전극(14) 사이의 기생 캐패시턴스가 최소화되어 박막 트랜지스터의 신호 전달특성 및 전기적 특성이 향상될 수 있다.
게이트 전극(14)과 중첩되지 않도록 소스 및 드레인 전극(24)을 형성할 경우 콘택홀(22a)을 통해 산화물 버퍼층(20)의 일부(A 부분)가 노출될 수 있지만, 이 경우에도 산화물 버퍼층(20)에 의해 산화물 반도체층(18)의 노출이 방지되기 때문에 산화물 반도체층(18)의 식각 피해가 방지될 수 있다.
도 2e의 A 부분을 참조하면, 식각 특성에 의해 소스 및 드레인 전극(24)의 측벽이 경사지게 패터닝되어 소스 및 드레인 전극(24)의 일부가 게이트 전극(14)과 중첩될 수 있지만, 이에 의한 기생 캐패시턴스는 매우 작기 때문에 신호 전달특성이나 전기적 특성에 영향을 미치지 않는다.
한편, 소스 및 드레인 전극(24)이 구리(Cu)를 포함하는 경우 구리(Cu) 원자의 확산에 의해 산화물 반도체층(18)과의 계면 접합이 불량해지고, 불량한 계면 접합에 의해 소스 및 드레인 전극(24)과 산화물 반도체층(18)의 접촉 저항이 증가될 수 있다. 또한, p형의 구리(Cu) 원자가 n형의 산화물 반도체층(18)으로 확산됨으로써 산화물 반도체층(18)의 전기적 특성이 저하될 수 있다.
산화물 버퍼층(20)은 구리(Cu) 원자의 확산을 효과적으로 차단하며 일정 수준의 전도성을 갖기 때문에 소스 및 드레인 전극(24)과 산화물 반도체층(18)의 안정적인 계면 접합 및 저항성 접촉을 보장할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 평판표시장치에 적용될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 박막 트랜지스터가 적용된 평판표시장치의 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시패널(100)을 중심으로 개략적으로 설명한다.
표시패널(100)은 제 1 기판으로서, 여러 가지의 소자가 형성되는 기판(10), 기판(10)과 대향하도록 배치되는 제 2 기판으로서, 봉지 기판(90), 그리고 상기 소자를 둘러싸도록 기판(10)과 봉지 기판(90) 사이에 개재된 밀봉재(92)를 포함한다.
도 3a를 참조하면, 기판(10)은 화소 영역(30)과, 화소 영역(30) 주변의 비화소 영역(40)으로 정의된다. 화소 영역(30)의 기판(10)에는 주사 라인(50) 및 데이터 라인(60) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(70)가 형성되고, 비화소 영역(40)의 기판(10)에는 화소 영역(30)의 주사 라인(50) 및 데이터 라인(60)으로부터 연장된 주사 라인(50) 및 데이터 라인(60), 유기전계발광 소자(70)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(80)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(50) 및 데이터 라인(60)으로 공급하는 주사 구동부(52) 및 데이터 구동부(62)가 형성된다.
도 4를 참조하면, 유기전계발광 소자(70)는 애노드 전극(72) 및 캐소드 전극(78)과, 애노드 전극(72) 및 캐소드 전극(78) 사이에 개재된 유기 박막층(76)을 포함한다. 유기 박막층(76)은 정공 수송층, 유기 발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(70)의 동작을 제어하기 위해 주사 라인(50) 및 데이터 라인(60) 사이에 연결된 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다. 박막 트랜지스터는 도 1의 구조로 형성된다.
상기와 같이 구성된 박막 트랜지스터를 포함하는 유기전계발광 소자(70)를 도 3a 및 도 4를 통해 보다 상세히 설명하면 다음과 같다.
화소 영역(30)의 기판(10) 상에 버퍼층으로서, 절연층(12)이 형성되고, 절연층(12) 상에 게이트 전극(14)이 형성된다. 이 때 화소 영역(30)에는 게이트 전극(14)과 연결되는 주사 라인(50)이 형성되고, 비화소 영역(40)에는 화소 영역(30)의 주사 라인(50)으로부터 연장되는 주사 라인(50) 및 외부로부터 신호를 제공받기 위한 패드(80)가 형성될 수 있다.
게이트 전극(14)을 포함하는 상부에는 게이트 절연층(16)이 형성되고, 게이트 전극(14)을 포함하는 게이트 절연층(16) 상에는 산화물 반도체층(18) 및 산화물 버퍼층(20)의 적층 구조가 형성된다.
산화물 버퍼층(20) 및 게이트 절연층(16) 상에 보호층(22)이 형성되고, 보호층(22) 상에는 콘택홀을 통해 소스 영역 및 드레인 영역의 산화물 버퍼층(20)과 연결되도록 소스 및 드레인 전극(24)이 형성된다. 이 때 화소 영역(30)에는 소스 및 드레인 전극(24)과 연결되는 데이터 라인(60)이 형성되고, 비화소 영역(40)에는 화소 영역(30)의 데이터 라인(60)으로부터 연장되는 데이터 라인(60) 및 외부로부터 신호를 제공받기 위한 패드(80)가 형성될 수 있다.
이 후 화소 영역(30)의 전체 상부면에 표면을 평탄화시키기 위한 평탄화층(26)이 형성된다. 그리고 평탄화층(26)에 소스 또는 드레인 전극(24)의 소정 부분이 노출되도록 비아홀이 형성되고, 비아홀을 통해 소스 또는 드레인 전극(24)과 연결되는 애노드 전극(72)이 형성된다.
애노드 전극(72)의 일부 영역(발광 영역)이 노출되도록 평탄화층(26) 상에 화소 정의막(74)이 형성되며, 노출된 애노드 전극(72) 상에 유기 박막층(76)이 형성되고, 유기 박막층(76)을 포함하는 화소 정의막(74) 상에 캐소드 전극(78)이 형성된다.
도 3b를 참조하면, 상기와 같이 유기전계발광 소자(70)가 형성된 기판(10) 상부에는 화소 영역(30)을 밀봉시키기 위한 봉지 기판(90)이 배치되고, 밀봉재(92)에 의해 봉지 기판(90)이 기판(10)에 합착되어 표시 패널(100)이 완성된다.
본 발명의 실시예에 따른 평판표시장치는 전기적 특성 및 신뢰성이 종래보다 향상된 박막 트랜지스터에 의해 전류 및 전압 특성이 향상됨으로써 화질이 향상될 수 있다. 특히, 전류 구동방식의 평판표시장치는 문턱전압이 안정적으로 유지되는 박막 트랜지스터에 의해 휘도 저하가 발생하지 않기 때문에 높은 신뢰성을 가질 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 기판 12: 절연층
14: 게이트 전극 16: 게이트 절연층
18: 산화물 반도체층 20: 산화물 버퍼층
22: 보호층 22a: 콘택홀
24: 소스 및 드레인 전극 26: 평탄화층
30: 화소 영역 40: 비화소 영역
50: 주사 라인 52: 주사 구동부
60: 데이터 라인 62: 데이터 구동부
70: 유기전계발광 소자 72: 애노드 전극
74: 화소 정의막 76: 유기 박막층
78: 캐소드 전극 80: 패드부
90: 봉지 기판 92: 밀봉재
100: 표시패널
14: 게이트 전극 16: 게이트 절연층
18: 산화물 반도체층 20: 산화물 버퍼층
22: 보호층 22a: 콘택홀
24: 소스 및 드레인 전극 26: 평탄화층
30: 화소 영역 40: 비화소 영역
50: 주사 라인 52: 주사 구동부
60: 데이터 라인 62: 데이터 구동부
70: 유기전계발광 소자 72: 애노드 전극
74: 화소 정의막 76: 유기 박막층
78: 캐소드 전극 80: 패드부
90: 봉지 기판 92: 밀봉재
100: 표시패널
Claims (20)
- 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극을 포함하는 상기 기판 상에 형성된 게이트 절연층;
상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성되며 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층;
상기 산화물 반도체층 상에 상기 산화물 반도체층의 상면을 모두 덮도록 형성되며 상기 산화물 반도체층보다 케리어 농도가 낮은 산화물 버퍼층;
상기 산화물 버퍼층 및 게이트 절연층 상에 형성되며 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층이 노출되도록 콘택홀이 형성된 보호층; 및
상기 콘택홀을 통해 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층과 연결된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)을 포함하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 마그네슘(Mg), 티타늄(Ti) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 버퍼층의 케리어 농도는 1e+12#/㎤ 내지 1e+15#/㎤인 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 버퍼층은 스태늄(Sn), 갈륨(Ga), 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La)으로 이루어진 군에서 선택된 적어도 두 개의 물질을 포함하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 적어도 두 개의 물질은 스태늄(Sn) 및 갈륨(Ga)이며, 상기 스태늄(Sn) 및 갈륨(Ga)이 9 : 1 내지 1 : 9로 혼합된 박막 트랜지스터.
- 제 6 항에 있어서, 상기 갈륨(Ga)과 함께 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La) 중 적어도 하나의 물질이 더 혼합된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 산화물 버퍼층은 10Å 내지 500Å의 두께로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 보호층은 실리콘 산화물(SixOy), 실리콘 질화물(NxOy) 및 갈륨 산화물(GaxOy)로 이루어진 군에서 선택된 적어도 하나의 물질(x 및 y는 1 내지 3)을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극 및 드레인 전극은 구리(Cu)를 포함하는 박막 트랜지스터.
- 제 10 항에 있어서, 상기 소스 전극 및 드레인 전극은 구리(Cu) 및 산화물의 적층으로 이루어진 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극 및 드레인 전극은 상기 게이트 전극과 중첩되지 않는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 기판과 상기 게이트 전극 사이에 형성된 절연층을 더 포함하는 박막 트랜지스터.
- 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 소스 영역, 채널 영역 및 드레인 영역을 포함하는 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층보다 케리어 농도가 낮은 산화물 버퍼층을 상기 산화물 반도체층 상에 상기 산화물 반도체층의 상면을 모두 덮도록 형성하는 단계;
상기 산화물 버퍼층 및 게이트 절연층 상에 보호층을 형성한 후 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층이 노출되도록 콘택홀을 형성하는 단계; 및
상기 콘택홀을 통해 상기 소스 영역 및 드레인 영역의 상기 산화물 버퍼층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 산화물 반도체층은 산화아연(ZnO)으로 형성하는 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 산화물 반도체층에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 마그네슘(Mg), 티타늄(Ti) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 산화물 버퍼층의 케리어 농도는 1e+12#/㎤ 내지 1e+15#/㎤인 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 산화물 버퍼층은 스태늄(Sn), 갈륨(Ga), 하프늄(Hf), 마그네슘(Mg), 지르코늄(Zr), 알루미늄(Al) 및 란탄(La)으로 이루어진 군에서 선택된 적어도 두 개의 물질을 포함하는 박막 트랜지스터의 제조방법.
- 제 18 항에 있어서, 상기 적어도 두 개의 물질은 스태늄(Sn) 및 갈륨(Ga)이며, 상기 스태늄(Sn) 및 갈륨(Ga)이 9 : 1 내지 1 : 9로 혼합된 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서, 상기 소스 전극 및 드레인 전극은 상기 게이트 전극과 중첩되지 않도록 형성하는 박막 트랜지스터의 제조방법.
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