JP4731897B2 - 薄膜トランジスタ表示板とその製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタ表示板及びその製造方法に関する。
液晶表示装置は、現在最も広く用いられている平板表示装置の一つであって、電界生成電極が形成されている二枚の表示板とその間に挿入されている液晶層とからなり、電極に電圧を印加して液晶層の液晶分子を再配列することによって液晶層を通過する光の透過率を調節する表示装置である。
液晶表示装置の中でも現在の主流は、電界生成電極が二つの表示板にそれぞれ備えられているものである。この中でも一つの表示板には複数の画素電極が行列状に配列され、もう一つの表示板には一つの共通電極が表示板全面を覆っている構造の液晶表示装置が主流である。この液晶表示装置における画像表示は、各画素電極に別途の電圧を印加することによって行われる。このために、画素電極に印加される電圧をスイッチングするための三端子素子である薄膜トランジスタを各画素電極に接続し、この薄膜トランジスタを制御するための信号を伝達するゲート線と画素電極に印加される電圧を伝達するデータ線とを表示板に設ける。
このような液晶表示装置用表示板は、複数の導電層と絶縁層とが積層された層状構造を有する。ゲート線、データ線及び画素電極は、互いに異なる導電層（以下、それぞれゲート導電体、データ導電体及び画素導電体と言う）で作られて、絶縁層により分離され、下から順次に配置されるのが一般的である。
このような層状構造を有する薄膜トランジスタ表示板は、数回にわたる薄膜の成膜及びフォトエッチング工程によって製造され、少ない回数のフォトエッチング工程で如何に安定した素子を形成できるかが、製造コストを決定する重要要因である。
本発明の技術的課題は、少ない回数のフォト工程によって製造コストを節減できる薄膜トランジスタ表示板及びその製造方法を提供することにある。
このような課題を達成するために、本発明では、保護膜若しくは画素電極をマスクにして導電膜をエッチングして、ソース電極を有するデータ線及びドレイン電極を完成し、露出する半導体層の上部にブラックマトリックスを形成する。
より詳細には、本発明の実施例による薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成し、ゲート線上にゲート絶縁膜及び半導体層を連続積層する。次に、半導体層上に導電膜を蒸着し、導電膜及び半導体層をフォトエッチングした後、保護膜を蒸着し、保護膜をフォトエッチングして導電膜の第１部分及び第２部分を露出する。次に、導電膜の第１部分を覆う画素電極を形成した後、導電膜の第２部分を除去して、導電膜からなる、ソース電極を有するデータ線及びドレイン電極を完成する。次に、前記ソース電極と前記ドレイン電極との間の領域に対応する位置の前記半導体層である、第２部分下部の半導体層一部を露出した後、露出された半導体層一部を覆い、画素電極を露出する開口部を有するブラックマトリックスを形成する。ここで、前記半導体層の一部が露出される領域における前記保護膜の境界線は、前記ソース電極及び前記ドレイン電極の境界線と一致している。
この時、半導体層とブラックマトリックスとの間に、ブラックマトリックスと同一形状の絶縁膜を形成することができ、保護膜のフォトエッチング段階で前記データ線の端部に対応する位置の前記導電膜である導電膜の第３部分を露出し、画素電極形成段階で第３部分を覆う接触補助部材を形成することが好ましい。
保護膜のフォトエッチング段階でゲート線の一部を露出し、画素電極形成段階でゲート線の一部を覆う接触補助部材を形成することが好ましい。
ゲート線は、下部膜及び上部膜を含むことができ、保護膜のフォトエッチング段階でゲート絶縁膜を共にエッチングして、ゲート線の上部膜一部を露出し、露出されたゲート線上部膜を共に除去して、ゲート線の下部膜の一部を露出することが好ましい。
画素電極形成段階とデータ線及びドレイン電極の完成段階とは、同一のエッチング工程で行うことができ、導電膜は、クロムで形成することが好ましく、画素電極は、IZOで形成することが好ましい。
ゲート線及び導電膜は、アルミニウム若しくはモリブデンを含んで形成され、ゲート線及び導電膜は、アルミニウムを含む第１導電膜若しくはモリブデンを含む第２導電膜からなる二重膜または三重膜で形成でき、画素電極は、ITOで形成することが好ましい。
半導体層は、真性半導体膜及び不純物半導体膜を含み、導電膜除去後に、不純物半導体膜の露出された部分を除去する段階をさらに含むことが好ましい。
導電膜は、下部導電膜及び上部導電膜を含み、導電膜の第１及び第２部分露出段階で上部導電膜の第１及び第２部分を除去して、下部導電膜の第１部分及び第２部分を露出し、画素電極形成段階で第２部分を覆う補助ソース電極及び補助ドレイン電極を形成することが好ましい。
この時、上部導電膜はクロムで形成し、画素電極、補助ソース電極及び補助ドレイン電極はIZOで形成し、画素電極、補助ソース電極及び補助ドレイン電極形成段階及び半導体層一部の露出段階は同時に実施できる。保護膜フォトエッチング段階で、導電膜の第１部分とこれと隣接するゲート絶縁膜とを共に露出することが好ましい。
本発明の実施例による薄膜トランジスタ表示板には、ゲート電極を含むゲート線が形成され、ゲート線を覆うゲート絶縁膜上には、半導体層が形成され、半導体層上には、オーミック接触部材（抵抗性接触部材）が形成され、オーミック接触部材上には、ソース電極を有するデータ線及びドレイン電極が形成されている。データ線及びドレイン電極上には、ドレイン電極を露出する第１コンタクトホール（第１接触孔）及びソース電極及びドレイン電極の間の半導体層一部を露出する開口部を有する保護膜が形成され、その上部には、第１コンタクトホールを通じてドレイン電極と接触する画素電極と、開口部を通じて露出する半導体層を覆うブラックマトリックスとが形成されている。この時、開口部における保護膜の境界線は、ソース電極及びドレイン電極の境界線と一致する。
ここで、開口部の一部の境界は、オーミック接触部材の境界と一致することができ、ゲート線は、下部膜及び上部膜を含み、下部膜の一部を覆う接触補助部材をさらに含むことができる。
ゲート線の下部膜は、Crからなり、ゲート線の上部膜は、Alを含むことが好ましく、データ線及びドレイン電極は、クロムの導電膜を含み、画素電極は、IZOからなることが好ましい。ゲート線、データ線及びドレイン電極は、アルミニウムを含む第１導電膜及びモリブデンを含む第２導電膜を含むことができ、画素電極は、ITOからなることが好ましい。
データ線及びドレイン電極は、下部導電膜及び上部導電膜を含み、半導体を露出する下部導電膜と上部導電膜の境界線とが互いに一致しない時もあり、画素電極と同一層で形成され、開口部でデータ線の一部であるソース電極とドレイン電極とを覆う補助ソース電極と補助ドレイン電極とをさらに含むことができる。
半導体層を露出するソース電極及びドレイン電極の下部導電膜の境界線は、互いに対向する補助ソース電極及び補助ドレイン電極の境界線と互いに一致することが好ましい。
コンタクトホールは、ドレイン電極下部導電膜の一部及び隣接するゲート絶縁膜を露出することが好ましく、半導体層の露出する部分上には、絶縁体をさらに形成できる。
本発明による薄膜トランジスタ表示板の製造方法は、保護膜及び画素電極、接触補助部材を利用して、ソース電極とドレイン電極とを分離することによって、フォト工程の回数を減らし、工程を単純化し、製造コストを低くして収率が向上される。また、薄膜トランジスタ表示板にブラックマトリックスを形成することによって、製造工程を単純化し、画素の開口率を確保することができる。また、補助電極を用いてソース電極とドレイン電極とを分離し、薄膜トランジスタのチャンネルが形成される半導体一部を露出することによって、全面的に薄膜トランジスタのチャンネルの幅及び間隔を、制御及び形成することができる。また、ドレイン電極と画素電極が接続されるコンタクトホールを、ゲート絶縁膜が形成されている部分まで広げることによって、ドレイン電極の上部膜がアンダーカットされて画素電極と接触不良が起こることを防ぎ、ドレイン電極と画素電極が接続されるコンタクトホールを形成するために、当該部位の保護膜をスリット露光することによって、当該部位のゲート絶縁膜がエッチングされることを防止できるという長所がある。
以下、添付した図面を参照して、本発明の実施例に対して、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は多様な形態で実現することができ、ここで説明する実施例に限定されない。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一な図面符号を付けている。層、膜、領域、板などの部分が他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
本発明の実施例による薄膜トランジスタ表示板及びその製造方法について、図面を参考にして詳細に説明する。まず、図１、図２a及び図２bを参照して、本発明の好ましい一実施例による薄膜トランジスタ表示板について詳細に説明する。
図１は、本発明の一実施例による液晶表示装置用薄膜トランジスタ表示板の配置図であり、図２a及び図２bは、図１に示す薄膜トランジスタ表示板のそれぞれIIa-IIa´線とIIb-IIb´線による断面図である。
絶縁基板１１０上に、ゲート信号を伝達する複数のゲート線１２１が形成されている。ゲート線１２１は、主に横方向にのびて、各ゲート線１２１の一部は、上に突出して複数のゲート電極１２４をなす。
ゲート線１２１は、物理的性質が異なる二つの膜、即ち下部膜とその上の上部膜を含む。上部膜は、ゲート信号の遅延や電圧降下を減らすことができるように低い比抵抗（resistivity）の金属、例えば、アルミニウム（Al）またはアルミニウム合金などのアルミニウム 系列の金属からなる。これとは異なって、下部膜は、異なる物質、特にITO（indium tin oxide）またはIZO（indium zinc oxide）との物理的、化学的、電気的接触特性が優れた物質、例えばモリブデン（Mo）、モリブデン合金（例：モリブデン−タングステン（MoW）合金）、クロム（Cr）などからなる。下部膜と上部膜との組み合わせの好ましい例としては、Cr／Al、Cr／Al−Nd合金などのように、互いに異なるエッチング条件でエッチングされる二つの層が挙げられる。図２a及び図２bにおいて、ゲート電極１２４の下部膜及び上部膜は、それぞれ、図面符号１２４p、１２４qで、他の部分との接触のためのゲート線１２１の端部１２９の下部膜及び上部膜は、それぞれ、図面符号１２９p、１２９qで示されており、端部１２９の上部膜１２９qの一部が除去され、下部膜１２９pを露出している。
ゲート線１２１上には、窒化ケイ素（SiNx）などからなるゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０上部には、水素化非晶質シリコン（hydrogenated amorphous silicon）（非晶質シリコンはa-Siと略称する）などからなる複数の線状半導体１５１が形成されている。線状半導体１５１は、主に縦方向にのびて、ここから複数の突出部（extension）１５４が、ゲート電極１２４に向けてのびている。
半導体１５１の上部には、シリサイドまたはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質からなる複数の線状及び島状のオーミック接触部材（抵抗性接触部材）１６１、１６５が形成されている。線状接触部材１６１は、複数の突出部１６３を有し、この突出部１６３と島状接触部材１６５は、対をなして半導体１５１の突出部１５４上に位置する。半導体１５１とオーミック接触部材１６１、１６５の側面も傾斜し、その傾斜角は３０〜８０°である。
オーミック接触部材１６１、１６５上には、それぞれ、複数のデータ線１７１及び複数のドレイン電極１７５が形成されている。
データ線１７１は、主に縦方向にのびて、ゲート線１２１と交差してデータ電圧を伝達する。各データ線１７１からドレイン電極１７５の両側にのびた複数の枝が、ソース電極１７３をなす。一対のソース電極１７３とドレイン電極１７５は、互いに分離されている。ゲート電極１２４、ソース電極１７３及びドレイン電極１７５は、半導体１５１の突出部１５４と共に薄膜トランジスタ（ＴＦＴ）をなし、薄膜トランジスタのチャンネルは、ソース電極１７３とドレイン電極１７５の間の突出部１５４に形成される。
データ線１７１及びドレイン電極１７５もまた、下部導電体１７１p、１７５pとその上に位置する上部導電体１７１q、１７５qとからなる。この時、ソース電極１７３とドレイン電極１７５において、下部導電体１７３p、１７５pは、上部導電体１７３q、１７５qの外部に露出され、このような下部導電体１７３p、１７５pの境界線は、薄膜トランジスタチャンネルの幅及び間隔を定義する。ゲート線１２１の場合と同様に、下部導電体１７１p、１７５pと上部導電体１７１q、１７５qとの組み合わせの好ましい例としては、Cr／Al、Cr／Al−Nd合金などのように、互いに異なるエッチング条件でエッチングされる二つの層が挙げられる。図２a及び図２bにおいて、ソース電極１７３の下部膜及び上部膜は、それぞれ、図面符号１７３p、１７３qで、他の部分との接触のためのデータ１７１の端部１７９の下部膜及び上部膜は、それぞれ、図面符号１７９p、１７９qで示されており、端部１７９の上部膜１７９q一部が除去されて、下部膜１７９pを露出している。
データ線１７１及びドレイン電極１７５の下部膜１７１p、１７５p及び上部膜１７１q、１７５qも、ゲート線１２１と同様に、その側面が約３０〜８０°それぞれ傾斜している。
オーミック接触部材１６１、１６５は、その下部の半導体１５１とその上部のデータ線１７１及びドレイン電極１７５との間にのみ存在し、これらの間の接触抵抗を低くする役割をする。半導体１５１は、薄膜トランジスタが位置する突出部１５４を除いて、データ線１７１、ドレイン電極１７５及びその下部のオーミック接触部材１６１、１６５と実質的に同じ平面形状を有している。
データ線１７１及びドレイン電極１７５の上部には、平坦化特性が優れて感光性（photosensitivity）を有する有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ）によって形成されるa-Si:C:O、a-Si:O:Fなどの低誘電率絶縁物質、または無機物質である窒化ケイ素などからなる保護膜１８０が、形成されている。
保護膜１８０には、データ線１７１の端部１７９及びドレイン電極１７５、そしてドレイン電極１７５に隣接するゲート絶縁膜１４０をそれぞれ露出する複数のコンタクトホール（接触孔）１８２、１８５が備えられ、ゲート絶縁膜１４０と共にゲート線１２１の端部１２９を露出する複数のコンタクトホール１８１が備えられている。保護膜１８０はまた、半導体１５１の突出部１５４の一部を露出する開口部１８９を有する。この時、ソース電極１７３とドレイン電極１７５との間で、これらの下部導電体１７３p、１７５pの一部は、開口部１８９を通じて露出されている。
コンタクトホール１８１、１８２は、ゲート線１２１、ドレイン電極１７５及びデータ線１７１の端部１２９、１７９の下部膜１２９p、１７９p、１７５pのみを露出し、その境界は、上部膜１２９q、１７９q、１７５qの境界と一致する。そして、コンタクトホール１８５は、ドレイン電極の下部膜１７５p及び隣接するゲート絶縁膜１４０を露出する。
保護膜１８０上には、複数の画素電極１９０、複数の補助ソース電極１９３と補助ドレイン電極１９５及び複数の接触補助部材８１、８２が形成され、これらは、IZOの透明な導電物質からなる。この場合、ドレイン電極１７５と画素電極１９０が接続されるコンタクトホール１８５が、隣接するゲート絶縁膜１４０まで広く形成されているため、ドレイン電極の上部膜１７５qが過エッチングによってアンダーカットされることを防ぐことができる。したがって、ゲート絶縁膜１４０上にも形成されている画素電極１９０とドレイン電極の下部膜１７５pとの間を接触する面積が広いために、接触不良が起こるのを防ぐことができる。
画素電極１９０は、コンタクトホール１８５を通じてドレイン電極１７５と物理的・電気的に接続されて、ドレイン電極１７５からデータ電圧の印加を受ける。データ電圧が印加された画素電極１９０は、共通電圧の印加を受ける他の表示板（図示せず）の共通電極（図示せず）と共に電場を生成することによって、二つの電極間の液晶分子を再配列する。
なお、画素電極１９０と共通電極は、キャパシタ（蓄電器）（以下、“液晶キャパシタ（液晶蓄電器）”と言う）をなして、薄膜トランジスタがターンオフされた後にも印加された電圧を維持しており、電圧維持能力を強化するために液晶キャパシタと並列に接続された他のキャパシタを設けるが、それをストレージキャパシタ（維持蓄電器）という。ストレージキャパシタは、画素電極１９０とこれと隣接する他のゲート線１２１（これを前段ゲート線という）または別途設けられた維持電極などの重畳などで形成される。維持電極は、ゲート線１２１と同一層で作られて、ゲート線１２１と分離され共通電圧などの電圧の印加を受ける。ストレージキャパシタの静電容量、即ち保持容量を増やすために重畳部分の面積を大きくしたり、画素電極１９０と接続され前段ゲート線または維持電極と重なる導電体を保護膜１８０下に設けることで二つの間の距離を短くすることができる。
接触補助部材８１、８２は、コンタクトホール１８１、１８２を通じて、ゲート線の端部１２９及びデータ線の端部１７９とそれぞれ接続される。接触補助部材８１、８２は、ゲート線１２１及びデータ線１７１の各端部１２９、１７９と外部装置との接着性を補完し、これらを保護する役割をするものであって必須ではなく、これらの適用は、選択的である。
互いに対向する補助ソース電極１９３及び補助ドレイン電極１９５の境界線は、その下部に位置し薄膜トランジスタのチャンネルを定義するソース電極１７３及びドレイン電極１７５の下部導電体１７３p、１７５pの境界線と一致し、開口部１８９を通じて露出されたそれら１７３p、１７５pを完全に覆っている。即ち、ソース電極１７３とドレイン電極１７５上部を通る開口部１８９の境界線は、補助ソース電極１９３及び補助ドレイン電極１９５が完全に覆う。
最後に、保護膜１８０及び半導体１５１突出部１５４の露出する部分上には、ゲート線１２１とデータ線１７１で囲まれた画素領域に開口部を有し、画素領域の間から漏れる光を遮断するブラックマトリックス２２０が形成されている。ブラックマトリックス２２０は、半導体１５１の露出された部分を保護する機能を共に有し、感光性有機膜若しくはクロムと酸化クロムなどで作ることができ、薄膜トランジスタの特性を確保するために、半導体１５１と接する部分に窒化ケイ素の絶縁膜を含むことが好ましい。
本発明の他の実施例によれば、画素電極１９０の材料に、透明な導電性ポリマー（polymer）、ITOなどを使用し、反射型（reflective）液晶表示装置の場合は、不透明な反射性金属を使用しても良い。この時、接触補助部材８１、８２は、画素電極１９０と異なる物質、特にITOまたはIZOで作ることができる。
以下、図１、図２a及び図２bに示される液晶表示装置用薄膜トランジスタ表示板を本発明の一実施例によって製造する方法について、図３乃至図１２bと図１、図２a及び図２bを参考にして詳細に説明する。
まず、図３、図４a及び図４bに示すように、透明なガラス等の絶縁基板１１０上に、複数のゲート電極１２４を含む複数のゲート線１２１をフォトエッチング工程で形成する。ゲート線１２１は、下部膜１２４p、１２９pと上部膜１２４q、１２９qとの二重膜からなり、下部膜１２４p、１２９pは、約５００Å厚さのCr、上部膜１２４q、１２９qは、約１，０００Å乃至３，０００Å、好ましくは２，５００Å程度の厚さのAlからなる。
図５、図６a及び図６bに示すように、ゲート絶縁膜１４０、真性非晶質シリコン層、不純物非晶質シリコン層を、化学気相蒸着法（ＣＶＤ）で、下部金属膜及び上部金属膜をスパッタリング法などにより連続積層した後に、上部及び下部金属膜、不純物非晶質シリコン層及び真性非晶質シリコン層の４層をフォトエッチングして、複数の上部及び下部導電体１７４q、１７４p、複数の線状不純物半導体１６４と、複数の突出部１５４をそれぞれ含む複数の線状真性半導体１５１を形成する。
ゲート絶縁膜１４０の材料としては、窒化ケイ素が良く、積層温度は２５０〜５００℃、厚さは２，０００〜５，０００Å程度が好ましい。真性半導体１５１及び不純物半導体１６４の厚さは、それぞれ、５００Å乃至１，５００Å、３００Å乃至６００Å程度であることが好ましい。下部導電体１７４pは、約５００Å厚さのCr、上部導電体１７４qは、約１，０００Å乃至３，０００Å、好ましくは２，５００Å程度の厚さのAlからなる。上部導電体１７４qの標的材料としては、アルミニウムまたは２atomic％のNdを含むAl−Nd合金が適切であり、スパッタリング温度は、１５０℃程度が良い。
次に、図７、図８a及び図８bに示すように、３，０００Å以上の厚さを有する保護膜１８０を積層し、その上に感光膜４０を形成した後にゲート絶縁膜１４０と共に乾式エッチングして、複数のコンタクトホール１８１、１８２、１８５及び複数の開口部１８９を形成する。コンタクトホール１８１は、ゲート線１２１の端部１２９の上部膜１２９qを露出し、コンタクトホール１８２、１８５及び開口部１８９は、上部導電体１７４qの一部、即ち図１、図２a及び図２bを参考にして説明すれば、データ線１７１端部１７９の一部、ドレイン電極１７５の一部及び隣接するゲート絶縁膜１４０、そしてソース電極１７３とドレイン電極１７５の一部及びこれら１７３、１７５の間の領域をそれぞれ露出する。この時、コンタクトホール１８５及び開口部１８９を、当該部位の保護膜１８０をスリット露光を利用するパターニングで形成することによって、コンタクトホール１８５内に露出されたゲート絶縁膜１４０が過エッチングされて下部導電体１７４pの下部までアンダーカットされることを防ぐことができる。
即ち、コンタクトホール１８１は、当該部位の保護膜１８０及びゲート絶縁膜１４０上の感光膜４０を完全露光及び現像し、コンタクトホール１８１が形成される部分の保護膜１８０及びゲート絶縁膜１４０を第１エッチングして形成する。この時、コンタクトホール１８５及び開口部１８９は、当該部位の保護膜１８０上の感光膜４０をスリット露光及び現像することによって感光膜を薄い厚さに残して、コンタクトホール１８５及び開口部１８９が形成される部分の保護膜１８０がエッチングされないようにする。そして、エッチングバック（etch back）工程を通じて薄い厚さを有する感光膜を除去して、コンタクトホール１８５及び開口部１８９が形成される部分の保護膜１８０が露出し、第２エッチングを実施して、コンタクトホール１８５及び開口部１８９が形成される部分の保護膜１８０のみを除去しコンタクトホール１８５及び開口部１８９を形成する。したがって、ゲート線１２１端部１２９の上部膜１２９qが露出するように、第１エッチングによって保護膜１８０及びゲート絶縁膜１４０がエッチングされる時にコンタクトホール１８５及び開口部１８９が形成される部分の保護膜１８０がエッチングされないようにすることで、コンタクトホール１８５及び開口部１８９が形成される部分の保護膜１８０下のゲート絶縁膜１４０は、過エッチングされず、これを通じて、下部導電体１７４pの下部にゲート絶縁膜１４０がアンダーカットされることを防ぐことができる。そして、この場合、データ線１７１の端部１７９を露出するコンタクトホール１８２でも、ドレイン電極１７５を露出するコンタクトホール１８５のように、下部導電体１７１pの境界線が完全に露出されることができる。
次に図９a及び９bに示すように、感光膜４０をそのままにしたり除去した状態でゲート線１２１の上部膜１２１qと上部導電体１７４qの露出された部分を除去して、下部膜１２１p及び下部導電体１７４pを露出する一方、データ線１７１とドレイン電極１７５の上部膜１７１q、１７５qを完成する。この時、ゲート線１２１の上部膜１２１q及び上部導電体１７４qのエッチング条件は、下部膜１２１p及び下部導電体１７４pがエッチングされないように設定することが好ましい。そしてこの場合、エッチングされる上部導電体１７４qは、保護膜１８０の下に過エッチングされてアンダーカットが発生することがあり得る。
次に、図１０、図１１a及び図１１bに示すように、４００Å乃至５００Å厚さのIZO膜をスパッタリングで積層しフォトエッチングして、複数の画素電極１９０及び複数の接触補助部材８１、８２を形成する。この時、薄膜トランジスタのチャンネルを定義する下部導電体１７４pを分離するための複数の補助ソース電極１９３及び補助ドレイン電極１９５も同時に形成しながら、これらの間から露出した下部導電体１７４pをエッチングし下部導電体１７１p、１７５pに分離して、データ線１７１及びドレイン電極１７５を完成する。ここで、IZO膜は、クロムをエッチングする時に用いるクロムエッチング液でパターニングされるので、IZO膜をエッチングしながら、同じエッチング条件で、下部導電体１７１p、１７５pをエッチングすることができる。画素電極１９０、補助ソース電極１９３及び補助ドレイン電極１９５と接触補助部材８１、８２の材料が、IZOである場合、標的としては、出光興産株式会社のIDIXO（indium x-metal oxide）という商品を使用でき、In２O３及びZnOを含み、インジウムと亜鉛の総量のうち亜鉛が占める含有量は約１５〜２０atomic％範囲が好ましい。また、IZOのスパッタリング温度は、２５０℃以下であることが接触抵抗を抑えるために望ましい。IZOは、シュウ酸などの弱酸でエッチングできる。
接触補助部材８１、８２及び画素電極１９０は、コンタクトホール１８１、１８２、１８５を通じて露出されているゲート線１２１端部１２９の下部膜１２９p及びドレイン電極１７５とデータ線１７１の端部１７９の下部導電体１７４p、ゲート絶縁膜１４０部分を覆う。
図１２a及び図１２bに示すように、ソース電極１７３とドレイン電極１７５との間から露出した不純物半導体１６４を全面エッチングにて除去し、ソース電極１７３とドレイン電極１７５との間の薄膜トランジスタのチャンネルが形成される半導体の突出部１５４部分を露出する。半導体１５１の露出された部分の表面を安定化させるために、酸素プラズマ処理を行うことが好ましい。
このように、本発明の実施例では、補助ソース電極１９３及び補助ドレイン電極１９５をパターニングしながら露出した下部導電体１７４pをエッチングして、ソース電極１７３及びドレイン電極１７５を完成し、次いで不純物半導体１６４をエッチングして、半導体の突出部１５４を露出する。これを通じて、基板全面に、ソース電極１７３とドレイン電極１７５との間の薄膜トランジスタチャンネルを均一に形成することができ、チャンネルの幅及び間隔を、均一に制御することができる。
最後に、図１、図２a及び図２bに示すように、半導体１５１の露出された部分１５４上に、黒色顔料を含む有機物質若しくはクロム／酸化クロムを積層しパターニングしてブラックマトリックス２２０を形成する。ブラックマトリックス２２０は、半導体１５４を覆う窒化ケイ素若しくは酸化ケイ素の無機絶縁膜を含み、ブラックマトリックス２２０を感光膜で形成する場合に、スピンコーティング装置の回転速度のみで感光膜の厚さ調節が可能なため、工程が容易になる。
このような本発明の実施例による製造方法では、ブラックマトリックス２２０を有する薄膜トランジスタ表示板を５枚のマスクを用いる製造工程で完成し、製造工程を単純化することができる。即ち、データ線１７１をアルミニウムの導電膜を含む二重膜で形成する際に、二枚のマスクが必要であるが、本実施例では、マスク一枚のみを用いて二重膜のデータ線を完成し、製造工程を単純化することができる。なお、ブラックマトリックス２２０を薄膜トランジスタ表示板に設けて、誤整列に対する許容誤差を最少に抑えられ、画素開口率の極大化を図ることができる。
一方、データ線を、画素電極と同じエッチング条件でパターニングできる導電膜で形成して、製造工程を単純化することもできる。これについて図面を参照して具体的に説明する。
図１３は、本発明の他の実施例による液晶表示装置用薄膜トランジスタ表示板の配置図であり、図１４は、図１３に示す薄膜トランジスタ表示板をそれぞれXIV-XIV´線による断面図である。
図１３及び図１４に示すように、大部分の積層構造は、図１乃至図２bと同様である。即ち、基板１１０上に、複数のゲート電極１２４を含む複数のゲート線１２１が形成され、その上に、ゲート絶縁膜１４０、複数の突出部１５４を含む複数の線状半導体１５１、複数の突出部１６３をそれぞれ含む複数の線状オーミック接触部材１６１及び複数の島状オーミック接触部材１６５が、順次に形成されている。オーミック接触部材１６１、１６５及びゲート絶縁膜１４０上には、複数のソース電極１５３を含む複数のデータ線１７１、複数のドレイン電極１７５が形成され、その上に、保護膜１８０が形成されている。保護膜１８０上部に及び／又はゲート絶縁膜１４０には、複数のコンタクトホール１８２、１８５、１８７が形成され、保護膜１８０上には、複数の画素電極１９０と複数の接触補助部材８２が形成されている。
ところが、図１乃至図２bとは異なって、データ線１７１及びドレイン電極１７５は、クロムの単一膜からなり、ゲート線１２１は、端部に接触部を持たず、保護膜１８０は、ゲート絶縁膜１４０と共にゲート線１２１の端部を露出するコンタクトホールを有しない。このような実施例では、基板１１０の上部に、積層構造と同一層でゲート駆動回路が直接形成され、ゲート線の端部は、ゲート駆動回路の出力端に接続される。
保護膜１８０上には、複数の画素電極１９０及び複数の接触補助部材８２が形成され、これらは、IZOからなっている。
最後に、保護膜１８０及び半導体１５１の突出部１５４の露出する部分上には、ブラックマトリックス２２０が形成され、ブラックマトリックス２２０の下部には、窒化ケイ素若しくは酸化ケイ素からなる絶縁膜２２１が形成されている。
以下、図１３、図１４に示される液晶表示装置用薄膜トランジスタ表示板を本発明の一実施例に基づいて製造する方法について、図１５乃至図２３、図１３、図１４を参考にして詳細に説明する。
まず、図１５、図１６に示すように、透明なガラス等の絶縁基板１１０上に、前記実施例のように、複数のゲート電極１２４を含む複数のゲート線１２１をフォトエッチング工程で形成する。この時、基板１１０の上部にゲート駆動回路を直接設ける場合には、ゲート線１２１と同一層のゲート駆動回路の一部も、共に形成する。
図１７、図１８に示すように、ゲート絶縁膜１４０、真性非晶質シリコン層、不純物非晶質シリコン層を化学気相蒸着法（ＣＶＤ）によって、前記実施例とは異なって、クロム（Cr）の単一膜をスパッタリングなどで積層した後、導電膜、不純物非晶質シリコン層及び真性非晶質シリコン層の４層をフォトエッチングして、複数の導電体１７４、複数の線状不純物半導体１６４及び複数の突出部１５４をそれぞれ含む複数の線状真性半導体１５１を形成する。
次に、図１９、図２０に示すように、３，０００Å以上の厚さを有する保護膜１８０を積層しその上に感光膜４０を形成した後、ゲート絶縁膜１４０と共に乾式エッチングして、複数のコンタクトホール１８２、１８５及び複数の開口部１８９を形成する。
次に、図２１及び図２２に示すように、４００Å乃至５００Å厚さのIZO膜をスパッタリングで積層し、前記実施例と同様にフォトエッチングして、複数の画素電極１９０と複数のデータ接触補助部材８２を形成する。この時、接触補助部材８２及び画素電極１９０は、コンタクトホール１８２、１８５を通じて露出されているドレイン電極１７５及びデータ線１７１の端部１７９に接触し、その周辺のゲート絶縁膜１４０の一部を覆う。しかし、開口部１８９を通じて露出された下部導電体１７４（図７及び図８参照）部分は、覆われずそのまま露出された状態であるが、IZO膜をパターニングするためのエッチング液としてクロム膜をパターニングするためのエッチング液を用いるので、導電体１７４の露出された部分をIZO膜をエッチングする時に同時に除去して不純物半導体１６４を露出する一方、データ線１７１及びドレイン電極１７５を完成する。
次に、図２３のように、不純物半導体１６４の露出した部分を全面エッチングで除去してオーミック接触部材１６１、１６５を完成し、ソース電極１７３とドレイン電極１７５との間の半導体の突出部１５４部分を露出する。半導体１５１の露出された部分の表面を安定化するために、酸素プラズマ処理を行うのが望ましい。
このような本発明の実施例による薄膜トランジスタ表示板の製造方法では、４枚のマスクを用いるフォトエッチング工程で完成し、製造工程を単純化することができ、製造コストを最少化することができる。特に、画素電極１９０をパターニングする時に、同一のエッチング条件でチャンネル部上部の導電体をエッチングしてデータ線１７１及びドレイン電極１７５を完成することで、製造工程を単純化し製造コストを最少化することができる。
最後に、図１３、図１４に示すように、半導体１５１の露出された部分上に、酸化ケイ素若しくは窒化ケイ素の無機膜を積層し、その上部にブラックマトリックス２２０を形成した後、ブラックマトリックス２２０により覆われない無機膜を除去して、絶縁膜２２１を完成する。
前記実施例では、画素電極をIZO膜で形成したが、ITO膜で形成することもでき、そのような実施例では、データ線は、アルミニウムまたはモリブデンまたはこれらの合金からなる導電膜からなることが好ましい。これについて図面を参照して詳細に説明する。
図２４は、本発明の他の実施例による液晶表示装置用薄膜トランジスタ表示板の配置図であり、図２５a及び図２５bは、図２４に示す薄膜トランジスタ表示板のそれぞれXXVa-XXVa´線とXXVb-XXVb´線による断面図である。
図２４乃至図２５bのように、本実施例による液晶表示装置用薄膜トランジスタ表示板の層状及び配置構造は、大部分図１３及び図１４に示される液晶表示装置用薄膜トランジスタ表示板の層状構造と同様である。即ち、基板１１０上に、複数のゲート電極１２４を含む複数のゲート線１２１が形成され、その上に、ゲート絶縁膜１４０、複数の突出部１５４を含む複数の線状半導体１５１、複数の突出部１６３をそれぞれ含む複数の線状オーミック接触部材１６１及び複数の島状オーミック接触部材１６５が、順次に形成されている。オーミック接触部材１６１、１６５及びゲート絶縁膜１４０上には、複数のソース電極１５３を含む複数のデータ線１７１、複数のドレイン電極１７５が形成され、その上に、保護膜１８０が形成されている。保護膜１８０上部には及び／又はゲート絶縁膜１４０には、複数のコンタクトホール１８２、１８５、１８７が形成され、保護膜１８０上には、複数の画素電極１９０及び複数の接触補助部材８２が形成されている。
ところが、ゲート線１２１は物理的性質が異なる二つの膜、即ち下部膜とその上の上部膜を含むが、ゲート線１２１には外部の駆動回路などと接触するための端部１２９が形成されており、端部１２９の下部膜及び上部膜はそれぞれ図面符号１２９p、１２９qで示されている。この時、ゲート線１２１の下部膜１２４p、１２９pはアルミニウムまたはアルミニウム合金からなり、上部膜１２４q、１２９qはモリブデンまたはモリブデン合金からなっている。
データ線１７１及びドレイン電極１７５は、下部膜１７１p、１７５pとその上に位置する上部膜１７１r、１７５r及びこれらの間に位置する中間膜１７１q、１７１qからなる。下部膜１７１p、１７５pと上部膜１７１r、１７５rは、モリブデンまたはモリブデン合金またはクロムなどのように接触特性が優れた導電物質からなり、中間膜１７１q、１７５qは、低抵抗を有する導電物質からなることが好ましく、好ましい例としてはMoまたはMo alloy／Al／Mo、または、Mo alloy、MoまたはMo alloy／Al alloy／MoまたはMo alloyなどのように、互いに同じエッチング条件でエッチングされる三つの層が挙げられる。図１３bで、ソース電極１７３の下部膜及び上部膜は、それぞれ、図面符号１７３p、１７３qで、他の部分との接触のためのデータ１７１の端部１７９の下部膜及び上部膜は、それぞれ、図面符号１７９p、１７９qで示されている。
データ線１７１及びドレイン電極１７５の下部膜１７１p、１７５pと中間膜１７１q、１７５qと上部膜１７１r、１７５rも、ゲート線１２１と同様に、その側面が、約３０〜８０°傾斜している。
保護膜１８０には、ゲート絶縁膜１４０と共にゲート線１２１の端部１２９を露出する複数のコンタクトホール１８１が備えられている。コンタクトホール１８１は、ゲート線１２１の端部１２９の境界を露出するが、コンタクトホール１８５、１８２もまた、ドレイン電極１７５及びデータ線１７１の端部１７９の境界線を露出することもできる。
ゲート接触補助部材８１は、コンタクトホール１８１を通じてゲート線の端部１２９と接続されている。この時、画素電極１９０及び接触補助部材８１、８２は、前記実施例とは異なって、ITO膜からなっている。
以下、図２４、図２５a及び図２５bに示す液晶表示装置用薄膜トランジスタ表示板を本発明の一実施例によって製造する方法について、図２６乃至図３４bと図２４、図２５a及び図２５bを参考にして詳細に説明する。
まず、図２６、図２７a及び図２７bに示すように、透明なガラス等の絶縁基板１１０上に、アルミニウムを含む下部膜とモリブデンを含む上部膜を順次に積層した後、これらをパターニングして、複数のゲート電極１２４及び端部１２９を含む複数のゲート線１２１を形成する。この時、アルミニウムを含む下部膜とモリブデンを含む上部膜は、アルミニウムをエッチングするためのアルミニウムエッチング液を用いて同一エッチング液でパターニングし、テーパ構造に形成する。
図２８、図２９a及び図２９bに示すように、ゲート絶縁膜１４０、真性非晶質シリコン層、不純物非晶質シリコン層を化学気相蒸着法（ＣＶＤ）で、下部金属膜、中間金属膜及び上部金属膜をスパッタリングなどにより連続積層した後に、上部、中間及び下部金属膜、不純物非晶質シリコン層及び真性非晶質シリコン層の４層をフォトエッチングして、複数の上部、中間部、及び下部導電体１７４r、１７４q、１７４p、複数の線状不純物半導体１６４と複数の突出部１５４をそれぞれ包含する複数の線状真性半導体１５１を形成する。
下部及び上部導電体１７４p、１７４rは、約５００Å厚さのモリブデンまたはモリブデン合金、中間導電体１７４qは、約１，０００Å乃至３，０００Å、好ましくは２，５００Å程度厚さのアルミニウムまたはアルミニウム合金からなる。中間導電体１７４qの標的材料としては、アルミニウムまたは２atomic％のNdを含むAl−Nd合金が適切であり、スパッタリング温度は、１５０℃程度が好ましい。
次に、図３０、図３１a及び図３１bに示すように、３，０００Å以上の厚さを有する保護膜１８０を積層しその上に感光膜４０を形成した後、ゲート絶縁膜１４０と共に乾式エッチングして複数のコンタクトホール１８１、１８２、１８５及び複数の開口部１８９を形成する。コンタクトホール１８１は、ゲート線１２１端部１２９の上部膜１２９qを露出し、コンタクトホール１８２、１８５及び開口部１８９は上部導電体１７４rの一部を露出している。
次に、図３２、図３３a及び図３３bに示すように、４００Å乃至５００Å厚さのITO膜をスパッタリングで積層しフォトエッチングして、複数の画素電極１９０と複数の接触補助部材８１、８２を形成する。この時、接触補助部材８１、８２と画素電極１９０は、コンタクトホール１８１、１８２、１８５を通じて露出されているゲート線１２１端部１２９の上部膜１２９q及び導電体１７４を覆っているが、開口部１８９を通じて露出される導電体１７４部分は、覆われずそのまま露出した状態である。そして、ITO膜をエッチングするためのエッチング液に対して、アルミニウム若しくはモリブデンを含む導電膜がエッチングされるので、図３３a及び図３３bに示すように、導電体１７４の露出する部分を全面エッチングで除去して不純物半導体１６４を露出する一方、データ線１７１及びドレイン電極１７５の下部膜１７１p、１７１qを完成する。
その後、図３４a及び図３４bのように、不純物半導体１６４の露出する部分を全面エッチングで除去してオーミック接触部材１６１、１６５を完成し、ソース電極１７３とドレイン電極１７５との間の半導体の突出部１５４部分を露出する。半導体１５１の露出される部分の表面を安定化するために、酸素プラズマ処理を行うことが望ましい。
このような実施例でも、画素電極１９０及び接触部材８１、８２を形成する時に導電体１７４をパターニングして、データ線１７１及びドレイン電極１７５を完成することで、製造工程を単純化し、製造コストを最少化することができる。そして、本実施例では、コンタクトホール１８１、１８２、１８５からアルミニウムを含む導電膜が露出しないので、アルミニウム全面エッチングを省略でき、製造工程を単純化することができる。
最後に、図２４、図２５a及び図２５bに示すように、ブラックマトリックス２２０を形成する。
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲は、これに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態もまた、本発明の権利範囲に属するものである。
本発明の一実施例による液晶表示装置用薄膜トランジスタ表示板の配置図である。 図２aは、図１に示す薄膜トランジスタ基板のIIa-IIa´線による断面図である。図２bは、図１に示す薄膜トランジスタ基板のIIb-IIb´線による断面図である。 図１、図２a及び図２bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図４aは、図３に示す薄膜トランジスタ表示板のIVa-IVa´線による断面図である。図４bは、図３に示す薄膜トランジスタ表示板のIVb-IVb´線による断面図である。 図１、図２a及び図２bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図６aは、図５に示す薄膜トランジスタ表示板のVIa-VIa´による断面図である。図６bは、図５に示す薄膜トランジスタ表示板のVIb-VIb´線による断面図である。 図１、図２a及び図２bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図８aは、図７に示す薄膜トランジスタ表示板のVIIIa-VIIIa´線による断面図である。図８bは、図７に示す薄膜トランジスタ表示板のVIIIb-VIIIb´線による断面図である。 図９aは、図７に示す薄膜トランジスタ表示板のVIIIa-VIIIa´線による断面図で、図８aに続く工程を示す。図９bは、図７に示す薄膜トランジスタ表示板のVIIIb-VIIIb´線による断面図で、図８bに続く工程を示す。 図１、図２a及び図２bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図１１aは、図１０に示す薄膜トランジスタ表示板のXIa-XIa´線による断面図である。図１１bは、図１０に示す薄膜トランジスタ表示板のXIb-XIb´線による断面図である。 図１２aは、図１０に示す薄膜トランジスタ表示板のXIa-XIa´線による断面図で、図１１aに続く工程を示す。図１２bは、図１０に示す薄膜トランジスタ表示板のXIb-XIb´線による断面図で、図１１bに続く工程を示す。 本発明の他の実施例による液晶表示装置用薄膜トランジスタ表示板の配置図である。 図１３に示す薄膜トランジスタ基板のXIV-XIV´線による断面図である。 図１３及び図１４に示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図１５に示す薄膜トランジスタ表示板のXVI-XVI´線による断面図である。 図１３及び図１４に示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図１７に示す薄膜トランジスタ表示板のXVII-XVII´線による断面図である。 図１３及び図１４に示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図１９に示す薄膜トランジスタ表示板のXX-XX´線による断面図である。 図１３及び図１４に示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図２１に示す薄膜トランジスタ表示板のXXII-XXII´線による断面図である。 図２１に示す薄膜トランジスタ表示板のXXII-XXII´線による断面図で、図２２に続く工程を示す。 本発明の他の実施例による液晶表示装置用薄膜トランジスタ表示板の配置図である。 図２５aは、図２４に示す薄膜トランジスタ基板のXXVa-XXVa´線による断面図である。図２５bは、図２４に示す薄膜トランジスタ基板のXXVb-XXVb´線による断面図である。 図２４、図２５a及び図２５bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図２７aは、図２６に示す薄膜トランジスタ表示板のXXVIIa-XXVIIa´線による断面図である。図２７bは、図２６に示す薄膜トランジスタ表示板のXXVIIb-XXVIIb´線による断面図である。 図２４、図２５a及び図２５bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図２９aは、図２８に示す薄膜トランジスタ表示板のXXIXa-XXIXa´線による断面図である。図２９bは、図２８に示す薄膜トランジスタ表示板のXXIXb-XXIXb´線による断面図である。 図２４、図２５a及び図２５bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図３１aは、図３０に示す薄膜トランジスタ表示板のXXXIa-XXXIa´線による断面図である。図３１bは、図３０に示す薄膜トランジスタ表示板のXXXIb-XXXIb´線による断面図である。 図２４、図２５a及び図２５bに示す薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階における薄膜トランジスタ表示板の配置図である。 図３３aは、図３２に示す薄膜トランジスタ表示板のXXXIIIa-XXXIIIa´線による断面図である。図３３bは、図３２に示す薄膜トランジスタ表示板のXXXIIIb-XXXIIIb´線による断面図である。 図３４aは、図３２に示す薄膜トランジスタ表示板のXXXIIIa-XXXIIIa´線による断面図で、図３３aに続く工程を示す。図３４bは、図３２に示す薄膜トランジスタ表示板のXXXIIIb-XXXIIIb´線による断面図で、図３３bに続く工程を示す。
符号の説明
１１０ 基板
１２１、１２９ ゲート線
１２４ ゲート電極
１４０ ゲート絶縁膜
１５１、１５４ 半導体
１６１、１６３、１６５ オーミック接触部材（抵抗性接触部材）
１７１、１７９ データ線
１７３ ソース電極
１７５ ドレイン電極
１８０ 保護膜
１８１、１８２、１８５ コンタクトホール（接触孔）
１８９ 開口部
１９０ 画素電極
８１、８２ 接触補助部材
２２０ ブラックマトリックス

Claims (34)

  1. 基板上にゲート線を形成する段階と、
    前記ゲート線上にゲート絶縁膜と半導体層とを連続して積層する段階と、
    前記半導体層上に導電膜を蒸着する段階と、
    前記導電膜及び前記半導体層をフォトエッチングする段階と、
    保護膜を蒸着する段階と、
    前記保護膜をフォトエッチングして前記導電膜の第１部分及び第２部分を露出する段階と、
    前記導電膜の第１部分を覆う画素電極を形成する段階と、
    前記導電膜の第２部分を除去して前記導電膜からなる、ソース電極を有するデータ線及びドレイン電極を完成する段階と、
    前記ソース電極と前記ドレイン電極との間の領域に対応する位置の前記半導体層である、前記第２部分下部の前記半導体層の一部を露出する段階と、
    露出する前記半導体層の一部を覆い、前記画素電極を露出する開口部を有するブラックマトリックスを形成する段階と、
    を含む薄膜トランジスタ表示板の製造方法であって、
    前記半導体層の一部が露出される領域における前記保護膜の境界線は、前記ソース電極及び前記ドレイン電極の境界線と一致している、薄膜トランジスタ表示板の製造方法。
  2. 前記半導体層と前記ブラックマトリックスとの間に前記ブラックマトリックスと同一形状に絶縁膜を形成する段階をさらに含む、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  3. 前記保護膜をフォトエッチングする前記段階は、前記データ線の端部に対応する位置の前記導電膜である前記導電膜の第３部分を露出する、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  4. 前記画素電極を形成する前記段階は、前記第３部分を覆う接触補助部材を形成する、請求項３に記載の薄膜トランジスタ表示板の製造方法。
  5. 前記保護膜をフォトエッチングする前記段階は、前記ゲート線の一部を露出する、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  6. 前記画素電極を形成する前記段階は、前記ゲート線の一部を覆う接触補助部材を形成する、請求項５に記載の薄膜トランジスタ表示板の製造方法。
  7. 前記ゲート線は、下部膜及び上部膜を備える、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  8. 前記保護膜をフォトエッチングする前記段階は、前記ゲート絶縁膜を共にエッチングして前記ゲート線の前記上部膜の一部を露出する、請求項７に記載の薄膜トランジスタ表示板の製造方法。
  9. 露出された前記ゲート線上部膜を共に除去して、前記ゲート線下部膜の一部を露出する段階をさらに含む、請求項８に記載の薄膜トランジスタ表示板の製造方法。
  10. 前記画素電極を形成する前記段階と、前記データ線及びドレイン電極を完成する前記段階とは、同一エッチング工程で行われる、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  11. 前記導電膜は、クロムで形成される、請求項１０に記載の薄膜トランジスタ表示板の製造方法。
  12. 前記画素電極は、ＩＺＯで形成される、請求項１１に記載の薄膜トランジスタ表示板の製造方法。
  13. 前記ゲート線及び前記導電膜は、アルミニウム若しくはモリブデンを含んで形成される、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  14. 前記ゲート線及び前記導電膜は、アルミニウムを含む第１導電膜若しくはモリブデンを含む第２導電膜を備える二重膜または三重膜で形成される、請求項１３に記載の薄膜トランジスタ表示板の製造方法。
  15. 前記画素電極は、ＩＴＯで形成される、請求項１３に記載の薄膜トランジスタ表示板の製造方法。
  16. 前記半導体層は、真性半導体膜及び不純物半導体膜を備え、
    前記導電膜除去後に前記不純物半導体膜の露出する部分を除去する段階をさらに含む、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  17. 前記導電膜は、下部導電膜及び上部導電膜を備え、
    前記導電膜の第１及び第２部分を露出する前記段階は、前記上部導電膜の第１及び第２部分を除去して前記下部導電膜の第１部分及び第２部分を露出し、
    前記画素電極を形成する前記段階は、前記下部導電膜の前記第２部分を覆う補助ソース電極及び補助ドレイン電極を形成する、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  18. 前記上部導電膜は、クロムで形成され、前記画素電極、前記補助ソース電極及び前記補助ドレイン電極は、ＩＺＯで形成される、請求項１７に記載の薄膜トランジスタ表示板の製造方法。
  19. 前記画素電極、前記補助ソース電極及び前記補助ドレイン電極を形成する前記段階と、前記半導体層の一部を露出する前記段階とは、同時に実施される、請求項１８に記載の薄膜トランジスタ表示板の製造方法。
  20. 前記画素電極、前記補助ソース電極及び前記補助ドレイン電極を形成する前記段階と、前記半導体層の一部を露出する前記段階とは、同一エッチング条件で実施される、請求項１９に記載の薄膜トランジスタ表示板の製造方法。
  21. 前記保護膜をフォトエッチングする前記段階は、前記導電膜の第１部分とこれと隣接するゲート絶縁膜を共に露出する、請求項１に記載の薄膜トランジスタ表示板の製造方法。
  22. 基板と、
    前記基板上に形成され、ゲート電極を備えるゲート線と、
    前記ゲート線上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されている半導体層と、
    前記半導体層上に形成されているオーミック接触部材と、
    前記オーミック接触部材上に形成され、ソース電極を有するデータ線及びドレイン電極と、
    前記データ線及び前記ドレイン電極上に形成される保護膜であって、前記ドレイン電極を露出する第１コンタクトホールと、前記ソース電極及び前記ドレイン電極の間の前記半導体層の一部を露出する開口部と、を有する保護膜と、
    前記保護膜上に形成され、前記第１コンタクトホールを通じて前記ドレイン電極と接触する画素電極と、
    前記開口部を通じて露出する前記半導体層を覆うブラックマトリックスと、
    を備える薄膜トランジスタ表示板であって、
    前記開口部で前記保護膜の境界線は、前記ソース電極及び前記ドレイン電極の境界線と一致する、薄膜トランジスタ表示板。
  23. 前記開口部の一部の境界は、前記オーミック接触部材の境界と一致している、請求項２２に記載の薄膜トランジスタ表示板。
  24. 前記ゲート線は、下部膜及び上部膜を備え、前記下部膜の一部を覆う接触補助部材をさらに備える、請求項２２に記載の薄膜トランジスタ表示板。
  25. 前記ゲート線の下部膜は、Ｃｒを備え、前記ゲート線の上部膜は、Ａｌを含む導電膜を備える、請求項２４に記載の薄膜トランジスタ表示板。
  26. 前記データ線及びドレイン電極は、クロムの導電膜を備える、請求項２５に記載の薄膜トランジスタ表示板。
  27. 前記画素電極は、ＩＺＯを備える、請求項２６に記載の薄膜トランジスタ表示板。
  28. 前記ゲート線、前記データ線及び前記ドレイン電極は、アルミニウムを含む第１導電膜とモリブデンを含む第２導電膜とを有する、請求項２２に記載の薄膜トランジスタ表示板。
  29. 前記画素電極は、ＩＴＯを備える、請求項２８に記載の薄膜トランジスタ表示板。
  30. 前記データ線及びドレイン電極は、下部導電膜と上部導電膜とを備え、前記半導体を露出する前記下部導電膜と前記上部導電膜との境界線は、互いに一致しない、請求項２２に記載の薄膜トランジスタ表示板。
  31. 前記画素電極と同一層で形成され、前記開口部で前記データ線の一部であるソース電極と前記ドレイン電極を覆う補助ソース電極及び補助ドレイン電極をさらに備える、請求項３０に記載の薄膜トランジスタ表示板。
  32. 前記半導体層を露出する前記ソース電極及び前記ドレイン電極の前記下部導電膜の境界線は、互いに対向する前記補助ソース電極と前記補助ドレイン電極との境界線と互いに一致する、請求項３１に記載の薄膜トランジスタ表示板。
  33. 前記第１コンタクトホールは、前記ドレイン電極下部導電膜の一部及び隣接するゲート絶縁膜を露出する、請求項２２に記載の薄膜トランジスタ表示板。
  34. 前記半導体層の露出する部分上に形成されている絶縁体をさらに備える、請求項２２に記載の薄膜トランジスタ表示板。
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