JP2002107762A - 液晶用マトリクス基板の製造方法 - Google Patents
液晶用マトリクス基板の製造方法Info
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- JP2002107762A JP2002107762A JP2000302435A JP2000302435A JP2002107762A JP 2002107762 A JP2002107762 A JP 2002107762A JP 2000302435 A JP2000302435 A JP 2000302435A JP 2000302435 A JP2000302435 A JP 2000302435A JP 2002107762 A JP2002107762 A JP 2002107762A
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Abstract
(57)【要約】
【課題】 高開口率の液晶表示装置を、少ないフォトマ
スクを使用して製造する。 【解決手段】 ガラス基板１上に、透明導電膜２および
ゲートメタル膜３を順次形成し、レジストパターン４を
塗布する。レジストパターン４は、１枚のフォトマスク
を用いて、ハーフトーン露光で厚みを変え、画素電極２
ａ用と、マトリクス回路のゲート電極や配線パターン用
とを一括して形成する。レジストパターン４で覆われて
いない透明導電膜２およびゲートメタル膜３を除去し、
（ｄ）で示すように、画素電極２ａの部分でレジストパ
ターン４を除去し、他の部分には残存部４ｃを残す。
（ｅ）で示すようにゲートメタル膜３を除去し、（ｆ）
で示すようにレジストパターン４の残存部４ｃを除去す
ることによって、画素電極２ａとゲート電極３ａ等を形
成することができる。
スクを使用して製造する。 【解決手段】 ガラス基板１上に、透明導電膜２および
ゲートメタル膜３を順次形成し、レジストパターン４を
塗布する。レジストパターン４は、１枚のフォトマスク
を用いて、ハーフトーン露光で厚みを変え、画素電極２
ａ用と、マトリクス回路のゲート電極や配線パターン用
とを一括して形成する。レジストパターン４で覆われて
いない透明導電膜２およびゲートメタル膜３を除去し、
（ｄ）で示すように、画素電極２ａの部分でレジストパ
ターン４を除去し、他の部分には残存部４ｃを残す。
（ｅ）で示すようにゲートメタル膜３を除去し、（ｆ）
で示すようにレジストパターン４の残存部４ｃを除去す
ることによって、画素電極２ａとゲート電極３ａ等を形
成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置を形
成するための液晶用マトリクス基板の製造方法に関す
る。
成するための液晶用マトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】従来から、液晶表示装置では、Thin Fil
m TransistorからＴＦＴと略称される薄膜トランジスタ
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
m TransistorからＴＦＴと略称される薄膜トランジスタ
をスイッチング素子に用いるアクティブマトリクス型液
晶表示装置が広く用いられている。ＴＦＴをスイッチン
グ素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
【０００３】たとえば、特開平５−３０３１１１号公報
には、基板上に透明導電膜を形成して、この透明導電膜
で画素電極を形成するとともに、ゲート電極の下地とし
ても利用する先行技術が開示されている。ゲート電極を
フォトリソグラフィのプロセスなしでパターニングする
ことができるので、フォトリソグラフィを用いてパター
ニングする場合よりもフォトマスクを１枚減らすことが
できる。
には、基板上に透明導電膜を形成して、この透明導電膜
で画素電極を形成するとともに、ゲート電極の下地とし
ても利用する先行技術が開示されている。ゲート電極を
フォトリソグラフィのプロセスなしでパターニングする
ことができるので、フォトリソグラフィを用いてパター
ニングする場合よりもフォトマスクを１枚減らすことが
できる。
【０００４】図１０（ａ）〜図１１（ｈ）は、特開平１
１−３０３１１１号公報の図１に従って、この先行技術
による概略的な製造工程を、ＴＦＴアクティブマトリク
ス回路の主要な構成部分であるＴＦＴ素子部、画素部お
よび端子部について示す。先ず、図１０（ａ）は、ガラ
ス基板２１上に透明導電膜２２を成膜している状態を示
す。透明導電膜２２は、スパッタリング法などによっ
て、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
などを材料として形成される。次に、図１０（ｂ）に示
すように、１枚目のフォトマスクを用いて、ＴＦＴ素子
部ではゲート電極の下地層２２ａ、画素部では画素電極
２２ｂ、端子部では取出し電極２２ｃがそれぞれ形成さ
れるように、透明導電膜２２をパターニングする。
１−３０３１１１号公報の図１に従って、この先行技術
による概略的な製造工程を、ＴＦＴアクティブマトリク
ス回路の主要な構成部分であるＴＦＴ素子部、画素部お
よび端子部について示す。先ず、図１０（ａ）は、ガラ
ス基板２１上に透明導電膜２２を成膜している状態を示
す。透明導電膜２２は、スパッタリング法などによっ
て、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
などを材料として形成される。次に、図１０（ｂ）に示
すように、１枚目のフォトマスクを用いて、ＴＦＴ素子
部ではゲート電極の下地層２２ａ、画素部では画素電極
２２ｂ、端子部では取出し電極２２ｃがそれぞれ形成さ
れるように、透明導電膜２２をパターニングする。
【０００５】次に、図１０（ｃ）に示すように、ゲート
電極の下地層２２ａおよび取出し電極２２ｃに電解メッ
キを施し、金（Ａｕ）、銀（Ａｇ）または銅（Ｃｕ）な
どの金属被膜２３を形成する。金属被膜２３のうち、ゲ
ート電極の下地層２２ａを覆う部分はゲート電極２３ａ
となり、取出し電極２２ｃを覆う部分は外部端子２３ａ
となる。
電極の下地層２２ａおよび取出し電極２２ｃに電解メッ
キを施し、金（Ａｕ）、銀（Ａｇ）または銅（Ｃｕ）な
どの金属被膜２３を形成する。金属被膜２３のうち、ゲ
ート電極の下地層２２ａを覆う部分はゲート電極２３ａ
となり、取出し電極２２ｃを覆う部分は外部端子２３ａ
となる。
【０００６】次に図１０（ｄ）に示すように、ゲート絶
縁膜２４、第１半導体層２５、第２半導体層２６の３層
をプラズマＣＶＤ法やスパッタリング法などで、連続積
層成膜する。ゲート絶縁膜２４は、たとえば窒化シリコ
ン（ＳｉＮｘ）膜などで形成される。チャネル領域とな
る第１半導体層２５、およびオーミックコンタクト層と
なる第２半導体層２６は、アモルファス−シリコン（Ａ
−Ｓｉ）膜で形成される。第１半導体層２５は、実際に
チャネル領域となる下層側半導体層２５ａと、エッチン
グストッパ層となる上層側半導体層２５ｂとで構成され
る。
縁膜２４、第１半導体層２５、第２半導体層２６の３層
をプラズマＣＶＤ法やスパッタリング法などで、連続積
層成膜する。ゲート絶縁膜２４は、たとえば窒化シリコ
ン（ＳｉＮｘ）膜などで形成される。チャネル領域とな
る第１半導体層２５、およびオーミックコンタクト層と
なる第２半導体層２６は、アモルファス−シリコン（Ａ
−Ｓｉ）膜で形成される。第１半導体層２５は、実際に
チャネル領域となる下層側半導体層２５ａと、エッチン
グストッパ層となる上層側半導体層２５ｂとで構成され
る。
【０００７】次にフォトレジストを全体に塗布し、２枚
目のフォトマスクを用いてレジストパターンを形成す
る。このレジストパターンを用い、図１１（ｅ）に示す
ように、ＴＦＴ素子部以外では、下層側何導体層２５
ａ、上層側半導体層２５ｂおよび第２半導体層２６を除
去する。これによって、ＴＦＴ素子部では、第１半導体
層２５および第２半導体層２６による島状パターニング
が行われる。次に３枚目のフォトマスクを用いて、図１
１（ｆ）に示すように、ＴＦＴ素子部の画素電極２２ｂ
上のゲート絶縁膜２４の一部を除去するコンタクトホー
ル加工が行われる。端子部では、取出し電極２２ｃ上の
ゲート絶縁膜２４を、一部を残して除去する。
目のフォトマスクを用いてレジストパターンを形成す
る。このレジストパターンを用い、図１１（ｅ）に示す
ように、ＴＦＴ素子部以外では、下層側何導体層２５
ａ、上層側半導体層２５ｂおよび第２半導体層２６を除
去する。これによって、ＴＦＴ素子部では、第１半導体
層２５および第２半導体層２６による島状パターニング
が行われる。次に３枚目のフォトマスクを用いて、図１
１（ｆ）に示すように、ＴＦＴ素子部の画素電極２２ｂ
上のゲート絶縁膜２４の一部を除去するコンタクトホー
ル加工が行われる。端子部では、取出し電極２２ｃ上の
ゲート絶縁膜２４を、一部を残して除去する。
【０００８】次に金属層２７を形成して、４枚目のフォ
トマスクを用い、図１１（ｇ）に示すようにパターニン
グする。これによって、ＴＦＴ素子部ではソース電極お
よびドレイン電極が形成されるとともにチャネルエッチ
ングが行われ、画素部ではドレイン電極と画素電極２２
ｂとの接続用配線パターンが形成される。また端子部に
も取出し電極２２ｃ上に、金属層２７が形成される。
トマスクを用い、図１１（ｇ）に示すようにパターニン
グする。これによって、ＴＦＴ素子部ではソース電極お
よびドレイン電極が形成されるとともにチャネルエッチ
ングが行われ、画素部ではドレイン電極と画素電極２２
ｂとの接続用配線パターンが形成される。また端子部に
も取出し電極２２ｃ上に、金属層２７が形成される。
【０００９】最後に、窒化シリコンなどからなるパッシ
ベーション膜２８を形成して、５枚目のフォトマスクを
用い、端子部の取出し電極２２ｃの上の金属膜２７が露
出するようにパターニングし、図１１（ｈ）に示すよう
なＴＦＴアクティブマトリクス基板が完成する。
ベーション膜２８を形成して、５枚目のフォトマスクを
用い、端子部の取出し電極２２ｃの上の金属膜２７が露
出するようにパターニングし、図１１（ｈ）に示すよう
なＴＦＴアクティブマトリクス基板が完成する。
【００１０】以上述べたアクティブマトリクス基板の製
造工程では、（ｂ），（ｅ），（ｆ），（ｇ）および
（ｈ）の各工程で合計５枚のフォトマスクを使用する。
アクティブマトリクス基板の製造工程で、フォトマスク
の使用数を減少させることに関する先行技術としては、
たとえば特開２０００−２０６５７１号公報を挙げるこ
ともできる。この先行技術では、厚さが異なるレジスト
パターンを形成して、図１１（ｅ）での島状パターニン
グ、および図１１（ｉ）でのソース電極・ドレイン電極
形成とチャネルエッチングとを、１枚のフォトマスクを
利用して行う考え方が示されている。
造工程では、（ｂ），（ｅ），（ｆ），（ｇ）および
（ｈ）の各工程で合計５枚のフォトマスクを使用する。
アクティブマトリクス基板の製造工程で、フォトマスク
の使用数を減少させることに関する先行技術としては、
たとえば特開２０００−２０６５７１号公報を挙げるこ
ともできる。この先行技術では、厚さが異なるレジスト
パターンを形成して、図１１（ｅ）での島状パターニン
グ、および図１１（ｉ）でのソース電極・ドレイン電極
形成とチャネルエッチングとを、１枚のフォトマスクを
利用して行う考え方が示されている。
【００１１】厚さが異なるレジストパターンは、特開昭
６１−１８１１３０号公報に示されているように、露光
量を変えて形成する。特開昭６１−１８１１３０号公報
では、段差がある部分でも高精度なパターンを形成する
ために、露光量を変えてレジスト膜パターンを形成して
いる。特開２０００−２０６５７１号公報では、厚みが
異なる部分を利用して２段階のエッチングを行い、フォ
トマスクの使用数を１枚減少させることを可能にしてい
る。同様の考え方は、C.W.Kim et al.によってSid 2000
Digest第１００６〜１００９頁に「A Novel Four-Mask
-Count ProcessArchitecture for TFT-LCDs」や、月刊F
PD intelligenceの１９９５年５月号の第３１頁〜３５
頁に記載されている「三国電子 ＩＰＳ ＴＦＴ−ＬＣ
Ｄを２ＰＥＰで製造するプロセスを考案−ＴＦＴチャネ
ル部分をハーフトーン露光」という技術報告にも示され
ている。
６１−１８１１３０号公報に示されているように、露光
量を変えて形成する。特開昭６１−１８１１３０号公報
では、段差がある部分でも高精度なパターンを形成する
ために、露光量を変えてレジスト膜パターンを形成して
いる。特開２０００−２０６５７１号公報では、厚みが
異なる部分を利用して２段階のエッチングを行い、フォ
トマスクの使用数を１枚減少させることを可能にしてい
る。同様の考え方は、C.W.Kim et al.によってSid 2000
Digest第１００６〜１００９頁に「A Novel Four-Mask
-Count ProcessArchitecture for TFT-LCDs」や、月刊F
PD intelligenceの１９９５年５月号の第３１頁〜３５
頁に記載されている「三国電子 ＩＰＳ ＴＦＴ−ＬＣ
Ｄを２ＰＥＰで製造するプロセスを考案−ＴＦＴチャネ
ル部分をハーフトーン露光」という技術報告にも示され
ている。
【００１２】
【発明が解決しようとする課題】前述のように、特開平
５−３０３１１１号公報に開示されている先行技術で
は、ゲート電極を、画素電極用と同時に成膜するＩＴＯ
透明電極膜を下地とする電界メッキで形成し、フォトプ
ロセスを用いることなくゲート電極膜のパターニングを
行って、ＴＦＴアレイ製造工程に用いられるフォトマス
クの数を低減している。しかしながら、それでも５枚の
フォトマスクが必要であり、プロセス時間の長時間化や
製造歩留まりの低下の要因となっている。また、電解メ
ッキによるゲート電極の作製時には、電位降下による膜
厚の不均一性が非常に大きくなりやすく、特に大型基板
では膜厚の均一性を保つことが難しくなる。
５−３０３１１１号公報に開示されている先行技術で
は、ゲート電極を、画素電極用と同時に成膜するＩＴＯ
透明電極膜を下地とする電界メッキで形成し、フォトプ
ロセスを用いることなくゲート電極膜のパターニングを
行って、ＴＦＴアレイ製造工程に用いられるフォトマス
クの数を低減している。しかしながら、それでも５枚の
フォトマスクが必要であり、プロセス時間の長時間化や
製造歩留まりの低下の要因となっている。また、電解メ
ッキによるゲート電極の作製時には、電位降下による膜
厚の不均一性が非常に大きくなりやすく、特に大型基板
では膜厚の均一性を保つことが難しくなる。
【００１３】特開２０００−２０６５７１号公報に示さ
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。
【００１４】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
【００１５】
【課題を解決するための手段】本発明は、複数の液晶セ
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、透明導電膜と電極配線用金属
膜とを順次的に形成し、該電極配線用金属膜上に、フォ
トレジストを塗布し、該フォトレジストを、第１の厚み
を有して、該電極配線用金属膜を予め定める電極形状お
よび配線形状にパターニングするための厚膜部と、第１
の厚みよりも薄い第２の厚みを有して、該透明導電膜を
予め定める画素電極形状にパターニングするための薄膜
部とを形成するように、露光量を調整してハーフトーン
露光し、該厚膜部および該薄膜部が残るように該フォト
レジストを除去してレジストパターンを形成し、該レジ
ストパターンで覆われていない電極配線用金属膜および
該透明導電膜をエッチングによって除去して、該電極形
状および該配線形状を形成し、該レジストパターンのう
ちの薄膜部を除去し、該薄膜部によって覆われていた電
極配線用金属膜をエッチングによって除去して、残存す
る透明電極膜で画素電極を形成し、残存するレジストパ
ターンを除去して、該レジストパターンで覆われていた
電極形状および配線形状を露出させ、該画素電極と、該
電極形状および該配線形状とを用いてマトリクス回路を
形成することを特徴とする液晶用マトリクス回路の製造
方法である。
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、透明導電膜と電極配線用金属
膜とを順次的に形成し、該電極配線用金属膜上に、フォ
トレジストを塗布し、該フォトレジストを、第１の厚み
を有して、該電極配線用金属膜を予め定める電極形状お
よび配線形状にパターニングするための厚膜部と、第１
の厚みよりも薄い第２の厚みを有して、該透明導電膜を
予め定める画素電極形状にパターニングするための薄膜
部とを形成するように、露光量を調整してハーフトーン
露光し、該厚膜部および該薄膜部が残るように該フォト
レジストを除去してレジストパターンを形成し、該レジ
ストパターンで覆われていない電極配線用金属膜および
該透明導電膜をエッチングによって除去して、該電極形
状および該配線形状を形成し、該レジストパターンのう
ちの薄膜部を除去し、該薄膜部によって覆われていた電
極配線用金属膜をエッチングによって除去して、残存す
る透明電極膜で画素電極を形成し、残存するレジストパ
ターンを除去して、該レジストパターンで覆われていた
電極形状および配線形状を露出させ、該画素電極と、該
電極形状および該配線形状とを用いてマトリクス回路を
形成することを特徴とする液晶用マトリクス回路の製造
方法である。
【００１６】本発明に従えば、複数の液晶セルを形成す
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶性基板上への透明導
電膜および電極配線用金属膜の形成、およびフォトレジ
スト層の形成を順次行った後、フォトレジスト層に、フ
ォトマスクを用いてハーフトーン露光を施し、厚みの異
なる部分を有するレジストパターンを形成する。第１の
厚みを有する厚膜部は、予め定める電極形状および配線
形状にパターニングするための形状とする。薄膜部は、
第１の厚みよりも薄い第２の厚みで、透明導電膜を予め
定める画素電極形状にパターニングするための形状とす
る。レジストパターンの厚膜部または薄膜部で覆われて
いない電極配線用金属膜および透明導電膜を除去する
と、マトリクス回路を構成する電極や配線、また画素電
極に対応した形状を残すことができる。さらにレジスト
パターンに、たとえばアッシングを施して薄膜部を除去
し、電極配線用金属膜を除去すれば、画素部では透明導
電膜による画素電極のみを残すことができる。画素電極
の形成後、残存するレジストパターンを除去し、電極形
状およびはい線形上を露出させてマトリクス回路を形成
する。
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶性基板上への透明導
電膜および電極配線用金属膜の形成、およびフォトレジ
スト層の形成を順次行った後、フォトレジスト層に、フ
ォトマスクを用いてハーフトーン露光を施し、厚みの異
なる部分を有するレジストパターンを形成する。第１の
厚みを有する厚膜部は、予め定める電極形状および配線
形状にパターニングするための形状とする。薄膜部は、
第１の厚みよりも薄い第２の厚みで、透明導電膜を予め
定める画素電極形状にパターニングするための形状とす
る。レジストパターンの厚膜部または薄膜部で覆われて
いない電極配線用金属膜および透明導電膜を除去する
と、マトリクス回路を構成する電極や配線、また画素電
極に対応した形状を残すことができる。さらにレジスト
パターンに、たとえばアッシングを施して薄膜部を除去
し、電極配線用金属膜を除去すれば、画素部では透明導
電膜による画素電極のみを残すことができる。画素電極
の形成後、残存するレジストパターンを除去し、電極形
状およびはい線形上を露出させてマトリクス回路を形成
する。
【００１７】ハーフトーン露光を利用することによっ
て、１枚のフォトマスクの使用で、画素電極と、マトリ
クス回路を構成する電極や配線を形成することができる
ので、フォトマスクの使用数を削減することができる。
透明導電膜上に形成する電極配線用金属膜は、電解メッ
キによらずに形成することができるので、厚みが均一で
良好な密着性を有するように、形成することができる。
て、１枚のフォトマスクの使用で、画素電極と、マトリ
クス回路を構成する電極や配線を形成することができる
ので、フォトマスクの使用数を削減することができる。
透明導電膜上に形成する電極配線用金属膜は、電解メッ
キによらずに形成することができるので、厚みが均一で
良好な密着性を有するように、形成することができる。
【００１８】また本発明で前記マトリクス回路は、複数
の薄膜トランジスタを含むＴＦＴアクティブマトリクス
回路であり、該ＴＦＴアクティブマトリクス回路の製造
工程は、前記画素電極と、前記電極形状および配線形状
とを形成した状態で、ゲート絶縁膜、チャネル領域とな
る第１の半導体層、オーミックコンタクト層となる第２
の半導体層、ソース電極およびドレイン電極となる金属
層を順次積層する積層工程と、金属層上をフォトレジス
トで覆い、露光量を調整したハーフトーン露光によっ
て、薄膜トランジスタを形成する部分で厚く、ゲート配
線およびソース配線の交差部で薄くなるように、フォト
レジストの厚みを調整して、ゲート絶縁膜、第１の半導
体層および第２の半導体層を除去する島状エッチング工
程と、残存するフォトレジストの厚みを減少させ、薄膜
トランジスタを形成する部分には該フォトレジストを残
存させながら、ゲート配線およびソース配線の交差部で
は消失させて、ゲート配線およびソース配線の交差部で
は第１の半導体層および第２の半導体層を除去しする素
子エッチング工程と、ソース電極およびドレイン電極の
パターニングによる分離と、およびチャネルエッチング
とを行う分離エッチング工程と、分離エッチング工程後
に、パッシベーション膜を成膜して覆うパッシベーショ
ン工程とを含むことを特徴とすることを特徴とする。
の薄膜トランジスタを含むＴＦＴアクティブマトリクス
回路であり、該ＴＦＴアクティブマトリクス回路の製造
工程は、前記画素電極と、前記電極形状および配線形状
とを形成した状態で、ゲート絶縁膜、チャネル領域とな
る第１の半導体層、オーミックコンタクト層となる第２
の半導体層、ソース電極およびドレイン電極となる金属
層を順次積層する積層工程と、金属層上をフォトレジス
トで覆い、露光量を調整したハーフトーン露光によっ
て、薄膜トランジスタを形成する部分で厚く、ゲート配
線およびソース配線の交差部で薄くなるように、フォト
レジストの厚みを調整して、ゲート絶縁膜、第１の半導
体層および第２の半導体層を除去する島状エッチング工
程と、残存するフォトレジストの厚みを減少させ、薄膜
トランジスタを形成する部分には該フォトレジストを残
存させながら、ゲート配線およびソース配線の交差部で
は消失させて、ゲート配線およびソース配線の交差部で
は第１の半導体層および第２の半導体層を除去しする素
子エッチング工程と、ソース電極およびドレイン電極の
パターニングによる分離と、およびチャネルエッチング
とを行う分離エッチング工程と、分離エッチング工程後
に、パッシベーション膜を成膜して覆うパッシベーショ
ン工程とを含むことを特徴とすることを特徴とする。
【００１９】本発明に従えば、複数の薄膜トランジスタ
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、積層工程、島
状エッチング工程、素子エッチング工程、分離エッチン
グ工程、およびパッシベーション工程を含む製造工程で
製造する。積層工程では、電気絶縁性基板上に透明導電
膜による画素電極と、電極配線用金属膜による電極や配
線とが形成されている状態の上に、チャネル領域となる
第１の半導体層、オーミックコンタクト層となる第２の
半導体層、さらにはソース・ドレイン電極となる金属層
を順次積層する。島状エッチング工程では、露光量を調
整したハーフトーン露光によって厚みを変えたフォトレ
ジストを用いて、第１の半導体層および第２の半導体層
を、薄膜トランジスタを形成する部分とゲート配線およ
びソース配線が交差する部分とに、それぞれ島状に形成
する。素子エッチング工程では、島状エッチング工程で
用いたフォトレジストのうち、ゲート配線およびソース
配線が交差する部分を除去し、第１の半導体層および第
２の半導体層を除去する。分離エッチング工程では、ソ
ース・ドレイン電極のパターニングおよびチャネルエッ
チングを行う。パッシベーション工程では、分離エッチ
ング工程後に、パッシベーション膜を成膜して覆う。
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、積層工程、島
状エッチング工程、素子エッチング工程、分離エッチン
グ工程、およびパッシベーション工程を含む製造工程で
製造する。積層工程では、電気絶縁性基板上に透明導電
膜による画素電極と、電極配線用金属膜による電極や配
線とが形成されている状態の上に、チャネル領域となる
第１の半導体層、オーミックコンタクト層となる第２の
半導体層、さらにはソース・ドレイン電極となる金属層
を順次積層する。島状エッチング工程では、露光量を調
整したハーフトーン露光によって厚みを変えたフォトレ
ジストを用いて、第１の半導体層および第２の半導体層
を、薄膜トランジスタを形成する部分とゲート配線およ
びソース配線が交差する部分とに、それぞれ島状に形成
する。素子エッチング工程では、島状エッチング工程で
用いたフォトレジストのうち、ゲート配線およびソース
配線が交差する部分を除去し、第１の半導体層および第
２の半導体層を除去する。分離エッチング工程では、ソ
ース・ドレイン電極のパターニングおよびチャネルエッ
チングを行う。パッシベーション工程では、分離エッチ
ング工程後に、パッシベーション膜を成膜して覆う。
【００２０】ＴＦＴアクティブマトリクス回路の製造の
際には、画素電極等をマトリクス回路の電極や配線とと
もに形成する際に１枚、島状エッチング工程および素子
エッチング工程で１枚、および分離エッチング工程で１
枚のフォトマスクを使用する。ハーフトーン露光を利用
し、島状エッチング工程および素子エッチング工程を１
枚のフォトマスクを用いて行うことができる。したがっ
て、フォトマスクを全部で３枚使用するだけで、ＴＦＴ
アクティブマトリクス基板を製造することができる。
際には、画素電極等をマトリクス回路の電極や配線とと
もに形成する際に１枚、島状エッチング工程および素子
エッチング工程で１枚、および分離エッチング工程で１
枚のフォトマスクを使用する。ハーフトーン露光を利用
し、島状エッチング工程および素子エッチング工程を１
枚のフォトマスクを用いて行うことができる。したがっ
て、フォトマスクを全部で３枚使用するだけで、ＴＦＴ
アクティブマトリクス基板を製造することができる。
【００２１】また本発明は、前記マトリクス回路の周囲
に外部接続用の端子部を形成し、前記パッシベーション
膜の成膜は、該端子部を部分的にマスキングして行うこ
とを特徴とする。
に外部接続用の端子部を形成し、前記パッシベーション
膜の成膜は、該端子部を部分的にマスキングして行うこ
とを特徴とする。
【００２２】本発明に従えば、マトリクス回路の周囲に
外部接続用の端子部を形成する。端子部は、外部接続の
ため、パッシベーション膜形成後にも導電性が必要であ
る。パッシベーション膜の成膜時に、端子部を部分的に
マスキングするので、マスキングされた部分にはパッシ
ベーション膜が成膜されず、成膜まえの表面を露出させ
ることができる。端子部はマトリクス回路の周囲に形成
されるので、薄板に成膜する形状に対応する窓を開けた
ようなマスクを用いて容易に成膜することができる。端
子部も含めて全面にパッシベーション膜を成膜してか
ら、端子部でパッシベーション膜を除去する工程より
も、短工程でかつ簡単に外部接続用の導電性を確保する
ことができる。
外部接続用の端子部を形成する。端子部は、外部接続の
ため、パッシベーション膜形成後にも導電性が必要であ
る。パッシベーション膜の成膜時に、端子部を部分的に
マスキングするので、マスキングされた部分にはパッシ
ベーション膜が成膜されず、成膜まえの表面を露出させ
ることができる。端子部はマトリクス回路の周囲に形成
されるので、薄板に成膜する形状に対応する窓を開けた
ようなマスクを用いて容易に成膜することができる。端
子部も含めて全面にパッシベーション膜を成膜してか
ら、端子部でパッシベーション膜を除去する工程より
も、短工程でかつ簡単に外部接続用の導電性を確保する
ことができる。
【００２３】
【発明の実施の形態】図１〜図６の（ａ）から（ｑ）
で、本発明の実施の一形態としてのアクティブマトリク
ス基板の概略的な製造方法を示す。図１〜図６では、Ｔ
ＦＴアクティブマトリクス回路の代表的な構成部分とし
て、ゲート信号配線とソース信号配線とが交差するＧ−
Ｓ交差部、ＴＦＴ素子部、画素部および端子部を並べた
模式的な断面構成について示す。なお、図７で、ＴＦＴ
アクティブマトリクス回路の部分的な平面構成を、図２
（ｆ）、図４（ｌ）および図６（ｐ）にそれぞれ対応す
る段階として示す。
で、本発明の実施の一形態としてのアクティブマトリク
ス基板の概略的な製造方法を示す。図１〜図６では、Ｔ
ＦＴアクティブマトリクス回路の代表的な構成部分とし
て、ゲート信号配線とソース信号配線とが交差するＧ−
Ｓ交差部、ＴＦＴ素子部、画素部および端子部を並べた
模式的な断面構成について示す。なお、図７で、ＴＦＴ
アクティブマトリクス回路の部分的な平面構成を、図２
（ｆ）、図４（ｌ）および図６（ｐ）にそれぞれ対応す
る段階として示す。
【００２４】図１（ａ）は、ガラス基板１上に透明導電
膜２およびゲートメタル膜３を積層成膜した状態を示
す。電気絶縁性基板であるガラス基板１上には、まずス
パッタリグ法等で、酸化インジウム錫（ＩＴＯ）や酸化
錫（ＳｎＯ2などの透明導電材料を成膜して透明導電膜
２を形成する。次に、低抵抗配線材料としてクロム（Ｃ
ｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）等の金
属材料をスパッタリング法等で成膜し、電極配線用金属
膜であるゲートメタル膜３を形成する。ゲートメタル膜
３上には、レジストを全面に塗布し、１枚目のフォトマ
スクを用いて、レジストパターン４を形成する。
膜２およびゲートメタル膜３を積層成膜した状態を示
す。電気絶縁性基板であるガラス基板１上には、まずス
パッタリグ法等で、酸化インジウム錫（ＩＴＯ）や酸化
錫（ＳｎＯ2などの透明導電材料を成膜して透明導電膜
２を形成する。次に、低抵抗配線材料としてクロム（Ｃ
ｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）等の金
属材料をスパッタリング法等で成膜し、電極配線用金属
膜であるゲートメタル膜３を形成する。ゲートメタル膜
３上には、レジストを全面に塗布し、１枚目のフォトマ
スクを用いて、レジストパターン４を形成する。
【００２５】図１（ｂ）は、レジストパターン４が形成
されている状態を示す。レジストパターン４は、後述す
るハーフトーン露光を利用し、厚膜部４ａと薄膜部４ｂ
として形成する。Ｇ−Ｓ交差部、ＴＦＴ素子部、および
端子部には厚膜部４ａを形成する。画素部には薄膜部４
ｂを形成する。厚膜部４ａが第１の厚みを有し、薄膜部
４ｂが第２の厚みを有するとき、第１の厚みよりも第２
の厚みの方が薄い。次にレジストパターン４で覆われて
いない透明導電膜２およびゲートメタル膜３を全てエッ
チングによって除去する。
されている状態を示す。レジストパターン４は、後述す
るハーフトーン露光を利用し、厚膜部４ａと薄膜部４ｂ
として形成する。Ｇ−Ｓ交差部、ＴＦＴ素子部、および
端子部には厚膜部４ａを形成する。画素部には薄膜部４
ｂを形成する。厚膜部４ａが第１の厚みを有し、薄膜部
４ｂが第２の厚みを有するとき、第１の厚みよりも第２
の厚みの方が薄い。次にレジストパターン４で覆われて
いない透明導電膜２およびゲートメタル膜３を全てエッ
チングによって除去する。
【００２６】図１（ｃ）は、レジストパターン４によっ
て、透明導電膜２およびゲートメタル膜３がパターニン
グされている状態を示す。次にレジストパターン４を全
体的に薄くするため、高温度で焼くアッシングを施し、
薄膜部４ｂを消失させ、画素部でゲートメタル膜３を露
出させる。元の厚膜部４ａは、厚みが減少して残存す
る。画素部では、ゲートメタル膜３とともに透明導電膜
２がパターニングされ、画素電極２ａが形成される。Ｔ
ＦＴ素子部では、ゲートメタル膜３がパターニングさ
れ、ゲート電極３ａが形成される。
て、透明導電膜２およびゲートメタル膜３がパターニン
グされている状態を示す。次にレジストパターン４を全
体的に薄くするため、高温度で焼くアッシングを施し、
薄膜部４ｂを消失させ、画素部でゲートメタル膜３を露
出させる。元の厚膜部４ａは、厚みが減少して残存す
る。画素部では、ゲートメタル膜３とともに透明導電膜
２がパターニングされ、画素電極２ａが形成される。Ｔ
ＦＴ素子部では、ゲートメタル膜３がパターニングさ
れ、ゲート電極３ａが形成される。
【００２７】図２（ｄ）は、画素部でレジストパターン
４の薄膜部４ｂが除去され、ゲートメタル膜３が表面に
露出している状態を示す。Ｇ−Ｓ交差部、ＴＦＴ素子部
および端子部ではレジストが残存部４ｃとして残存して
いる。さらにエッチングで画素部のゲートメタル膜３を
除去すると、図２（ｅ）に示すように、画素部では画素
電極２ａが表面に露出する状態となる。洗浄によってＧ
−Ｓ交差部、ＴＦＴ素子部および端子部からもレジスト
パターン４の残存部４ｃを除去すると、図２（ｆ）に示
す状態となる。
４の薄膜部４ｂが除去され、ゲートメタル膜３が表面に
露出している状態を示す。Ｇ−Ｓ交差部、ＴＦＴ素子部
および端子部ではレジストが残存部４ｃとして残存して
いる。さらにエッチングで画素部のゲートメタル膜３を
除去すると、図２（ｅ）に示すように、画素部では画素
電極２ａが表面に露出する状態となる。洗浄によってＧ
−Ｓ交差部、ＴＦＴ素子部および端子部からもレジスト
パターン４の残存部４ｃを除去すると、図２（ｆ）に示
す状態となる。
【００２８】図３（ｇ）は、図２（ｆ）の状態のマトリ
クス基板上に、ゲート絶縁膜５、第１半導体層６および
第２半導体層７を３層連続で積層成膜した状態を示す。
これらの成膜は、プラズマＣＶＤ法やスパッタリング法
などで連続して行う。ゲート絶縁膜５は、たとえば窒化
シリコン（ＳｉＮｘ）膜などで形成する。第１半導体層
６は、アモルファス−シリコン（ａ−Ｓｉ）膜で形成す
る。第２半導体層７は、ｎ型不純物を高濃度にドープし
たｎ+−Ｓｉ膜で形成する。次に、レジストを全面に塗
布した後、２枚目のフォトマスクとして後述するような
スリットマスク等を用いて、再びハーフトーン露光を行
い、２種類の厚さのレジストパターンを形成する。
クス基板上に、ゲート絶縁膜５、第１半導体層６および
第２半導体層７を３層連続で積層成膜した状態を示す。
これらの成膜は、プラズマＣＶＤ法やスパッタリング法
などで連続して行う。ゲート絶縁膜５は、たとえば窒化
シリコン（ＳｉＮｘ）膜などで形成する。第１半導体層
６は、アモルファス−シリコン（ａ−Ｓｉ）膜で形成す
る。第２半導体層７は、ｎ型不純物を高濃度にドープし
たｎ+−Ｓｉ膜で形成する。次に、レジストを全面に塗
布した後、２枚目のフォトマスクとして後述するような
スリットマスク等を用いて、再びハーフトーン露光を行
い、２種類の厚さのレジストパターンを形成する。
【００２９】図３（ｈ）は、厚膜部８ａと薄膜部８ｂと
の２種類の厚みでレジストパターン８が形成されている
状態を示す。第１の厚みを有する厚膜部８ａはＴＦＴ素
子部を覆うように形成され、第１の厚みよりも薄い第２
の厚みを有する薄膜部８ｂはＧ−Ｓ交差部に形成され
る。この状態でエッチングを行い、レジストパターン８
で覆われていない部分のゲート絶縁膜５、第１半導体層
６および第２半導体層７を除去すると、図３（ｉ）に示
す状態が得られる。次に、アッシングによって、レジス
トパターン８の厚みを減少させ、薄膜部８ｂを消失させ
る。
の２種類の厚みでレジストパターン８が形成されている
状態を示す。第１の厚みを有する厚膜部８ａはＴＦＴ素
子部を覆うように形成され、第１の厚みよりも薄い第２
の厚みを有する薄膜部８ｂはＧ−Ｓ交差部に形成され
る。この状態でエッチングを行い、レジストパターン８
で覆われていない部分のゲート絶縁膜５、第１半導体層
６および第２半導体層７を除去すると、図３（ｉ）に示
す状態が得られる。次に、アッシングによって、レジス
トパターン８の厚みを減少させ、薄膜部８ｂを消失させ
る。
【００３０】図４（ｊ）は、Ｇ−Ｓ交差部で第２半導体
層７が表面に露出し、ＴＦＴ素子部のレジストの厚みが
減少して残存部８ｃとなっている状態を示す。この状態
から再びエッチングを行うと、図４（ｋ）に示すよう
に、Ｇ−Ｓ交差部では、第１半導体層６および第２半導
体層７が除去され、ゲートメタル膜３による配線パター
ンをゲート絶縁膜５で覆う状態となる。ＴＦＴ素子部の
残存膜８ｃを洗浄して除去すると、図４（ｌ）に示す状
態となり、次に、ＴＦＴのソース電極やドレイン電極を
形成するためのソース・ドレインメタル膜を成膜する。
層７が表面に露出し、ＴＦＴ素子部のレジストの厚みが
減少して残存部８ｃとなっている状態を示す。この状態
から再びエッチングを行うと、図４（ｋ）に示すよう
に、Ｇ−Ｓ交差部では、第１半導体層６および第２半導
体層７が除去され、ゲートメタル膜３による配線パター
ンをゲート絶縁膜５で覆う状態となる。ＴＦＴ素子部の
残存膜８ｃを洗浄して除去すると、図４（ｌ）に示す状
態となり、次に、ＴＦＴのソース電極やドレイン電極を
形成するためのソース・ドレインメタル膜を成膜する。
【００３１】図５（ｍ）は、図４（ｌ）に示す状態のマ
トリクス基板上に、ソース・ドレインメタル膜９をスパ
ッタリング法等で成膜した状態を示す。ソース・ドレイ
ンメタル膜９は、低抵抗配線材料として、クロム、アル
ミニウム、タンタル等の金属を用いて形成する。さら
に、マトリクス基板全体に、レジストを全面的に塗布
し、３枚目のフォトマスクを用いて図５（ｎ）に示すよ
うなレジストパターン１０を形成する。
トリクス基板上に、ソース・ドレインメタル膜９をスパ
ッタリング法等で成膜した状態を示す。ソース・ドレイ
ンメタル膜９は、低抵抗配線材料として、クロム、アル
ミニウム、タンタル等の金属を用いて形成する。さら
に、マトリクス基板全体に、レジストを全面的に塗布
し、３枚目のフォトマスクを用いて図５（ｎ）に示すよ
うなレジストパターン１０を形成する。
【００３２】図５（ｎ）に示すように、レジストパター
ン１０は、Ｇ−Ｓ交差部とＴＦＴ素子部とを覆い、画素
部の一部も覆っている。ただしＴＦＴ素子部には、チャ
ネル部１０ａが設けられ、ソース・ドレインメタル膜９
が部分的に露出している。また、端子部もレジストパタ
ーンで覆われる。この状態でエッチングを行うと、図５
（ｏ）に示すように、チャネル部１０ａでは、ソース・
ドレインメタル膜９がエッチングされて、ソース電極９
ａとドレイン電極９ｂとが分離される。ドレイン電極９
ｂと画素電極２ａとを接続する配線パターンも形成され
る。端子部には外部接続部９ｃが形成される。エッチン
グはソース・ドレインメタル膜９の下の第２半導体層７
から第１半導体層６の途中まで進行する。第１半導体層
６でエッチングによって厚みが調整された部分は、チャ
ネル６ａとなる。
ン１０は、Ｇ−Ｓ交差部とＴＦＴ素子部とを覆い、画素
部の一部も覆っている。ただしＴＦＴ素子部には、チャ
ネル部１０ａが設けられ、ソース・ドレインメタル膜９
が部分的に露出している。また、端子部もレジストパタ
ーンで覆われる。この状態でエッチングを行うと、図５
（ｏ）に示すように、チャネル部１０ａでは、ソース・
ドレインメタル膜９がエッチングされて、ソース電極９
ａとドレイン電極９ｂとが分離される。ドレイン電極９
ｂと画素電極２ａとを接続する配線パターンも形成され
る。端子部には外部接続部９ｃが形成される。エッチン
グはソース・ドレインメタル膜９の下の第２半導体層７
から第１半導体層６の途中まで進行する。第１半導体層
６でエッチングによって厚みが調整された部分は、チャ
ネル６ａとなる。
【００３３】図６（ｐ）は、図５（ｏ）の状態からレジ
ストパターン１０を洗浄等で除去した状態を示す。最後
に、端子部を少なくとも部分的にマスキングしてパッシ
ベーション膜１１を形成すると、図６（ｑ）に示すよう
なアクティブマトリクス基板１２が得られる。パッシベ
ーション膜１１は、窒化シリコンなどによる保護膜であ
り、スパッタリング法等によって形成する。外部接続用
の端子部は他の部分から離して形成することができるの
で、薄板に開口を設けて形成するマスクを用いても、充
分な精度でパッシベーション膜１１を形成し、端子部で
は形成しないようにすることができる。
ストパターン１０を洗浄等で除去した状態を示す。最後
に、端子部を少なくとも部分的にマスキングしてパッシ
ベーション膜１１を形成すると、図６（ｑ）に示すよう
なアクティブマトリクス基板１２が得られる。パッシベ
ーション膜１１は、窒化シリコンなどによる保護膜であ
り、スパッタリング法等によって形成する。外部接続用
の端子部は他の部分から離して形成することができるの
で、薄板に開口を設けて形成するマスクを用いても、充
分な精度でパッシベーション膜１１を形成し、端子部で
は形成しないようにすることができる。
【００３４】図７は、前述のように、図２（ｆ）、図４
（ｌ）および図６（ｐ）にそれぞれ対応するアクティブ
マトリクス基板の部分的な平面構成を示す。Ｇ−Ｓ交差
部１２ａ、ＴＦＴ素子部１２ｂ、画素部１２ｃおよび端
子部１２は、図１〜図６のＧ−Ｓ交差部、ＴＦＴ素子
部、画素部および端子部にそれぞれ対応する。Ｇ−Ｓ交
差部１２ａ、ＴＦＴ素子部１２ｂおよび画素部１２ｃ
は、ＴＦＴアクティブマトリクス回路で画素毎に形成す
る必要がある。端子部１２ｄは、ゲート信号配線やソー
ス信号配線等に対して形成すればよい。したがって、端
子部１２ｄは、マトリクス回路の周囲で他の部分から離
れた位置に配置することができる。このため、図６
（ｑ）に示すようなパッシベーション膜１１の成膜時の
マスキングに、フォトマスクを用いる必要はない。
（ｌ）および図６（ｐ）にそれぞれ対応するアクティブ
マトリクス基板の部分的な平面構成を示す。Ｇ−Ｓ交差
部１２ａ、ＴＦＴ素子部１２ｂ、画素部１２ｃおよび端
子部１２は、図１〜図６のＧ−Ｓ交差部、ＴＦＴ素子
部、画素部および端子部にそれぞれ対応する。Ｇ−Ｓ交
差部１２ａ、ＴＦＴ素子部１２ｂおよび画素部１２ｃ
は、ＴＦＴアクティブマトリクス回路で画素毎に形成す
る必要がある。端子部１２ｄは、ゲート信号配線やソー
ス信号配線等に対して形成すればよい。したがって、端
子部１２ｄは、マトリクス回路の周囲で他の部分から離
れた位置に配置することができる。このため、図６
（ｑ）に示すようなパッシベーション膜１１の成膜時の
マスキングに、フォトマスクを用いる必要はない。
【００３５】したがって、本実施形態のアクティブマト
リクス基板１２の製造では、（ｂ），（ｈ）および
（ｎ）の３つの工程でフォトマスクを使用しているの
で、合計３枚のフォトマスクでＴＦＴアレイを製造する
ことが可能となる。すなわち、図６（ｑ）に示すような
アクティブマトリクス基板１２を、従来の製造プロセス
での５枚または６枚に比べて、非常に少ないマスク枚数
である３枚のフォトマスクで製造することが可能とな
る。
リクス基板１２の製造では、（ｂ），（ｈ）および
（ｎ）の３つの工程でフォトマスクを使用しているの
で、合計３枚のフォトマスクでＴＦＴアレイを製造する
ことが可能となる。すなわち、図６（ｑ）に示すような
アクティブマトリクス基板１２を、従来の製造プロセス
での５枚または６枚に比べて、非常に少ないマスク枚数
である３枚のフォトマスクで製造することが可能とな
る。
【００３６】図８は、本実施形態で高開口率アクティブ
マトリクス基板１２を製造する際に１枚目および２枚目
のフォトマスクとして用いるハーフトーン露光が可能な
マスク１５の基本的な断面構成を示す。マスク１５は、
透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５Ｃを
備える。一般のフォトマスクでは、透過部１５Ａのよう
に光の透過量が１００％を目標に形成する部分と、遮光
部１５Ｂのように、光の透過量が０％を目標に形成する
部分とを備える。本実施形態に用いるマスク１５では、
さらに透過光量が透過部１５Ａと遮光部１５Ｂとの中間
となるメッシュ部１５Ｃを形成する。メッシュ部１５Ｃ
は、たとえば間隔が使用する光の分解能よりも小さいメ
ッシュパターンやスリットパターンで形成する。マスク
１５の透過光量の変化によって、たとえばポジ型のレジ
ストを使用すると、透過部１５Ａに対応する部分ではレ
ジスト厚みが零で、遮光部１５Ｂに対応する部分でレジ
スト厚みが最大となり、メッシュ部１５Ｃに対応する部
分では透過光量が多くなるとレジスト厚が減少するよう
なレジストパターン１６が得られる。なお、ネガ型のレ
ジストを使用するときは、透過光量が多くなるとレジス
ト厚も増加するようになる。
マトリクス基板１２を製造する際に１枚目および２枚目
のフォトマスクとして用いるハーフトーン露光が可能な
マスク１５の基本的な断面構成を示す。マスク１５は、
透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５Ｃを
備える。一般のフォトマスクでは、透過部１５Ａのよう
に光の透過量が１００％を目標に形成する部分と、遮光
部１５Ｂのように、光の透過量が０％を目標に形成する
部分とを備える。本実施形態に用いるマスク１５では、
さらに透過光量が透過部１５Ａと遮光部１５Ｂとの中間
となるメッシュ部１５Ｃを形成する。メッシュ部１５Ｃ
は、たとえば間隔が使用する光の分解能よりも小さいメ
ッシュパターンやスリットパターンで形成する。マスク
１５の透過光量の変化によって、たとえばポジ型のレジ
ストを使用すると、透過部１５Ａに対応する部分ではレ
ジスト厚みが零で、遮光部１５Ｂに対応する部分でレジ
スト厚みが最大となり、メッシュ部１５Ｃに対応する部
分では透過光量が多くなるとレジスト厚が減少するよう
なレジストパターン１６が得られる。なお、ネガ型のレ
ジストを使用するときは、透過光量が多くなるとレジス
ト厚も増加するようになる。
【００３７】本実施の形態のアクティブマトリクス基板
１２の製造では、図８に示すようなレジストパターン１
６を用いて、図１（ｃ）に示すように、レジストパター
ン４の厚さを２段階に変えて硬化させる２段階のパター
ニングを行っている。このような画素電極の形成の考え
方は、単純マトリクス型液晶表示装置用のマトリクス基
板の形成にも適用することができる。
１２の製造では、図８に示すようなレジストパターン１
６を用いて、図１（ｃ）に示すように、レジストパター
ン４の厚さを２段階に変えて硬化させる２段階のパター
ニングを行っている。このような画素電極の形成の考え
方は、単純マトリクス型液晶表示装置用のマトリクス基
板の形成にも適用することができる。
【００３８】図９は、図１０および図１１で示した５枚
のフォトマスクを利用する先行技術によるアクティブマ
トリクス基板製造工程と、３枚のフォトマスクを利用す
る本発明のアクティブマトリクス基板１２の製造工程と
で、フォトマスクの使用状態を対比して示す。本実施形
態では、１枚目のゲートメタル膜パターニングの際に、
ハーフトーン露光可能なフォトマスクを使用し、透明導
電膜２およびゲートメタル膜３の積層状態から、厚みを
変えることによって画素電極２ａの形成と、ゲート電極
３ａ等の形成とを行っている。先行技術では、透明導電
膜のパターニングにフォトマスクを使用し、画素電極を
形成した後、ゲート電極等は電解メッキによって形成す
る。
のフォトマスクを利用する先行技術によるアクティブマ
トリクス基板製造工程と、３枚のフォトマスクを利用す
る本発明のアクティブマトリクス基板１２の製造工程と
で、フォトマスクの使用状態を対比して示す。本実施形
態では、１枚目のゲートメタル膜パターニングの際に、
ハーフトーン露光可能なフォトマスクを使用し、透明導
電膜２およびゲートメタル膜３の積層状態から、厚みを
変えることによって画素電極２ａの形成と、ゲート電極
３ａ等の形成とを行っている。先行技術では、透明導電
膜のパターニングにフォトマスクを使用し、画素電極を
形成した後、ゲート電極等は電解メッキによって形成す
る。
【００３９】本実施形態の２枚目のフォトマスクは、先
行技術では２枚目のＴＦＴ素子部分の島状のパターニン
グと３枚目の画素電極へのコンタクトホール加工に相当
する機能を有する。本実施形態では、１枚目のフォトマ
スクで画素電極２ａを形成し、かつ表面からはゲートメ
タル膜３を除去してあるので、画素電極露出を容易に行
うことができる。
行技術では２枚目のＴＦＴ素子部分の島状のパターニン
グと３枚目の画素電極へのコンタクトホール加工に相当
する機能を有する。本実施形態では、１枚目のフォトマ
スクで画素電極２ａを形成し、かつ表面からはゲートメ
タル膜３を除去してあるので、画素電極露出を容易に行
うことができる。
【００４０】本実施形態の３枚目のフォトマスクは、
「Ｓ／Ｄ分離」と略称して記載するソース・ドレイン分
離と、チャネルエッチングとに使用する。先行技術で
は、４枚目のフォトマスクでＳ／Ｄ分離とチャネルエッ
チングとを行う。先行技術では、５枚目のフォトマスク
を使用して、外部接続のための取出し電極露出を行うけ
れども、本実施形態ではフォトマスクを使わないで端子
部のマスキングを行うことができる。
「Ｓ／Ｄ分離」と略称して記載するソース・ドレイン分
離と、チャネルエッチングとに使用する。先行技術で
は、４枚目のフォトマスクでＳ／Ｄ分離とチャネルエッ
チングとを行う。先行技術では、５枚目のフォトマスク
を使用して、外部接続のための取出し電極露出を行うけ
れども、本実施形態ではフォトマスクを使わないで端子
部のマスキングを行うことができる。
【００４１】
【発明の効果】以上のように本発明によれば、電気絶性
基板上への透明導電膜および電極配線用金属膜の形成、
およびフォトレジスト層の形成を順次行った後、ハーフ
トーン露光を利用することによって、１枚のフォトマス
クの使用で、画素電極と、マトリクス回路を構成する電
極や配線を形成することができる。画素電極とマトリク
ス回路を構成する電極や配線とを、それぞれ別のフォト
マスクを使用して形成する方法よりも、フォトマスクの
使用数を削減することができる。フォトプロセス工程が
削減されるので、液晶用マトリクス基板の製造プロセス
を短縮し、設備投資の削減、製造コストの低減、および
製造歩留りの向上を実現することができる。さらに、透
明導電膜上に形成する電極配線用金属膜は、電解メッキ
によらずに形成することができるので、厚みが均一で良
好な密着性を有するように、形成することができる。
基板上への透明導電膜および電極配線用金属膜の形成、
およびフォトレジスト層の形成を順次行った後、ハーフ
トーン露光を利用することによって、１枚のフォトマス
クの使用で、画素電極と、マトリクス回路を構成する電
極や配線を形成することができる。画素電極とマトリク
ス回路を構成する電極や配線とを、それぞれ別のフォト
マスクを使用して形成する方法よりも、フォトマスクの
使用数を削減することができる。フォトプロセス工程が
削減されるので、液晶用マトリクス基板の製造プロセス
を短縮し、設備投資の削減、製造コストの低減、および
製造歩留りの向上を実現することができる。さらに、透
明導電膜上に形成する電極配線用金属膜は、電解メッキ
によらずに形成することができるので、厚みが均一で良
好な密着性を有するように、形成することができる。
【００４２】また本発明によれば、複数の薄膜トランジ
スタを含むＴＦＴアクティブマトリクス回路を形成する
際に、画素電極等をマトリクス回路の電極や配線ととも
に形成する際に１枚、薄膜トランジスタ形成のための島
状エッチング工程および素子エッチング工程で１枚、薄
膜トランジスタでソース電極とドレイン電極とを分離
し、チャネルエッチングを行う分離エッチング工程で１
枚のフォトマスクを使用する。ハーフトーン露光を利用
し、画素電極等の形成と、島状エッチング工程および素
子エッチング工程とを、それぞれ１枚のフォトマスクを
用いて行うことができる。したがって、フォトマスクを
全部で３枚使用するだけで、ＴＦＴアクティブマトリク
ス基板を製造することができ、製造プロセス短縮、設備
投資削減、製造コスト低減、および製造歩留り向上を図
ることができる。
スタを含むＴＦＴアクティブマトリクス回路を形成する
際に、画素電極等をマトリクス回路の電極や配線ととも
に形成する際に１枚、薄膜トランジスタ形成のための島
状エッチング工程および素子エッチング工程で１枚、薄
膜トランジスタでソース電極とドレイン電極とを分離
し、チャネルエッチングを行う分離エッチング工程で１
枚のフォトマスクを使用する。ハーフトーン露光を利用
し、画素電極等の形成と、島状エッチング工程および素
子エッチング工程とを、それぞれ１枚のフォトマスクを
用いて行うことができる。したがって、フォトマスクを
全部で３枚使用するだけで、ＴＦＴアクティブマトリク
ス基板を製造することができ、製造プロセス短縮、設備
投資削減、製造コスト低減、および製造歩留り向上を図
ることができる。
【００４３】また本発明によれば、マトリクス回路の周
囲に形成する外部接続用の端子部には、パッシベーショ
ン膜の成膜時に部分的なマスキングで導電性を有する部
分を残すことができる。端子部はマトリクス回路の周囲
に形成されるので、簡単なマスクを用いて容易に成膜す
ることができる。
囲に形成する外部接続用の端子部には、パッシベーショ
ン膜の成膜時に部分的なマスキングで導電性を有する部
分を残すことができる。端子部はマトリクス回路の周囲
に形成されるので、簡単なマスクを用いて容易に成膜す
ることができる。
【図１】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図２】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図３】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図４】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図５】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図６】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した断面図である。
リクス基板の製造過程を示す簡略化した断面図である。
【図７】本発明の実施の一形態としてのアクティブマト
リクス基板の製造過程を示す簡略化した平面図である。
リクス基板の製造過程を示す簡略化した平面図である。
【図８】本発明の実施の一形態で用いるハーフトーン露
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
光用のマスク１５の簡略化した断面形状と、対応する透
過光量および生成されるレジストパターン形状を示す図
である。
【図９】本発明の実施一形態によるアクティブマトリク
ス基板の製造工程でのフォトマスクの使用状態を、先行
技術によるアクティブマトリクス基板の製造工程でのフ
ォトマスクの使用状態と対比して示す図である。
ス基板の製造工程でのフォトマスクの使用状態を、先行
技術によるアクティブマトリクス基板の製造工程でのフ
ォトマスクの使用状態と対比して示す図である。
【図１０】先行技術によるアクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
【図１１】先行技術によるアクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
１ ガラス基板 ２ 透明導電膜 ２ａ 画素電極 ３ ゲートメタル膜 ３ａ ゲート電極 ４，８，１０ レジストパターン ４ａ，８ａ 厚膜部 ４ｂ，８ｂ 薄膜部 ４ｃ，８ｃ 残存部 ５ ゲート絶縁膜 ６ 第１半導体層 ６ａ チャネル ７ 第２半導体層 ９ ソース・ドレインメタル膜 ９ａ 外部接続部 １０ａ チャネル部 １１ パッシベーション膜 １２ アクティブマトリクス基板 １２ａ Ｇ−Ｓ交差部 １２ｂ ＴＦＴ素子部 １２ｃ 画素部 １２ｄ 端子部 １５ マスク １５Ａ 透過部 １５Ｂ 遮光部 １５Ｃ メッシュ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｄ 21/336 (72)発明者 吉良 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 HA04 JA26 JB57 KA05 KA18 MA05 MA08 MA14 MA15 MA16 MA17 MA27 NA18 NA27 2H095 BB02 BB32 BB33 BB36 BC09 2H097 BA06 BB01 JA02 JA03 LA12 5C094 AA10 AA43 AA44 BA03 BA43 CA19 DA13 EA03 EA04 EA05 EA07 GB01 5F110 AA16 BB02 CC07 DD02 EE03 EE04 EE07 EE14 EE44 FF03 FF28 FF30 GG02 GG15 GG43 GG45 HK09 HK16 HK21 HK33 HK35 QQ02 QQ08 QQ30
Claims (3)
- 【請求項１】 複数の液晶セルを形成するためのマトリ
クス回路が電気絶縁性基板上に形成される液晶用マトリ
クス基板の製造方法において、 電気絶縁性基板上に、透明導電膜と電極配線用金属膜と
を順次的に形成し、 該電極配線用金属膜上に、フォトレジストを塗布し、 該フォトレジストを、第１の厚みを有して、該電極配線
用金属膜を予め定める電極形状および配線形状にパター
ニングするための厚膜部と、第１の厚みよりも薄い第２
の厚みを有して、該透明導電膜を予め定める画素電極形
状にパターニングするための薄膜部とを形成するよう
に、露光量を調整してハーフトーン露光し、 該厚膜部および該薄膜部が残るように該フォトレジスト
を除去してレジストパターンを形成し、 該レジストパターンで覆われていない電極配線用金属膜
および該透明導電膜をエッチングによって除去して、該
電極形状および該配線形状を形成し、 該レジストパターンのうちの薄膜部を除去し、該薄膜部
によって覆われていた電極配線用金属膜をエッチングに
よって除去して、残存する透明電極膜で画素電極を形成
し、 残存するレジストパターンを除去して、該レジストパタ
ーンで覆われていた電極形状および配線形状を露出さ
せ、 該画素電極と、該電極形状および該配線形状とを用いて
マトリクス回路を形成することを特徴とする液晶用マト
リクス回路の製造方法。 - 【請求項２】 前記マトリクス回路は、複数の薄膜トラ
ンジスタを含むＴＦＴアクティブマトリクス回路であ
り、 該ＴＦＴアクティブマトリクス回路の製造工程は、 前記画素電極と、前記電極形状および配線形状とを形成
した状態で、ゲート絶縁膜、チャネル領域となる第１の
半導体層、オーミックコンタクト層となる第２の半導体
層、ソース電極およびドレイン電極となる金属層を順次
積層する積層工程と、 金属層上をフォトレジストで覆い、露光量を調整したハ
ーフトーン露光によって、薄膜トランジスタを形成する
部分で厚く、ゲート配線およびソース配線の交差部で薄
くなるように、フォトレジストの厚みを調整して、ゲー
ト絶縁膜、第１の半導体層および第２の半導体層を除去
する島状エッチング工程と、 残存するフォトレジストの厚みを減少させ、薄膜トラン
ジスタを形成する部分には該フォトレジストを残存させ
ながら、ゲート配線およびソース配線の交差部では消失
させて、ゲート配線およびソース配線の交差部では第１
の半導体層および第２の半導体層を除去しする素子エッ
チング工程と、 ソース電極およびドレイン電極のパターニングによる分
離と、およびチャネルエッチングとを行う分離エッチン
グ工程と、 分離エッチング工程後に、パッシベーション膜を成膜し
て覆うパッシベーション工程とを含むことを特徴とする
請求項１記載の液晶用マトリクス基板の製造方法。 - 【請求項３】 前記マトリクス回路の周囲に外部接続用
の端子部を形成し、 前記パッシベーション膜の成膜は、該端子部を部分的に
マスキングして行うことを特徴とする請求項２記載の液
晶用マトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302435A JP2002107762A (ja) | 2000-10-02 | 2000-10-02 | 液晶用マトリクス基板の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302435A JP2002107762A (ja) | 2000-10-02 | 2000-10-02 | 液晶用マトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002107762A true JP2002107762A (ja) | 2002-04-10 |
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ID=18783787
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000302435A Pending JP2002107762A (ja) | 2000-10-02 | 2000-10-02 | 液晶用マトリクス基板の製造方法 |
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|---|---|
| JP (1) | JP2002107762A (ja) |
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- 2000-10-02 JP JP2000302435A patent/JP2002107762A/ja active Pending
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