JP2009122656A - 半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】基板上に透明導電層と金属層の積層からなる第一の導電層を形成し、第一の導電層からなるゲート電極と透明導電層の単層からなる画素電極を形成する第一の多階調マスクを用いる工程と、ゲート絶縁膜とI型半導体層とn+型半導体層を形成後に画素電極へのコンタクトホール及びI型半導体層とn+型半導体層のアイランドを形成する第二の多階調マスクを用いる工程と、第二の導電層を形成後にソース電極及びドレイン電極を形成する第三のフォトマスクを用いる工程と、保護膜を成膜後に開口領域を形成する第四のフォトマスクを用いる工程を含む。なお、この第四のフォトマスクを用いる工程は裏面露光技術及びリフロー技術を用いることでマスクレスにすることが可能である。
【選択図】図5
Description
このアモルファスシリコンTFTは、特許文献1のように従来5枚のフォトマスクを用い、公知のフォトリソグラフィ工程によってガラス基板上に形成される。
チャネル部の表面が露出していると、基板及び雰囲気中の周辺環境に起因する不純物、例えばボロン,燐等がチャネル部に侵入する。これらはドナーになりうるので、TFTのオフリーク電流が大きくなり、TFTのしきい値電圧が変化する悪影響が予想されるが、TFTを絶縁膜によって完全に覆うことで、このことは抑制できる。また、保護膜は、ボトムゲート型であればソース電極及びドレイン電極の酸化防止の機能を果たし、トップゲート型であればゲート電極の酸化防止の機能を果たすことになる。
(実施の形態1)
図11は実施の形態1に係る液晶表示装置のTFT基板平面図である。走査線1101と信号線1102で区切られた領域が一つの画素となり、画素において、画素電極が形成される領域を画素領域という。画素左下部には画素のスイッチング素子であるTFT1103がある。TFTのオン/オフ信号は走査線1101から入力され、画像信号は信号線1102から入力される。TFT1103と画素電極105はコンタクトホール113aを介して電気的に接続しており、信号線から入力される画像信号はTFTがオンであればTFTを介して画素電極に伝達される。画素右上部には保持容量1104が形成される。保持容量1104は画素電極105に入力された画像信号を次の信号が入力されるまで保持する役割を有する。図11において点線A―Bで示した箇所が、図1乃至6の画素部TFTの断面図に相当する。基板100は基板端部においてFPC(フレキシブル・プリント・サーキット)と電気的に接続する端子接続部1105を有する。点線C―Dで示した箇所が、図1乃至6の端子接続部の断面図に相当する。
以上が第二の多階調マスク202によるフォトリソグラフィ工程となる。
なお、第二の導電層116の材料は金属層102と同様な主として電極または配線となるものでアルミニウムなどの低抵抗金属材料が好ましく、1層目をモリブデン(Mo)、2層目をアルミニウム(Al)、3層目をモリブデン(Mo)の積層、若しくは、1層目をチタン(Ti)、2層目をアルミニウム(Al)、3層目をチタン(Ti)の積層、さらに若しくは、1層目をモリブデン(Mo)、2層目にネオジム(Nd)を微量に含むアルミニウム(Al)、3層目をモリブデン(Mo)の積層などのように、高融点金属をバリア層として使用し、アルミニウムを挟んだ積層構造としても良い。
(実施の形態2)
なお、本実施の形態においては、実施の形態1と同一の材料を用いることができる。
(実施の形態3)
なお、本実施の形態においては、実施の形態1と同一の材料を用いることができる。
(実施の形態4)
(実施の形態5)
101 透明導電層
102 金属層
103、104 フォトレジスト
105 画素電極
106 コンタクトホール
107 ゲート電極
108 保持容量部の下部電極
109 ゲート絶縁膜
110 I型半導体層
110a 微結晶半導体層
110b 非晶質半導体層
111 n+型半導体層
112、114 フォトレジスト
113a、113b コンタクトホール
115 アイランド
116 第二の導電層
117 フォトレジスト
118 ソース電極
119 ドレイン電極
120 保持容量部の上部電極
121 ソース領域
122 ドレイン領域
123 保護絶縁膜
124 フォトレジスト
125 開口領域
126 FPCとのコンタクトホール
127、128 外部端子への配線
201 第一の多階調マスク
202 第二の多階調マスク
201a、202a 遮光部
201b、202b 半透過部
500 対向基板
501 ブラックマトリクス
502 カラーフィルター
503 平坦化膜
504 対向電極
505 スペーサー
506 シール材
507 導電性粒子
508 樹脂接着剤
509 FPC
601、602 フォトレジスト
603 開口領域
800 画素TFT部
801 保持容量部
802 端子接続部
803 基板
804 透明導電層
805、806、807 金属層
808 n+型半導体層
809、810 フォトレジスト
811 画素電極
812 I型半導体層
813、816、817 フォトレジスト
814 ゲート絶縁膜
815 導電層
818 保護絶縁膜
819 ゲート電極
1101、1201 走査線
1102、1202 信号線
1103、1203 TFT
1104、1204 保持容量
1105、1205 端子接続部
Claims (5)
- 絶縁基板上に透明導電層及び金属層の積層からなる第一の導電層を形成し、
第一の多階調マスクを用いて、第一のレジストを形成し、
前記第一のレジストを用いて、前記透明導電層及び前記金属層をエッチングしてゲート電極、及び画素電極となる画素領域を形成し、
前記ゲート電極上に前記第一のレジストの一部を残存させるように前記第一のレジストをアッシングし、
残存させた前記第一のレジストを用いて、前記画素領域上の前記金属層をエッチングして、前記透明導電層を用いて画素電極を形成し、
前記絶縁基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体層を形成し、
前記半導体層上に一導電性を付与する不純物元素を含む半導体層を形成し、
第二の多階調マスクを用いて、第二のレジストを形成し、
前記第二のレジストを用いて、前記画素電極上の前記ゲート絶縁膜、前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層をエッチングしてコンタクトホールを形成し、前記ゲート電極上にレジストの一部を残存させるように第二のレジストをアッシングし、
残存させた前記第二のレジストを用いて、前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層をエッチングして、前記ゲート電極と重なる島状の前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層を形成し、
前記絶縁基板上に第二の導電層を形成し、
第三のマスクを用いて、第三のレジストを形成し、
前記第三のレジストを用いて、前記第二の導電層をエッチングして、ソース電極及びドレイン電極を形成し、さらに島状の前記一導電性を付与する不純物元素を含む半導体層をエッチングしてソース領域及びドレイン領域を形成し、
前記絶縁基板上に保護膜を形成し、
第四のマスクを用いて、第四のレジストを形成し、
前記第四のレジストを用いて、前記画素電極上の前記ゲート絶縁膜及び前記保護膜をエッチングすることを特徴とする半導体装置の作製方法。 - 絶縁基板上に透明導電層及び金属層の積層からなる第一の導電層を形成し、
第一の多階調マスクを用いて、第一のレジストを形成し、
前記第一のレジストを用いて、前記透明導電層及び前記金属層をエッチングしてゲート電極、及び画素電極となる画素領域を形成し、前記ゲート電極上にレジストの一部を残存させるように前記第一のレジストをアッシングし、
残存させた前記第一のレジストを用いて、前記画素領域上の前記金属層をエッチングして、前記透明導電層からなる前記画素電極を形成し、
前記絶縁基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体層を形成し、
前記半導体層上に一導電性を付与する不純物元素を含む半導体層を形成し、
第二の多階調マスクを用いて、第二のレジストを形成し、
前記第二のレジストを用いて、前記画素電極上の前記ゲート絶縁膜、前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層をエッチングしてコンタクトホールを形成し、前記ゲート電極上にレジストの一部を残存させるように第二のレジストをアッシングし、
残存させた前記第二のレジストを用いて、前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層をエッチングして、前記ゲート電極と重なる島状の前記半導体層及び前記一導電性を付与する不純物元素を含む半導体層を形成し、
前記絶縁基板上に第二の導電層を形成し、
第三のマスクを用いて、第三のレジストを形成し、
前記第三のレジストを用いて、前記第二の導電層をエッチングして、ソース電極及びドレイン電極を形成し、さらに前記一導電性を付与する不純物元素を含む半導体層をエッチングしてソース領域及びドレイン領域を形成し、
前記絶縁基板上に保護膜を形成し、
裏面露光法によって、前記ゲート電極、前記ソース電極及び前記ドレイン電極上に第四のレジストを形成し、前記第四のレジストをリフロー処理することによって、前記第四のレジストを前記ソース電極及び前記ドレイン電極の端部を覆うように形状変化させ、
前記画素電極上の前記ゲート絶縁膜及び前記保護膜をエッチングすることを特徴とする半導体装置の作製方法。 - 請求項1又は請求項2において、画素電極と接続する保持容量を有し、
前記容量の上部電極は前記ソース電極及びドレイン電極と同一の材料で、
前記容量の下部電極は前記ゲート電極と同一材料であることを特徴とする半導体装置の作製方法。 - 絶縁基板上に透明導電層及び金属層の積層からなる第一の導電層を形成し、
第一の多階調マスクを用いて、第一のレジストを形成し、
第一のレジストを用いて、前記透明導電層及び前記金属層をエッチングしてソース電極、ドレイン電極、及び画素電極となる画素領域を形成し、
前記ソース電極及びドレイン電極上にマスクの一部を残存させるように前記第一のレジストをアッシングし、
残存させた前記第一のレジストを用いて、前記画素領域上の前記金属層をエッチングして、前記透明導電層からなる画素電極を形成し、
前記絶縁基板上に一導電性を付与する不純物元素を含む半導体層を形成し、
裏面露光法によって、前記ソース電極及びドレイン電極上に第二のレジストを形成し、前記第二のレジストをリフロー処理することによって、前記第二のレジストを前記ソース電極及び前記ドレイン電極の端部を覆うように形状変化させ、
前記第二のレジストを用いて、前記一導電性を付与する不純物元素を含む半導体層をエッチングし、
前記絶縁基板上に半導体層を形成し、
第二のマスクを用いて、第三のレジストを形成し、
前記第三のレジストを用いて、前記一導電性を付与する不純物元素を含む半導体層及び前記半導体層を前記ソース電極と前記ドレイン電極の間及び前記ソース電極と前記ドレイン電極上に存在するように、エッチングし、
前記絶縁基板上にゲート絶縁膜及び導電膜を形成し、
第三の多階調マスクを用いて、第四のレジストを形成し、
前記第四のレジストを用いて、前記ゲート絶縁膜及び前記導電膜をエッチングして、島状の導電膜を形成し、前記半導体層上にレジストの一部を残存させるように前記第四のレジストをアッシングし、
残存させた前記第四のレジストを用いて、前記島状の導電膜をエッチングして、ゲート電極を形成し、
前記絶縁基板上に保護膜を形成し、
裏面露光法によって、前記ゲート電極、前記ソース電極及びドレイン電極上に、第五のレジストを形成し、前記五のレジストをリフロー処理することによって、前記第五のレジストを前記ゲート絶縁膜を覆うように形状変化させ、
前記第五のレジストを用いて、前記画素電極上の前記保護膜をエッチングすることを特徴とする半導体装置の作製方法。 - 請求項4において、画素電極と接続する保持容量を有し、
前記容量の上部電極は前記ゲート電極と同一の材料で、
前記容量の下部電極は前記ソース電極及びドレイン電極と同一材料であることを特徴とする半導体装置の作製方法。
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