CN101419945B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN101419945B
CN101419945B CN200810175032XA CN200810175032A CN101419945B CN 101419945 B CN101419945 B CN 101419945B CN 200810175032X A CN200810175032X A CN 200810175032XA CN 200810175032 A CN200810175032 A CN 200810175032A CN 101419945 B CN101419945 B CN 101419945B
Authority
CN
China
Prior art keywords
resist
electrode
semiconductor layer
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810175032XA
Other languages
English (en)
Other versions
CN101419945A (zh
Inventor
藤川最史
细谷邦雄
千叶阳子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101419945A publication Critical patent/CN101419945A/zh
Application granted granted Critical
Publication of CN101419945B publication Critical patent/CN101419945B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明的制造方法包括如下工序：在衬底上形成由透明导电层和金属层的叠层构成的第一导电层，并且使用第一多级灰度掩模来形成由第一导电层构成的栅电极和由单层的透明导电层构成的像素电极；在形成栅极绝缘膜和I型半导体层和n+型半导体层之后使用第二多级灰度掩模形成像素电极中的接触孔及I型半导体层和n+型半导体层的岛；在形成第二导电层之后使用第三光掩模形成源电极及漏电极；在形成保护膜之后使用第四光掩模来形成开口区域。注意，该使用第四光掩模的工序可以通过使用背面曝光技术及回流技术而省略掩模。

Description

半导体装置的制造方法
技术领域
本发明涉及具有由利用半导体膜的薄膜晶体管构成的电路的半导体装置及其制造方法。另外，本发明涉及显示装置及其制造方法。
背景技术
已广泛普及的显示装置的大部分如电视机、个人计算机的显示器、以及便携式电话机等使用将利用非晶硅的薄膜晶体管(下面，也称为非晶硅TFT)用作开关元件的液晶显示装置。如专利文献1所示那样，该非晶硅TFT通常利用五个光掩模并通过已知的光刻工序形成在玻璃衬底上。
在此说明的五个光掩模是如下光掩模，即用于形成栅电极的第一光掩模；用于分离半导体层的第二光掩模；用于形成源电极及漏电极的第三光掩模；用于对保护绝缘膜设置开口的第四光掩模；用于形成像素电极的第五光掩模。
[专利文献1]日本专利申请公开2001-53283
使用光掩模的光刻工序包括：涂敷光致抗蚀剂；预烤(prebaking)；使用光掩模的曝光工序；显影工序；冲洗工序；后烤(postbaking)；蚀刻工序；抗蚀剂剥离工序等。除了上述工序之外，还包括清洗工序和检验工序等多个工序。如此，因为需要多个工序，所以一个光刻工序需要很大的成本和时间。
另外伴随液晶显示器的高精细化及宽视角化，有像素结构越来越小并且构成像素的图案越来越精细的趋势。因此要求更高度的精密性。尤其是，由光刻掩模形成的图案越精细，与其他光掩模的位置偏离就越会影响到成品率。
发明内容
为了解决上述问题，本发明提供可以减少掩模个数的半导体装置及其制造方法。
本发明涉及一种将现有的五个光刻掩模工序的工序个数减少到总共使用四个或三个光刻掩模和背面曝光技术而制造的半导体装置及其制造方法。
本发明的特征在于，作为第一导电层应用透明导电层及金属层的叠层，其特征还在于通过利用第一多级灰度掩模，将第一导电层用作栅电极或像素电极。
另外，本发明的特征还在于通过利用第二多级灰度掩模形成接触孔及加工半导体层。
再者，本发明的特征还在于通过利用背面曝光法及回流技术来减少一个光掩模。注意，本发明不但可以应用于半导体装置及其制造方法，而且还可以应用于EL显示装置的制造方法。
通过本发明可以实现下面说明的效果。
通过与现有的利用五个光掩模的制造方法相比减少掩模个数，来减少光掩模的位置对准的次数，而可以抑制因与其它光掩模的位置偏离而导致的成品率的降低。
另外，通过减少光掩模个数，可以省略光刻工序的一部分。因此可以缩减其工序所需要的成本并提高生产率。
再者，通过删去光刻工序的一部分，可以防止该工序中有可能发生的污染(例如微粒)。因此可以提高成品率和可靠性。
本发明的目的在于在半导体装置制造工序中可以减少光掩模的个数，即，通过本发明的工序制造半导体装置，可以缩减现有工序所需要的时间及成本。制造现有的非晶硅TFT一般需要五个光掩模，但是本发明可以利用三个光掩模或四个光掩模来制造TFT，因此可以缩减制造时间及制造成本。
另外，通过使用绝缘膜完全覆盖TFT，可以提高元件的可靠性。当沟道部分的表面露出时，起因于衬底及周围环境气氛中的杂质，如硼、磷等侵入沟道部分。因为这些杂质有可能成为受体(donor)而有使TFT的漏电流变大，因此使TFT的阈值电压发生变化的不良影响，但是通过使用绝缘膜完全覆盖TFT，可以抑制上述情况。另外，保护膜当为底栅型时发挥防止源电极及漏电极的氧化的功能。保护膜当为顶栅型时发挥防止栅电极的氧化的功能。
再者，与现有的像素电极形成在叠层最上面的结构相比，在本发明中像素电极位于保护绝缘膜及栅极绝缘膜下面，并且其开口区域位于底面。因此，栅极绝缘膜及保护绝缘膜作为隔离墙而发挥作用，而减少相邻的像素电极之间的电场相互作用。就是说，有助于抑制串扰。而且，在现有的像素电极和信号线之间仅形成保护膜作为层间膜。但是，在本发明中还设置有栅极绝缘膜，因此可以减少在信号线和像素电极之间的寄生电容。
附图说明
图1A至1C是说明根据实施方式1的TFT衬底的制造方法的截面图；
图2A至2D是说明根据实施方式1的TFT衬底的制造方法的截面图；
图3A至3C是说明根据实施方式1的TFT衬底的制造方法的截面图；
图4A至4C是说明根据实施方式1的TFT衬底的制造方法的截面图；
图5A和5B是说明根据实施方式1的液晶面板的截面图；
图6A至6C是说明根据实施方式2的TFT衬底的制造方法的截面图；
图7A和7B是在回流处理中的光致抗蚀剂的形状变化的平面图；
图8A至8C是说明根据实施方式3的TFT衬底的制造方法的截面图；
图9A至9C是说明根据实施方式3的TFT衬底的制造方法的截面图；
图10是说明根据实施方式4的液晶面板的截面图；
图11是示出根据实施方式1的TFT衬底的平面图；
图12是示出根据实施方式3的TFT衬底的平面图；
图13A至13D是示出根据实施方式5的电子设备的实例的图。图14是示出根据实施方式5的电子设备的实例的图。
本发明的选择图为图5A。
具体实施方式
下面，关于本发明的实施方式给予详细说明。但是，本发明可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是，其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。
实施方式1
作为显示方式的一个方式，使用液晶显示装置进行说明。图11是根据实施方式1的液晶显示装置的TFT衬底的平面图。由扫描线1101和信号线1102分区的区域成为一个像素，在像素中，形成像素电极的区域称为像素区域。位于像素的左下部的是作为像素的开关元件的TFT1103。从扫描线1101接受TFT的导通/截止信号，并且从信号线1102接受图像信号。TFT1103和像素电极105通过接触孔113a电连接，当TFT处于导通状态时来自信号线的图像信号通过TFT传送到像素电极。在像素右上部形成有保持电容1104。保持电容1104具有将输入到像素电极105的图像信号保持到直到下一个信号输入进来之前的功能。在图11中，以虚线A-B表示的部分相当于图1A至6C的像素部TFT的截面图。衬底100在衬底端部中具有与FPC(柔性印刷电路)电连接的端子连接部1105。以虚线C-D表示的部分相当于图1A至6C的端子连接部的截面图。
在图1A至4C中表示应用本发明的四个光掩模工序的反交错TFT。
在图1A中，在例如玻璃等绝缘衬底100上通过溅射法层叠形成由透明导电层101和金属层102构成的第一导电层。该工序可以连续地进行，也可以通过使用多室装置进行连续溅射。
此外，因为在本发明的结构中透明导电层101形成在金属层102的下层，所以可以使用市场上出售的ITO玻璃通过溅射法仅形成金属层102。
作为透明导电层101的材料使用ITO(氧化铟锡)。该透明导电层101的一部分之后成为像素电极。另外，作为金属层102，优选使用主要成为电极或布线如铝等的低电阻金属材料。另外，也可以采用以难熔金属为阻挡层并中间夹有铝的叠层结构，如：第一层为钼(Mo)，第二层为铝(Al)，第三层为钼(Mo)的叠层；或第一层为钛(Ti)，第二层为铝(Al)，第三层为钛(Ti)的叠层；或第一层为钼(Mo)，第二层为含有微量钕(Nd)的铝，第三层为钼(Mo)的叠层。如此，通过采用叠层结构作为金属层102，可以抑制发生铝的小丘。
注意，虽然未图示，在衬底100和透明导电层101之间作为基底膜可以形成氧化硅膜、氮化硅膜、以及氧氮化硅膜等。通过形成基底膜，可以抑制可动离子或杂质等从玻璃衬底扩散到元件，而对防止元件的特性退化有效。
在图1B中，形成光致抗蚀剂103。在此光致抗蚀剂103形成在第一导电层上，并且使用第一多级灰度掩模201曝光而被显影。
通常光掩模在透过光的衬底上由金属形成图案。因此，由该金属构成的图案成为遮光部分。此外，没有形成由金属构成的图案的部分成为透过部分。另一方面，通常的光掩模仅具有透过部分和遮光部分，但是多级灰度掩模除了上述透过部分和遮光部分之外，还形成有中间透过部分。该中间透过部分的形成方法大致分为半色调曝光技术和灰度色调曝光技术。
灰度色调曝光技术在透过部分形成分辨率以下的槽缝，通过利用该槽缝遮蔽光的一部分，实现中间透过。另一方面，半色调曝光技术可以通过在中间透过部分形成中间透过膜而实现。通过使用这种多级灰度掩模，被曝光的光致抗蚀剂分别形成有曝光部分、半曝光部分、未曝光部分。当对半曝光部分的光致抗蚀剂进行显影时，其厚度介于曝光部分和未曝光部分的光致抗蚀剂之间。
注意，光致抗蚀剂有正型和负型。在使用正型光致抗蚀剂的情况下，当显影时曝光部分的光致抗蚀剂被去除，而残留未曝光部分的光致抗蚀剂。与此相反，在使用负型光致抗蚀剂的情况下，残留曝光部分的光致抗蚀剂而去除未曝光部分的光致抗蚀剂。从分辨率的观点来看，优选采用正型，但是即使采用负型也可以形成图案。在本发明的实施方式中，对采用正型光致抗蚀剂的情况进行说明。
第一多级灰度掩模201具有遮光部分201a和半透过部分201b，被显影的光致抗蚀剂103具有两种厚度。将残留第一导电层的部分设计为像光致抗蚀剂103a那样厚。另一方面，将使用单层的透明导电层101的部分设计为像光致抗蚀剂103b那样薄。在此，在之后成为栅电极、保持电容的下部电极、端子连接部的布线的部分形成较厚的光致抗蚀剂103a，在之后成为像素电极及端子连接部的接触孔的部分形成较薄的光致抗蚀剂103b。
将该光致抗蚀剂103a及103b用作为抗蚀剂掩模，对第一导电层进行蚀刻。在蚀刻方法中有在气相中进行的干蚀刻法和在液相中进行的湿蚀刻法，在此情况下使用任一种蚀刻法都可以。
接着对光致抗蚀剂103进行灰化(ashing)处理。就是说，如图1C那样，其厚度形成为厚的光致抗蚀剂103a在覆盖上述残留的第一导电层的部分的情况下从表面被灰化，而作为光致抗蚀剂104残留。另一方面，通过该处理完全去除其厚度形成为薄的光致抗蚀剂103b，而使在该光致抗蚀剂103b下面的金属层102露出。如此，通过利用使用多级灰度掩模形成的光致抗蚀剂103，可以形成光致抗蚀剂104，而不使用追加的光掩模。
在图2A中，将光致抗蚀剂104作为抗蚀剂掩模进行蚀刻，而去除露出了的金属层102。其结果，在像素部中形成由单层的透明导电层101构成的像素电极105，而在端子连接部中形成接触孔106。另外，形成有光致抗蚀剂104的第一导电层的端部也被蚀刻。这是因为，通过灰化处理光抗蚀剂104的接地面积变得比光致抗蚀剂103a的接地面积小，而使第一导电层的端部露出的缘故。因此，与此同时超出光抗蚀剂104的金属层102也被蚀刻。从而形成台阶形状，即金属层102的幅度窄于透明导电层101的幅度，这样可以提高之后形成的绝缘膜的覆盖性。
在使用湿蚀刻仅去除金属层102，而残留透明导电层101的情况下，使用透明导电层和金属层的选择比高的蚀刻溶液。当作为金属层102使用第一层为钼(Mo)、第二层为铝(Al)、第三层为钼(Mo)的叠层；或者利用第一层为钼(Mo)、第二层为含有微量钕(Nd)的铝(Al)、第三层为钼(Mo)的叠层等时，可以使用由磷酸、硝酸、醋酸、以及水构成的混酸作为蚀刻溶液来进行该湿蚀刻。而且，当使用该混酸时，可以提供均匀优质的锥形状。如此，湿蚀刻不但可以提高锥形状的覆盖性，而且其工序是使用蚀刻液的蚀刻、使用纯水的冲洗、以及干燥等的简单的工序，生产率高，所以适合应用于上述金属层的蚀刻。
在图2B中，剥离并去除使用了的光致抗蚀剂。通过上述工序，形成由单层的透明导电层构成的像素电极105、接触孔106、由第一导电层构成的栅电极107、保持电容部11的下部电极108、端子连接部12的布线。另外，虽然未图示，但与此同时形成扫描线。以上是使用第一多级灰度掩模201的光刻工序。
接下来，如图2C所示，形成栅极绝缘膜109、I型半导体层110以及具有赋予一导电性的杂质元素的半导体膜，尤其是n+型半导体层111。栅极绝缘膜109如由氮化硅膜或氧氮化硅膜、或者它们的叠层构成。I型半导体层110是不掺杂赋予导电性的杂质的无掺杂的非晶半导体层，n+型半导体层111是添加有五价的元素如磷(P)或砷(As)而赋予n型的导电性的非晶半导体层。它们通过已知的CVD法而形成。
注意，为了使TFT的特性稳定，需要控制栅极绝缘膜109和I型半导体层110的界面。再者，I型半导体层110和n+型半导体层111的界面也需要为良好的欧姆接触。在此，优选使用多室型的CVD装置，在不破坏真空状态的情况下连续形成栅极绝缘膜109至n+型半导体层111。另外，当栅极绝缘膜109采用叠层结构时，从与I型半导体层110接近的栅极绝缘膜在不进行大气开放的情况下连续形成即可。
接下来，如图2D那样利用具有遮光部202a和半透过部202b的第二多级灰度掩模202，形成具有不同的厚度的光致抗蚀剂112。就是说，在残留上述I型半导体层110及n+型半导体层111的部分形成其厚度厚的光致抗蚀剂112a，在去除上述I型半导体层110及n+型半导体层111而仅残留栅极绝缘膜109的部分形成薄的光致抗蚀剂112b。
将光致抗蚀剂112用作为抗蚀剂掩模，进行干蚀刻。其结果，如图3A那样，不使用光致抗蚀剂112覆盖的部分的透明导电层101露出，而形成接触孔113a和113b。该接触孔113a用于像素TFT和像素电极105的连接，并且接触孔113b用于像素电极105和之后形成的保持电容的上部电极120的连接。
接下来，通过使用灰化处理由光致抗蚀剂112形成光致抗蚀剂114。这样通过使用多级灰度掩模，可以形成光致抗蚀剂114，而不使用追加的光掩模。将该光致抗蚀剂114用作为抗蚀剂掩模，加工I型半导体层110及n+型半导体层111。可以通过使用CF4及O2或SF6及O2气体的RIE模式的干蚀刻法进行该加工。
在图3B中，剥离并去除光抗蚀剂114，而形成I型半导体层110及n+型半导体层111的岛(island)115。当在扫描线上残留半导体层时，由于要制造的半导体装置的结构，有可能产生因光的电流泄漏或线之间的短路，因此鉴于要制造的半导体装置的可靠性及工业上的利用可能性，优选去除不必要的半导体层。以上是使用第二多级灰度掩模202的光刻工序。
接下来，图3c示出通过溅射法形成的第二导电层116、使用第三光掩模(未图示)形成的光致抗蚀剂117。在图4A中利用该光致抗蚀剂117作为抗蚀剂掩模对第二导电层116进行湿蚀刻。加工了的第二导电层116形成源电极118、漏电极119、以及保持电容部的上部电极120。虽然未图示，但是与此同时，也形成信号线。另外，作为第二导电层116的材料与金属层102相同，优选使用主要成为电极或布线如铝等的低电阻金属材料，可以采用以难熔金属为阻挡层并中间夹有铝的叠层结构，如：第一层为钼(Mo)，第二层为铝(Al)，第三层为钼(Mo)的叠层；或第一层为钛(Ti)，第二层为铝(Al)，第三层为钛(Ti)；或第一层为钼(Mo)，第二层为含有微量钕(Nd)的铝，第三层为钼(Mo)的叠层。
再者，将光致抗蚀剂117用作为掩模，对n+型半导体层111进行干蚀刻而使其分离。分离了的n+型半导体层分别形成源区域121和漏区域122。
在此情况下，如图4A所示那样，当进行源电极118及漏电极119的湿蚀刻时，成为源电极119及漏电极119的端部比源区域121及漏区域122的端部后退的台阶形状。因此，可以获得如下效应，即在不增加光掩模的个数的情况下，提高后面所说明的保护绝缘膜123的覆盖性；并减少在栅电极107和源电极118及漏电极119之间产生的不必要的寄生电容。注意，也可以通过干蚀刻形成为非台阶形状。
在剥离并去除使用了的光致抗蚀剂117之后，如图4B那样形成保护绝缘膜123。保护绝缘膜123如由氮化硅膜或氧氮化硅膜、或者它们的叠层构成。之后，使用第四光掩模(未图示)形成光致抗蚀剂124。将该光致掩模124用作为抗蚀剂掩模，对保护绝缘膜123和栅极绝缘膜109进行蚀刻。如图4C那样，去除保护绝缘膜123及栅极绝缘膜109，形成露出像素电极105的开口区域125和与FPC的接触孔126。因为在开口区域125中除了之后形成的取向膜(未图示)，没有使光减退的层，所以可以提高光透过率而实现高亮度。
图5A表示与相对衬底贴合之后的对于衬底正交地施加电压的纵电场方式的液晶面板的截面图。注意，在图5中仍然使用与图1A至4C共用的标记。将透明的相对衬底500和形成有TFT的衬底100布置为彼此相对。在相对衬底500上形成用于像素TFT和布线的遮光的黑矩阵501，而分离相邻的像素并防止光的干涉或来自外部的光的反射。黑矩阵501由金属膜或黑色树脂膜构成，但是黑色树脂膜因为不会给所希望的电场分布带来负面影响，所以是更优选的。将由黑矩阵501分离的区域分为红、蓝、绿而形成彩色滤光片502。
再者，形成由透明导电层构成的相对电极504，并使其与像素电极105之间形成电场。形成用于保持衬底间隔的间隔物505。在相对衬底500和形成有TFT的衬底100之间夹有液晶510，密封剂506围绕衬底的外周而将一对衬底粘结，因此在衬底之间密封液晶510。另外，每个衬底的与液晶接触的面上形成有取向膜(未图示)。在此，为了使相对电极504和像素电极105的间隔为一定，在彩色滤光片502和相对电极504之间形成由有机树脂构成的平坦化膜503，来可以防止发生起因于电极的凹凸的不均匀的电场。
在形成有TFT的衬底100的端部上形成用于与外部电路连接的端子连接部。可以使用第一导电层形成用于与连接到像素TFT的端子连接部连接的布线127。另外，在该布线127中形成的接触孔126中填充含有导电性粒子507的树脂密封剂508，而与连接到外部电路的FPC509电连接。注意，如图5B所示那样，布线127可以作为使用第二导电层的布线128而形成。不管上述任何情况，都可以使用4个光掩模而制造端子连接部。
如此，通过使用本发明，可以使用四个光掩模工序而形成包括用于与外部电路连接的端子连接部的有源矩阵衬底。注意，虽然在本实施方式中示出了利用四个光掩模工序而制造图5A和5B的液晶显示装置的实例，但是本发明也可以应用于在图4C的像素电极105上层叠发光层、相对电极而获取的EL显示装置的制造方法。
实施方式2
接下来，在图6A至7B中，说明本发明的三个光掩模工序。在该工序中，直到形成源电极及漏电极的工序，与在实施方式1的图1A至4A所示的四个光掩模工序相同。因此省略其说明。
在图6A中，在衬底整个面上通过CVD法形成由氮化硅膜等构成的保护绝缘膜123。之后，通过利用背面曝光法从衬底的背面进行曝光工序，在存在有第一及第二的导电膜的部分上形成光致抗蚀剂601。在此，重要的是，因为透明导电膜以单层而形成，并且不被由第二导电层构成的电极覆盖的部分透过光，所以不形成光致抗蚀剂。
在图6B中，对通过上述的背光曝光形成的光致抗蚀剂601进行热处理，并且进行回流(Re-Flow)处理，而形成将光致抗蚀剂的端部稍加宽距离ΔW的光致抗蚀剂602。
在此，回流处理是指通过将光致抗蚀剂加热或放在有机溶剂的蒸气中，来使其形状变化的方法。图7A和7B表示在回流处理中的像素TFT部中的光致抗蚀剂的形状变化的平面图。当进行回流处理时，在光致抗蚀剂中产生流动性，在图7A的虚线部701中的光致抗蚀剂向外侧扩广到图7B的虚线部702。虽然该现象相应于光致抗蚀剂的下面的形状，但是根据如下条件被精密控制，即有机溶剂的种类、有机溶剂的蒸气的温度、放在有机溶剂的蒸气中的时间、TFT衬底的温度等。
在图6C中，将回流处理了的光致抗蚀剂602用作为抗蚀剂掩模，加工栅极绝缘膜109及保护绝缘膜123。因此，由透明导电层构成的像素电极105露出，而形成开口区域603。另外，因为源电极及漏电极的端部或布线的端部被保护绝缘膜123完全覆盖，所以提高了元件的可靠性。因此通过利用背面曝光和回流技术，可以节省一个光掩模，而可以省略第四次的光刻工序的一部分。
注意，在利用本实施方式的情况下，也与实施方式1相同可以形成用于与外部端子连接的端子连接部。
如此，通过本发明，可以利用三个光掩模工序来形成包括用于与外部电路连接的端子连接部的有源矩阵衬底。注意，在本实施方式中，可以利用与实施方式1相同的材料。
实施方式3
说明应用本发明的顶栅型TFT的三个光掩模工序。图12是根据实施方式3的液晶显示装置的TFT衬底的平面图。由扫描线1201和信号线1202分区的区域成为一个像素。位于像素的左下部的是作为像素的开关元件的TFT1203。从扫描线1201接受TFT的导通/截止信号，并且从信号线1202接受图像信号。TFT和像素电极811电连接，当TFT处于导通状态时来自信号线的图像信号811通过TFT传送到像素电极。在像素右上部形成有保持电容1204。保持电容1204具有将输入到像素电极811的图像信号保持到直到下一个信号输入进来之前的功能。在图12中，以虚线A-B表示的部分相当于图8A至9C的截面图。衬底803在衬底端部中具有与FPC(柔性印刷电路)电连接的端子连接部1205。以虚线C-D表示的部分相当于图8A至9C的端子连接部的截面图。
首先，与实施方式1的图1A或图2B相同，利用多级灰度曝光技术加工透明导电层804和金属层805、金属层806、金属层807。接下来，在其上形成添加有赋予一导电性的杂质元素的半导体膜、尤其形成n+型半导体层808。再者，利用背面曝光技术，仅在加工了的金属层805、金属层806、以及金属层807的上部残留光致抗蚀剂809，并且分别形成像素TFT部800、保持电容部801、端子连接部802(图8A)。在对该光致抗蚀剂进行回流处理之后进行蚀刻，而将n+型半导体层808分成为源区域和漏区域(图8B)。
再者，在衬底的整个面上形成I型半导体层812之后，通过使用通常的光掩模仅在像素TFT部上形成光致抗蚀剂813，并且加工n+型半导体层808和I型半导体层812而获得如图8C所示的形状。在该工序中，n+型半导体层808及I型半导体层812岛化。就是说，去除TFT部之外的n+型半导体层808及I型半导体层812。当在扫描线及扫描线上残留半导体层时，由于要制造的半导体装置的结构，有可能产生因光的电流泄漏或线之间的短路，因此鉴于要制造的半导体装置的可靠性及工业上的利用可能性，优选去除上述n+型半导体层808及I型半导体层812。
之后，形成栅极绝缘膜814、导电层815。而且利用多级灰度曝光技术，形成具有两种不同的厚度的光致抗蚀剂816。在图9A中，将厚的光致抗蚀剂表示为816a，并将薄的光致抗蚀剂表示为816b。接下来，如图9B那样进行灰化处理，在像素TFT部800、保持电容部801中残留抗蚀剂817，而在本工序中完全去除端子连接部802的光致抗蚀剂。
之后，通过利用抗蚀剂817蚀刻导电层815，形成栅电极819。然后，在衬底的整个面上形成保护绝缘膜818，且通过背面曝光法形成光致抗蚀剂并在回流处理之后进行蚀刻，而形成开口区域(图9C)。图12是通过到此为止的工序而完成的顶栅型TFT衬底的俯视图。注意，在本实施方式中可以使用与实施方式1相同的材料。
实施方式4
在实施方式1中表示了应用非晶半导体层的TFT，但是在本发明的实施方式中表示应用微晶半导体层的TFT的实例。图10示出其截面图。在本实施方式中，采用微晶半导体层110a和非晶半导体层110b的叠层作为实施方式1中的I型半导体层110。注意，在此所说明的方式可以应用于实施方式1至实施方式3的任一方式中。
微晶半导体层110a用作沟道。通过利用几十MHz至几百MHz的频率的高频等离子体CVD法或1GHz以上的频率的微波等离子体CVD装置，可以形成微晶半导体层110a。典型的是，使用氢稀释SiH4、Si2H6等的氢化硅而形成。另外除了氢化硅和氢之外，还可以使用选自氦、氩、氪、氖中的一种或多种的稀有气体元素进行稀释而形成微晶半导体膜。此时，氢的流量比设定为氢化硅的5倍以上且200倍以下，优选为50倍以上且150倍以下，更优选为100倍。注意，也可以采用SiH2Cl2、SiHCl3、SiCl4、SiF4等，而代替氢化硅。另外，非晶半导体层110b利用实施方式1所示的I型半导体层110即可，当要减少TFT的截止电流、防止微晶半导体层110a的氧化、以及形成源区域或漏区域时，非晶半导体层110b用作缓冲层。
另外，可以采用n+型微晶半导体层(未图示)，而代替实施方式1中的n+型半导体层111。这样，可以将沟道和源电极或漏电极之间的寄生电阻抑制为低，因此可以实现导通电流的提高。
实施方式5
作为本发明的半导体装置以及电子设备，可以举出以下：电视机、摄像机、数字相机、护目镜型显示器(头盔式显示器)、导航系统、声音再现装置(汽车音响、音响组件等)、笔记本式计算机、游戏机、便携式信息终端(移动计算机、便携式电话、便携式游戏机、电子书籍等)、以及配备有记录媒体的图像再现设备(具体地说是能够再现数字通用盘(DVD)等记录媒体且包括显示其图像的显示器的装置)等。图13A至14示出这种电子设备的具体例子。
图13A是一种数字相机，包括主体2000、显示部2001、摄像部、操作键2002、以及快门按钮2003等。注意，图13A是从显示部2001一侧看到的图，因此不显示摄像部。根据本发明可以实现具有更廉价的显示部且可靠性高的数字相机。
图13B是一种笔记本式计算机，包括主体2004、框体2005、显示部2006、键盘2007、外部连接端口2008、以及定位装置2009等。根据本发明可以实现具有更廉价的显示部且可靠性高的笔记本式计算机。
图13C是一种具备记录媒体的便携式图像再现装置(具体地说是例如DVD再现装置)，包括主体2010、框体2011、显示部A2012、显示部B2013、记录媒体(DVD等)读取部2014、操作键2015、以及扬声器部2016等。显示部A2012主要显示图像信息，而显示部B2013主要显示文字信息。此外，具备记录媒体的图像再现装置包括家用游戏机等。根据本发明可以实现具有更廉价的显示部且可靠性高的图像再现装置。
另外，图13D是一种显示装置，包括框体2017、支撑台2018、显示部2019、扬声器部2020、视频输入端子2021等。通过将利用上述实施方式所示的制造方法形成的TFT应用于上述显示部2019及驱动电路而制造该显示装置。注意，显示装置包括液晶显示装置、发光装置等，具体包括所有信息显示用显示装置，如用于个人计算机、电视广播接收、以及广告显示等显示装置。根据本发明可以实现具有更廉价的显示部且可靠性高的显示装置，尤其是具有22英寸至50英寸的大屏幕的大型显示装置。
另外，图14表示是一种便携式电话机3000，其中主体(A)3001和主体(B)3002使用铰链3010以可以打开和关闭的方式彼此连接，该主体(A)3001具备操作开关类3004、麦克风3005等，上述主体(B)3002具备显示面板(A)3008、显示面板(B)3009、扬声器3006等。显示面板(A)3008和显示面板(B)3009与电路衬底3007一起收纳到主体(B)3002的框体3003中。将显示面板(A)3008及显示面板(B)3009的像素部布置为可以从形成在框体3003中的窗口看到。
根据该便携式电话机3000的功能，可以适当地设定显示面板(A)3008和显示面板(B)3009的像素等的规格。例如，可以以显示面板(A)3008为主屏幕，以显示面板(B)3009为子屏幕而组合。
根据本发明可以实现具有更廉价的显示部且可靠性高的便携式信息终端。
根据本实施方式的便携式电话机3000，按照其功能和用途可以变化为各种模式。例如，将摄像元件安装到铰链3010的部分中来实现装配有照相机的便携式电话机。另外，即使采用将操作开关类3004、显示面板(A)3008、显示面板(B)3009容纳在一个框体中的结构，也可以发挥上述功能。另外，当将本实施方式的结构应用于具备多个显示部的信息显示终端时，也可以获得同样的效果。
如上所述，通过实施本发明的实施方式1至4中任一种的制造方法，可以完成各种各样的电子设备。
本说明书根据2007年10月23日在日本专利局受理的日本专利申请编号2007-275782而制作，所述申请内容包括在本说明书中。

Claims (6)

1. 一种半导体装置的制造方法，包括：
在绝缘衬底上形成由透明导电层及金属层的叠层构成的第一导电层；
通过应用第一多级灰度掩模，形成第一抗蚀剂；
通过应用所述第一抗蚀剂蚀刻所述透明导电层及所述金属层形成栅电极及成为像素电极的像素区域；
以在所述栅电极上残留所述第一抗蚀剂的一部分的方式使所述第一抗蚀剂灰化；
通过应用残留的所述第一抗蚀剂蚀刻所述像素区域上的所述金属层，形成使用所述透明导电层而形成的所述像素电极；
在所述绝缘衬底上形成栅极绝缘膜；
在所述栅极绝缘膜上形成半导体层；
在所述半导体层上形成含有赋予一导电性的杂质元素的半导体层；
通过应用第二多级灰度掩模形成第二抗蚀剂；
蚀刻所述像素电极上的所述栅极绝缘膜、所述半导体层、以及所述含有所述赋予一导电性的杂质元素的半导体层来形成接触孔；
以在所述栅电极上残留所述第二抗蚀剂的一部分的方式使所述第二抗蚀剂灰化；
通过应用残留的所述第二抗蚀剂蚀刻所述半导体层及所述含有所述赋予一导电性的杂质元素的半导体层，来形成与所述栅电极重叠的岛状的半导体层及岛状的含有所述赋予一导电性的杂质元素的半导体层；
在所述绝缘衬底上形成第二导电层；
通过应用第三掩模形成第三抗蚀剂；
通过应用所述第三抗蚀剂蚀刻所述第二导电层形成源电极及漏电极，并且还蚀刻所述岛状的含有所述赋予一导电性的杂质元素的半导体层来形成源区域及漏区域；
在所述绝缘衬底上形成保护膜；
通过应用第四掩模形成第四抗蚀剂；以及
通过应用所述第四抗蚀剂蚀刻所述像素电极上的所述栅极绝缘膜及所述保护膜。
2. 根据权利要求1所述的半导体装置的制造方法，其中所述半导体装置包括与所述像素电极连接的保持电容，并且所述保持电容的上部电极使用与所述栅电极及所述漏电极相同的材料而形成，并且所述保持电容的下部电极使用与所述栅电极相同材料而形成。
3. 一种半导体装置的制造方法，包括：
在绝缘衬底上形成由透明导电层及金属层构成的第一导电层；
通过应用第一多级灰度掩模形成第一抗蚀剂；
通过应用所述第一抗蚀剂蚀刻所述透明导电层及所述金属层形成栅电极及成为像素电极的像素区域；
以在所述栅电极上残留所述第一抗蚀剂的一部分的方式使所述第一抗蚀剂灰化；
通过应用残留的所述第一抗蚀剂蚀刻所述像素区域上的所述金属层，形成由所述透明导电层构成的所述像素电极；
在所述绝缘衬底上形成栅极绝缘膜；
在所述栅极绝缘膜上形成半导体层；
在所述半导体层上形成含有赋予一导电性的杂质元素的半导体层；
通过应用第二多级灰度掩模形成第二抗蚀剂，
使用所述第二抗蚀剂蚀刻所述像素电极上的所述栅极绝缘膜、所述半导体层、以及所述含有所述赋予一导电性的杂质元素的半导体层来形成接触孔；
以在所述栅电极上残留所述第二抗蚀剂的一部分的方式使第二抗蚀剂灰化；
通过应用残留的所述第二抗蚀剂蚀刻所述半导体层及所述含有所述赋予一导电性的杂质元素的半导体层，来形成与所述栅电极重叠的岛状的半导体层及岛状的含有所述赋予一导电性的杂质元素的半导体层；
在所述绝缘衬底上形成第二导电层；
通过应用第三掩模形成第三抗蚀剂；
通过应用所述第三抗蚀剂蚀刻所述第二导电层形成源电极及漏电极，并且还蚀刻所述岛状的含有所述赋予一导电性的杂质元素的半导体层来形成源区域及漏区域；
在所述绝缘衬底上形成保护膜；
通过背面曝光法在所述栅电极、所述源电极及所述漏电极上形成第四抗蚀剂，并且通过对所述第四抗蚀剂进行回流处理，使所述第四抗蚀剂的形状变化为覆盖所述源电极及所述漏电极的端部；以及
蚀刻所述像素电极上的所述栅极绝缘膜及所述保护膜。
4. 根据权利要求3所述的半导体装置的制造方法，其中所述半导体装置包括与像素电极连接的保持电容，并且所述保持电容的上部电极使用与所述源电极及所述漏电极相同的材料而形成，并且所述保持电容的下部电极使用与所述栅电极相同材料而形成。
5. 一种半导体装置的制造方法，包括：
在绝缘衬底上形成由透明导电层及金属层的叠层构成的第一导电层；
通过应用第一多级灰度掩模形成第一抗蚀剂；
通过应用所述第一抗蚀剂蚀刻所述透明导电层及所述金属层形成源电极、漏电极、以及成为像素电极的像素区域；
以在所述源电极及所述漏电极上残留所述第一抗蚀剂的一部分的方式使所述第一抗蚀剂灰化；
通过应用残留的所述第一抗蚀剂蚀刻所述像素区域上的所述金属层，形成由透明导电层构成的像素电极；
在所述绝缘衬底上形成含有赋予一导电性的杂质元素的半导体层；
通过背面曝光法在所述源电极及所述漏电极上形成第二抗蚀剂，并且通过对所述第二抗蚀剂进行回流处理，使所述第二抗蚀剂的形状变化为覆盖所述源电极及漏电极的端部；
通过应用所述第二抗蚀剂蚀刻所述含有所述赋予一导电性的杂质元素的半导体层；
在所述绝缘衬底上形成半导体层；
通过应用第二掩模形成第三抗蚀剂；
通过应用所述第三抗蚀剂，以在所述源电极和所述漏电极之间且在所述源电极和所述漏电极上存在有所述含有所述赋予一导电性的杂质元素的半导体层及所述半导体层的方式进行蚀刻；
在所述绝缘衬底上形成栅极绝缘膜及导电膜；
通过应用第三多级灰度掩模形成第四抗蚀剂；
通过应用所述第四抗蚀剂蚀刻所述栅极绝缘膜及所述导电膜形成岛状的导电膜；
以在所述半导体层上残留所述第四抗蚀剂的一部分的方式使所述第四抗蚀剂灰化；
通过应用残留的所述第四抗蚀剂蚀刻所述岛状的导电膜形成栅电极；
在所述绝缘衬底上形成保护膜；
通过背面曝光法在所述栅电极、所述源电极及漏电极上形成第五抗蚀剂；
通过对所述第五抗蚀剂进行回流处理，使所述第五抗蚀剂的形状变化为覆盖所述栅极绝缘膜；以及
通过应用所述第五抗蚀剂蚀刻所述像素电极上的所述保护膜。
6. 根据权利要求5所述的半导体装置的制造方法，其中所述半导体装置包括与像素电极连接的保持电容，并且所述保持电容的上部电极使用与所述栅电极相同的材料而形成，并且所述保持电容的下部电极使用与所述源电极及所述漏电极相同材料而形成。
CN200810175032XA 2007-10-23 2008-10-23 半导体装置的制造方法 Expired - Fee Related CN101419945B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007275782 2007-10-23
JP2007275782 2007-10-23
JP2007-275782 2007-10-23

Publications (2)

Publication Number Publication Date
CN101419945A CN101419945A (zh) 2009-04-29
CN101419945B true CN101419945B (zh) 2013-08-28

Family

ID=40583342

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810175032XA Expired - Fee Related CN101419945B (zh) 2007-10-23 2008-10-23 半导体装置的制造方法

Country Status (5)

Country Link
US (2) US7842528B2 (zh)
JP (2) JP5357493B2 (zh)
KR (1) KR101517528B1 (zh)
CN (1) CN101419945B (zh)
TW (1) TWI455207B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101448903B1 (ko) 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
WO2009072451A1 (en) * 2007-12-03 2009-06-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
JP5137798B2 (ja) * 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
JP5503995B2 (ja) * 2009-02-13 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101957530B (zh) * 2009-07-17 2013-07-24 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
TWI582951B (zh) * 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
KR101680047B1 (ko) * 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8685803B2 (en) * 2009-12-09 2014-04-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
KR102275522B1 (ko) 2009-12-18 2021-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
CN102148196B (zh) * 2010-04-26 2013-07-10 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR101245424B1 (ko) * 2010-06-02 2013-03-22 샤프 가부시키가이샤 콘택트 구조, 기판, 표시장치, 그리고 상기 콘택트 구조 및 상기 기판의 제조방법
KR20120003374A (ko) 2010-07-02 2012-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101830193B1 (ko) 2010-07-02 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TW201214573A (en) * 2010-09-21 2012-04-01 Ying-Jia Xue Method of fabricating a thin film transistor substrate
JP5725337B2 (ja) * 2011-03-24 2015-05-27 ソニー株式会社 表示装置、表示装置の製造方法および電子機器
CN102544029A (zh) * 2012-02-07 2012-07-04 深圳市华星光电技术有限公司 一种薄膜晶体管阵列基板及其制作方法
US9366922B2 (en) * 2012-02-07 2016-06-14 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor array and method for manufacturing the same
CN102655155B (zh) 2012-02-27 2015-03-11 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
US9048148B2 (en) * 2012-04-28 2015-06-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of manufacturing TFT array using multi-tone mask
CN104508808B (zh) * 2012-07-27 2017-05-17 夏普株式会社 半导体装置及其制造方法
CN103500730B (zh) * 2013-10-17 2016-08-17 北京京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
JP6169005B2 (ja) * 2014-01-17 2017-07-26 株式会社ジャパンディスプレイ 発光素子表示装置
CN105655403B (zh) * 2014-12-03 2019-01-25 鸿富锦精密工业（深圳）有限公司 一种垂直型薄膜晶体管及其制作方法
TWI624874B (zh) * 2014-12-03 2018-05-21 鴻海精密工業股份有限公司 一種垂直型電晶體及其製作方法
KR20170131787A (ko) * 2016-05-20 2017-11-30 삼성디스플레이 주식회사 박막트랜지스터의 제조방법 및 박막트랜지스터를 채용하는 표시장치
KR102708891B1 (ko) * 2019-11-01 2024-09-25 삼성디스플레이 주식회사 광 센서의 제조 방법
CN113628974B (zh) * 2021-07-27 2023-10-31 深圳市华星光电半导体显示技术有限公司 阵列基板的制备方法和阵列基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
CN1397830A (zh) * 2001-07-13 2003-02-19 日本电气株式会社 有源矩阵基板的制造方法
CN1892385A (zh) * 2005-06-27 2007-01-10 Lg.菲利浦Lcd株式会社 液晶显示器及其制造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120790A (ja) * 1993-08-31 1995-05-12 Kyocera Corp アクティブマトリックス基板およびその製造方法
JP2914559B2 (ja) * 1994-11-08 1999-07-05 松下電器産業株式会社 液晶パネル用基板とその製造方法
EP0775931B1 (en) 1995-11-21 2005-10-05 Samsung Electronics Co., Ltd. Method of manufacturing a liquid crystal display
JPH10200121A (ja) * 1997-01-10 1998-07-31 Toshiba Corp 薄膜トランジスタ基板の製造方法
JP4382181B2 (ja) * 1998-11-25 2009-12-09 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタアレイ基板の製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100325079B1 (ko) 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
JP2002107762A (ja) * 2000-10-02 2002-04-10 Sharp Corp 液晶用マトリクス基板の製造方法
TW499605B (en) * 2000-10-27 2002-08-21 Acer Display Tech Inc Manufacture method of thin film transistor flat panel display
JP2002141512A (ja) * 2000-11-06 2002-05-17 Advanced Display Inc 薄膜のパターニング方法およびそれを用いたｔｆｔアレイ基板およびその製造方法
TW488080B (en) 2001-06-08 2002-05-21 Au Optronics Corp Method for producing thin film transistor
JP2004341465A (ja) * 2003-05-14 2004-12-02 Obayashi Seiko Kk 高品質液晶表示装置とその製造方法
JP4356467B2 (ja) * 2004-02-02 2009-11-04 ソニー株式会社 半導体装置の製造方法
KR101086478B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
JP4698998B2 (ja) * 2004-09-30 2011-06-08 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR101225440B1 (ko) 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP4801569B2 (ja) 2005-12-05 2011-10-26 株式会社半導体エネルギー研究所 液晶表示装置
EP2479604B1 (en) 2005-12-05 2015-07-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
EP2270583B1 (en) 2005-12-05 2017-05-10 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
JP4637815B2 (ja) 2005-12-05 2011-02-23 株式会社半導体エネルギー研究所 液晶表示装置及び電子機器
KR101166842B1 (ko) * 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
JP2007256666A (ja) * 2006-03-23 2007-10-04 Nec Lcd Technologies Ltd 基板処理方法及びそれに用いる薬液
JP5145654B2 (ja) * 2006-05-29 2013-02-20 日本電気株式会社 基板処理装置及び基板処理方法
JP5380037B2 (ja) 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5427390B2 (ja) 2007-10-23 2014-02-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7824939B2 (en) 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
KR101448903B1 (ko) 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
TWI355553B (en) * 2007-10-30 2012-01-01 Au Optronics Corp Pixel structure and method for manufacturing the s

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
CN1397830A (zh) * 2001-07-13 2003-02-19 日本电气株式会社 有源矩阵基板的制造方法
CN1892385A (zh) * 2005-06-27 2007-01-10 Lg.菲利浦Lcd株式会社 液晶显示器及其制造方法

Also Published As

Publication number Publication date
CN101419945A (zh) 2009-04-29
JP5595569B2 (ja) 2014-09-24
TW200943421A (en) 2009-10-16
TWI455207B (zh) 2014-10-01
US20110065221A1 (en) 2011-03-17
US20090111198A1 (en) 2009-04-30
JP5357493B2 (ja) 2013-12-04
JP2014038337A (ja) 2014-02-27
US7842528B2 (en) 2010-11-30
US8048697B2 (en) 2011-11-01
KR20090041322A (ko) 2009-04-28
KR101517528B1 (ko) 2015-05-04
JP2009122656A (ja) 2009-06-04

Similar Documents

Publication Publication Date Title
CN101419945B (zh) 半导体装置的制造方法
CN101527282B (zh) 半导体装置的制造方法
CN101419987B (zh) 半导体装置以及其制造方法
US20210359063A1 (en) Array substrate, display apparatus, and method of fabricating array substrate
CN100449388C (zh) 液晶显示器件及其制造方法
KR101455308B1 (ko) 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법
CN101114657B (zh) 显示面板、掩模及其制造方法
CN109360828B (zh) 显示基板及其制造方法、显示装置
CN104201179A (zh) 半导体装置
JP5530111B2 (ja) 薄膜トランジスタの作製方法
CN101533781B (zh) 薄膜晶体管的制造方法、以及显示装置的制造方法
US10121901B2 (en) Pixel structure with isolator and method for fabricating the same
US20200348784A1 (en) Touch display substrate, method of manufacturing the same and display device
CN102455591A (zh) 薄膜图案和阵列基板的制造方法
CN113948533A (zh) 阵列基板及其制作方法
CN108305879A (zh) 薄膜晶体管阵列基板及制作方法和显示装置
US20020168789A1 (en) Method to fabricate flat panel display
CN106298647B (zh) 一种阵列基板及其制备方法、显示面板及其制备方法
JP4667846B2 (ja) 薄膜トランジスタアレイ基板の製造方法
TW494266B (en) Manufacturing method of thin film transistor liquid crystal display
JP2011222688A (ja) 薄膜のパターニング方法及び表示パネルの製造方法
JP2004078236A (ja) スイッチング素子基板
KR20030058614A (ko) 액정표시장치의 제조방법
CN110729236A (zh) 阵列基板的制造方法、阵列基板及显示面板
JP2003107504A (ja) アレイ基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130828

Termination date: 20201023

CF01 Termination of patent right due to non-payment of annual fee