JPH07120790A - アクティブマトリックス基板およびその製造方法 - Google Patents
アクティブマトリックス基板およびその製造方法Info
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- JPH07120790A JPH07120790A JP2900994A JP2900994A JPH07120790A JP H07120790 A JPH07120790 A JP H07120790A JP 2900994 A JP2900994 A JP 2900994A JP 2900994 A JP2900994 A JP 2900994A JP H07120790 A JPH07120790 A JP H07120790A
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Abstract
(57)【要約】
【構成】 透明基板２上に形成される画素電極１２が逆
スタガー構造の画素駆動用薄膜トランジスタ１のドレイ
ン電極１０と接触する部位を、ゲート電極４と同一材料
の保護膜４′によって被覆する。しかる後にゲート絶縁
膜５と同一材料の画素被覆膜５′によって画素電極１２
を被覆する。その接触部を覆う画素被覆膜５′と保護膜
４′とを貫通するコンタクトホール１３を形成する。し
かる後にドレイン電極１０を形成することで画素電極１
２にドレイン電極１０をコンタクトホール１３を介し接
触させる。 【効果】 製造工程を増加させることなく、画素電極と
ドレイン電極との接触抵抗や画素電極のシート抵抗を低
く安定させて表示特性を向上させることができ、また、
ドレイン電極を画素電極に接触させるためのコンタクト
ホールの貫通不良をなくして接触不良の発生を防止でき
る。
スタガー構造の画素駆動用薄膜トランジスタ１のドレイ
ン電極１０と接触する部位を、ゲート電極４と同一材料
の保護膜４′によって被覆する。しかる後にゲート絶縁
膜５と同一材料の画素被覆膜５′によって画素電極１２
を被覆する。その接触部を覆う画素被覆膜５′と保護膜
４′とを貫通するコンタクトホール１３を形成する。し
かる後にドレイン電極１０を形成することで画素電極１
２にドレイン電極１０をコンタクトホール１３を介し接
触させる。 【効果】 製造工程を増加させることなく、画素電極と
ドレイン電極との接触抵抗や画素電極のシート抵抗を低
く安定させて表示特性を向上させることができ、また、
ドレイン電極を画素電極に接触させるためのコンタクト
ホールの貫通不良をなくして接触不良の発生を防止でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス方式の液晶表示装置（ＬＣＤ）に用いるのに適するア
クティブマトリックス基板とその製造方法に関する。
ス方式の液晶表示装置（ＬＣＤ）に用いるのに適するア
クティブマトリックス基板とその製造方法に関する。
【０００２】
【従来の技術】図９に示す従来のアクティブマトリック
ス方式ＬＣＤの画素駆動用薄膜トランジスタ１０１は逆
スタガー構造であって、透明基板１０２上に下地膜１０
３を介し形成されるゲート電極１０４と、このゲート電
極１０４上に形成されるゲート絶縁膜１０５と、このゲ
ート絶縁膜１０５上に不純物をドープされていない水素
化非晶質シリコン等によって形成される半導体薄膜１０
６と、この半導体薄膜１０６上に形成されるエッチング
ストッパー１０７と、その半導体薄膜１０６上にリン等
をドープされたマイクロクリスタルシリコンや水素化非
晶質シリコン等によって形成されるｎ+ 型半導体薄膜１
０８と、このｎ+ 型半導体薄膜１０８上に形成されるソ
ース電極１０９およびドレイン電極１１０と、基板全体
を覆うパッシベーション膜１１１とを備える。
ス方式ＬＣＤの画素駆動用薄膜トランジスタ１０１は逆
スタガー構造であって、透明基板１０２上に下地膜１０
３を介し形成されるゲート電極１０４と、このゲート電
極１０４上に形成されるゲート絶縁膜１０５と、このゲ
ート絶縁膜１０５上に不純物をドープされていない水素
化非晶質シリコン等によって形成される半導体薄膜１０
６と、この半導体薄膜１０６上に形成されるエッチング
ストッパー１０７と、その半導体薄膜１０６上にリン等
をドープされたマイクロクリスタルシリコンや水素化非
晶質シリコン等によって形成されるｎ+ 型半導体薄膜１
０８と、このｎ+ 型半導体薄膜１０８上に形成されるソ
ース電極１０９およびドレイン電極１１０と、基板全体
を覆うパッシベーション膜１１１とを備える。
【０００３】また、その基板１０２上に下地膜１０３を
介しＩＴＯ等により構成される画素電極１１２が形成さ
れ、この画素電極１１２はゲート絶縁膜１０５と同一材
料の画素被覆膜１０５′によって被覆される。その画素
電極１１２に、前記ドレイン電極１１０がコンタクトホ
ール１１３を介し接続されると共にＬＣＤの画素容量を
補う付加容量用の電極１１４がコンタクトホール１１５
を介し接続される。
介しＩＴＯ等により構成される画素電極１１２が形成さ
れ、この画素電極１１２はゲート絶縁膜１０５と同一材
料の画素被覆膜１０５′によって被覆される。その画素
電極１１２に、前記ドレイン電極１１０がコンタクトホ
ール１１３を介し接続されると共にＬＣＤの画素容量を
補う付加容量用の電極１１４がコンタクトホール１１５
を介し接続される。
【０００４】そのゲート絶縁膜１０５は二層構造とされ
ることでピンホール等の欠陥に対し強い冗長構造とされ
ている。一層目の膜材料としては例えば誘電率の大きな
ＴａＯｘのような酸化物系絶縁膜１０５ａを採用するこ
とで電気的特性の向上を図り、二層目の絶縁膜材料とし
ては例えばＳｉＮｘのような窒化物系絶縁膜１０５ｂを
採用することで電気的特性の向上と安定化を図ってい
る。
ることでピンホール等の欠陥に対し強い冗長構造とされ
ている。一層目の膜材料としては例えば誘電率の大きな
ＴａＯｘのような酸化物系絶縁膜１０５ａを採用するこ
とで電気的特性の向上を図り、二層目の絶縁膜材料とし
ては例えばＳｉＮｘのような窒化物系絶縁膜１０５ｂを
採用することで電気的特性の向上と安定化を図ってい
る。
【０００５】
【発明が解決しようとする課題】ゲート絶縁膜１０５お
よび画素被覆膜１０５′の一層目を酸化物系絶縁膜１０
５ａとし、二層目を窒化物系絶縁膜１０５ｂとした場
合、ドレイン電極１１０と画素電極１１２との接触抵抗
や付加容量用電極１１４と画素電極１１２との接触抵抗
が高くなったり不均一になり、また、画素電極１１２の
シート抵抗（面積抵抗）が高くなり、表示特性に悪影響
を与えることが本件発明者により明らかにされた。この
理由として、二層目の窒化物系絶縁膜１０５ｂは薄膜ト
ランジスタ１０１の電気的特性を安定化するために組織
を緻密化する必要があり、そのため通常は３２０〜４０
０℃程度の高温で形成されることから、その形成時の熱
により画素電極１１２の構成材料であるＩＴＯ等が酸化
物系絶縁膜１０５ａの構成材料であるＴａＯｘ等と反応
し、画素電極１１２が酸化物系絶縁膜１０５ａ中の酸素
を取り込んで酸化して抵抗が増加することが考えられて
いる。
よび画素被覆膜１０５′の一層目を酸化物系絶縁膜１０
５ａとし、二層目を窒化物系絶縁膜１０５ｂとした場
合、ドレイン電極１１０と画素電極１１２との接触抵抗
や付加容量用電極１１４と画素電極１１２との接触抵抗
が高くなったり不均一になり、また、画素電極１１２の
シート抵抗（面積抵抗）が高くなり、表示特性に悪影響
を与えることが本件発明者により明らかにされた。この
理由として、二層目の窒化物系絶縁膜１０５ｂは薄膜ト
ランジスタ１０１の電気的特性を安定化するために組織
を緻密化する必要があり、そのため通常は３２０〜４０
０℃程度の高温で形成されることから、その形成時の熱
により画素電極１１２の構成材料であるＩＴＯ等が酸化
物系絶縁膜１０５ａの構成材料であるＴａＯｘ等と反応
し、画素電極１１２が酸化物系絶縁膜１０５ａ中の酸素
を取り込んで酸化して抵抗が増加することが考えられて
いる。
【０００６】また、ドレイン電極１１０や付加容量用電
極１１４を画素電極１１２に接続させるためにゲート絶
縁膜１０５をエッチングしてコンタクトホール１１３、
１１５を形成する際、基板１０２、下地膜１０３および
画素被覆膜１０５′は透明であるため、コンタクトホー
ル１１３、１１５が画素被覆膜１０５′を貫通している
か否かを容易に判断することができず、そのため、接触
不良が生じるという問題があった。
極１１４を画素電極１１２に接続させるためにゲート絶
縁膜１０５をエッチングしてコンタクトホール１１３、
１１５を形成する際、基板１０２、下地膜１０３および
画素被覆膜１０５′は透明であるため、コンタクトホー
ル１１３、１１５が画素被覆膜１０５′を貫通している
か否かを容易に判断することができず、そのため、接触
不良が生じるという問題があった。
【０００７】また、従来は画素電極１１２を成膜してパ
ターニングした後にゲート電極１０５を成膜してパター
ニングしていたため、パターニング時のマスク枚数が多
く製造工程が長くなっていた。
ターニングした後にゲート電極１０５を成膜してパター
ニングしていたため、パターニング時のマスク枚数が多
く製造工程が長くなっていた。
【０００８】本発明は、上記従来技術の問題を解決する
ことのできるアクティブマトリックス基板とその製造方
法を提供することを目的とする。
ことのできるアクティブマトリックス基板とその製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本件第１発明は、基板上
にゲート電極、ゲート絶縁膜、半導体薄膜、ソース・ド
レイン電極を順次積層した薄膜トランジスタを設けると
共に、この基板上に前記ドレイン電極と接続する画素電
極を設けたアクティブマトリックス基板において、前記
画素電極におけるドレイン電極との接続部周縁部に、絶
縁膜で被覆された低抵抗な金属材料から保護膜を形成し
たことを特徴とする。
にゲート電極、ゲート絶縁膜、半導体薄膜、ソース・ド
レイン電極を順次積層した薄膜トランジスタを設けると
共に、この基板上に前記ドレイン電極と接続する画素電
極を設けたアクティブマトリックス基板において、前記
画素電極におけるドレイン電極との接続部周縁部に、絶
縁膜で被覆された低抵抗な金属材料から保護膜を形成し
たことを特徴とする。
【００１０】本件第２発明は、基板上にゲート電極、ゲ
ート絶縁膜、半導体薄膜、ソース・ドレイン電極を順次
積層した薄膜トランジスタを設け、この基板上に前記ド
レイン電極と接続する画素電極と、この画素電極に接続
する付加容量用電極を設けたアクティブマトリックス基
板において、前記画素電極における付加容量用電極との
接続部周縁部に、絶縁膜で被覆された低抵抗な金属材料
から成る保護膜を形成したことを特徴とする。
ート絶縁膜、半導体薄膜、ソース・ドレイン電極を順次
積層した薄膜トランジスタを設け、この基板上に前記ド
レイン電極と接続する画素電極と、この画素電極に接続
する付加容量用電極を設けたアクティブマトリックス基
板において、前記画素電極における付加容量用電極との
接続部周縁部に、絶縁膜で被覆された低抵抗な金属材料
から成る保護膜を形成したことを特徴とする。
【００１１】本件第３発明は、基板上にゲート電極、ゲ
ート絶縁膜、半導体薄膜、ソース・ドレイン電極を順次
積層した薄膜トランジスタを設けると共に、この基板上
に前記ドレイン電極と接続する画素電極を設けたアクテ
ィブマトリックス基板において、その画素電極上の縁部
に金属材料からなる保護膜を画素電極の中央部を囲むよ
うに形成し、この保護膜をドレイン電極に接続したこと
を特徴とする。
ート絶縁膜、半導体薄膜、ソース・ドレイン電極を順次
積層した薄膜トランジスタを設けると共に、この基板上
に前記ドレイン電極と接続する画素電極を設けたアクテ
ィブマトリックス基板において、その画素電極上の縁部
に金属材料からなる保護膜を画素電極の中央部を囲むよ
うに形成し、この保護膜をドレイン電極に接続したこと
を特徴とする。
【００１２】本件第４発明は、基板上に形成されるゲー
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタを設け、この基板
上に前記ドレイン電極と接続する画素電極と、この画素
電極に接続する付加容量用電極を設けたアクティブマト
リックス基板において、その画素電極上の縁部に金属材
料からなる保護膜を画素電極の中央部を囲むように形成
し、この保護膜を付加容量用電極に接続したことを特徴
とする。
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタを設け、この基板
上に前記ドレイン電極と接続する画素電極と、この画素
電極に接続する付加容量用電極を設けたアクティブマト
リックス基板において、その画素電極上の縁部に金属材
料からなる保護膜を画素電極の中央部を囲むように形成
し、この保護膜を付加容量用電極に接続したことを特徴
とする。
【００１３】本件第５発明は、基板上に形成されるゲー
ト電極、ゲート絶縁膜、半導体薄膜、ソース電極および
ドレイン電極から成る薄膜トランジスタと、そのドレイ
ン電極に接続される画素電極を備えるアクティブマトリ
ックス基板を製造するに際し、その画素電極の前記ドレ
イン電極との接続部を前記ゲート電極と同一材料の保護
膜によって被覆し、その保護膜と画素電極とを前記ゲー
ト絶縁膜と同一材料の絶縁膜で被覆し、その画素電極の
ドレイン電極との接続部を覆う絶縁膜と保護膜とを貫通
するコンタクトホールを形成し、このコンタクトホール
を介しドレイン電極を画素電極に接続させることを特徴
とする。
ト電極、ゲート絶縁膜、半導体薄膜、ソース電極および
ドレイン電極から成る薄膜トランジスタと、そのドレイ
ン電極に接続される画素電極を備えるアクティブマトリ
ックス基板を製造するに際し、その画素電極の前記ドレ
イン電極との接続部を前記ゲート電極と同一材料の保護
膜によって被覆し、その保護膜と画素電極とを前記ゲー
ト絶縁膜と同一材料の絶縁膜で被覆し、その画素電極の
ドレイン電極との接続部を覆う絶縁膜と保護膜とを貫通
するコンタクトホールを形成し、このコンタクトホール
を介しドレイン電極を画素電極に接続させることを特徴
とする。
【００１４】本件第６発明は、基板上に形成されるゲー
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタと、そのドレイン
電極に接続される画素電極と、この画素電極に接続する
付加容量用電極を備えるアクティブマトリックス基板を
製造するに際し、その画素電極の前記付加容量用電極と
の接続部を前記ゲート電極と同一材料の保護膜によって
被覆し、その保護膜と画素電極とを前記ゲート絶縁膜と
同一材料の絶縁膜で被覆し、その画素電極の付加容量用
電極との接続部を覆う絶縁膜と保護膜とを貫通するコン
タクトホールを形成し、このコンタクトホールを介し付
加容量用電極を画素電極に接続させることを特徴とす
る。
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタと、そのドレイン
電極に接続される画素電極と、この画素電極に接続する
付加容量用電極を備えるアクティブマトリックス基板を
製造するに際し、その画素電極の前記付加容量用電極と
の接続部を前記ゲート電極と同一材料の保護膜によって
被覆し、その保護膜と画素電極とを前記ゲート絶縁膜と
同一材料の絶縁膜で被覆し、その画素電極の付加容量用
電極との接続部を覆う絶縁膜と保護膜とを貫通するコン
タクトホールを形成し、このコンタクトホールを介し付
加容量用電極を画素電極に接続させることを特徴とす
る。
【００１５】本件第７発明は、基板上に形成されるゲー
ト電極、ゲート絶縁膜、半導体薄膜、ソース電極および
ドレイン電極から成る薄膜トランジスタと、そのドレイ
ン電極に接続される画素電極とを備えるアクティブマト
リックス基板を製造するに際し、その画素電極の上面全
域を前記ゲート電極と同一材料の保護膜によって被覆
し、その保護膜を前記ゲート絶縁膜と同一材料の絶縁膜
で被覆し、その画素電極のドレイン電極との接続部を覆
う絶縁膜と保護膜とを貫通するコンタクトホールを形成
し、このコンタクトホールを介しドレイン電極を画素電
極に接続させることを特徴とする。その画素電極上の表
示領域部分を被覆する保護膜の除去を、その画素電極の
ドレイン電極との接続部を覆う絶縁膜と保護膜とを貫通
するコンタクトホールの形成と同時に行なうのが好まし
い。
ト電極、ゲート絶縁膜、半導体薄膜、ソース電極および
ドレイン電極から成る薄膜トランジスタと、そのドレイ
ン電極に接続される画素電極とを備えるアクティブマト
リックス基板を製造するに際し、その画素電極の上面全
域を前記ゲート電極と同一材料の保護膜によって被覆
し、その保護膜を前記ゲート絶縁膜と同一材料の絶縁膜
で被覆し、その画素電極のドレイン電極との接続部を覆
う絶縁膜と保護膜とを貫通するコンタクトホールを形成
し、このコンタクトホールを介しドレイン電極を画素電
極に接続させることを特徴とする。その画素電極上の表
示領域部分を被覆する保護膜の除去を、その画素電極の
ドレイン電極との接続部を覆う絶縁膜と保護膜とを貫通
するコンタクトホールの形成と同時に行なうのが好まし
い。
【００１６】本件第８発明は、基板上に形成されるゲー
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタと、そのドレイン
電極に接続される画素電極と、この画素電極に接続する
付加容量用電極を備えるアクティブマトリックス基板を
製造するに際し、その画素電極の上面全域を前記ゲート
電極と同一材料の保護膜によって被覆し、その保護膜と
画素電極とを前記ゲート絶縁膜と同一材料の絶縁膜で被
覆し、その画素電極の付加容量用電極との接続部を覆う
絶縁膜と保護膜とを貫通するコンタクトホールを形成
し、このコンタクトホールを介しドレイン電極または付
加容量用電極を画素電極に接続させることを特徴とす
る。その画素電極上の表示領域部分を被覆する保護膜の
除去を、その画素電極の付加容量用電極との接続部を覆
う絶縁膜と保護膜とを貫通するコンタクトホールの形成
と同時に行なうのが好ましい。
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極からなる薄膜トランジスタと、そのドレイン
電極に接続される画素電極と、この画素電極に接続する
付加容量用電極を備えるアクティブマトリックス基板を
製造するに際し、その画素電極の上面全域を前記ゲート
電極と同一材料の保護膜によって被覆し、その保護膜と
画素電極とを前記ゲート絶縁膜と同一材料の絶縁膜で被
覆し、その画素電極の付加容量用電極との接続部を覆う
絶縁膜と保護膜とを貫通するコンタクトホールを形成
し、このコンタクトホールを介しドレイン電極または付
加容量用電極を画素電極に接続させることを特徴とす
る。その画素電極上の表示領域部分を被覆する保護膜の
除去を、その画素電極の付加容量用電極との接続部を覆
う絶縁膜と保護膜とを貫通するコンタクトホールの形成
と同時に行なうのが好ましい。
【００１７】その画素電極の材料とゲート電極の材料と
を同時にパターニングするのが好ましい。
を同時にパターニングするのが好ましい。
【００１８】
【作用】本件第１発明によれば、画素電極におけるドレ
イン電極との接続部周縁部に金属材料から保護膜を形成
したことにより、ドレイン電極と保護膜が接触し、ドレ
イン電極と画素電極との接触面積がコンタクトホールの
面積のみでなく、その保護膜と画素電極との接触面積も
加えた面積にまで大きくできる。これにより、ドレイン
電極と画素電極との接触抵抗を小さくできる。また、そ
のコンタクトホールの開口面積は、アクティブマトリッ
クス基板の開口率を上げるために制限されるが、その保
護膜はブラックマトリックスやドレイン電極によりかく
されたいわばデッドスペースを利用して形成できるの
で、コンタクトホールの開口面積を大きくすることなく
（すなわち開口率を下げることなく）、ドレイン電極と
画素電極との接触面積を大きくして接触抵抗を小さくで
きる。すなわち、図４に示すように、保護膜４′と絶縁
膜５とを貫通するコンタクトホール１３を介し、ドレイ
ン電極１０を画素電極１２に接続する場合、ドレイン電
極１０の端面を図中破線Ｋで示すようにコンタクトホー
ル１３の内周面と同一とすることは現実には困難であ
り、その端面はコンタクトホール１３の内周面よりも外
方に位置する。そのため、ドレイン電極１０によりかく
されたデッドスペースを利用して保護膜４′を形成でき
る。
イン電極との接続部周縁部に金属材料から保護膜を形成
したことにより、ドレイン電極と保護膜が接触し、ドレ
イン電極と画素電極との接触面積がコンタクトホールの
面積のみでなく、その保護膜と画素電極との接触面積も
加えた面積にまで大きくできる。これにより、ドレイン
電極と画素電極との接触抵抗を小さくできる。また、そ
のコンタクトホールの開口面積は、アクティブマトリッ
クス基板の開口率を上げるために制限されるが、その保
護膜はブラックマトリックスやドレイン電極によりかく
されたいわばデッドスペースを利用して形成できるの
で、コンタクトホールの開口面積を大きくすることなく
（すなわち開口率を下げることなく）、ドレイン電極と
画素電極との接触面積を大きくして接触抵抗を小さくで
きる。すなわち、図４に示すように、保護膜４′と絶縁
膜５とを貫通するコンタクトホール１３を介し、ドレイ
ン電極１０を画素電極１２に接続する場合、ドレイン電
極１０の端面を図中破線Ｋで示すようにコンタクトホー
ル１３の内周面と同一とすることは現実には困難であ
り、その端面はコンタクトホール１３の内周面よりも外
方に位置する。そのため、ドレイン電極１０によりかく
されたデッドスペースを利用して保護膜４′を形成でき
る。
【００１９】本件第２発明によれば、画素電極における
付加容量用電極との接続部周縁部に金属材料から保護膜
を形成したことにより、付加容量用電極と保護膜が接触
し、付加容量用電極と画素電極との接触面積がコンタク
トホールの面積のみでなく、その保護膜と画素電極との
接触面積も加えた面積にまで大きくできる。これによ
り、付加容量用電極と画素電極との接触抵抗を小さくで
きる。また、その保護膜は上記同様にブラックマトリッ
クスや付加容量用電極によりかくされたデッドスペース
を利用して形成できるので、アクティブマトリックス基
板を構成要素とする表示パネルの開口率を下げることな
くその接触抵抗を小さくできる。
付加容量用電極との接続部周縁部に金属材料から保護膜
を形成したことにより、付加容量用電極と保護膜が接触
し、付加容量用電極と画素電極との接触面積がコンタク
トホールの面積のみでなく、その保護膜と画素電極との
接触面積も加えた面積にまで大きくできる。これによ
り、付加容量用電極と画素電極との接触抵抗を小さくで
きる。また、その保護膜は上記同様にブラックマトリッ
クスや付加容量用電極によりかくされたデッドスペース
を利用して形成できるので、アクティブマトリックス基
板を構成要素とする表示パネルの開口率を下げることな
くその接触抵抗を小さくできる。
【００２０】本件第３発明、第４発明によれば、画素電
極上の縁部に中央部を囲む金属材料からなる保護膜を形
成し、この保護膜をドレイン電極に接続したことによ
り、ドレイン電極と画素電極との接触面積または付加容
量用電極と画素電極との接触面積がコンタクトホールの
面積のみでなく、その保護膜と画素電極との接触面積も
加えた面積にまで大きくできる。これにより、ドレイン
電極と画素電極との接触抵抗または付加容量用電極と画
素電極との接触抵抗を小さくできる。また、画素電極上
の縁部はブラックマトリックスにより覆われることか
ら、アクティブマトリックス基板を構成要素とする表示
パネルの開口率を下げることなくその接触抵抗を小さく
できる。
極上の縁部に中央部を囲む金属材料からなる保護膜を形
成し、この保護膜をドレイン電極に接続したことによ
り、ドレイン電極と画素電極との接触面積または付加容
量用電極と画素電極との接触面積がコンタクトホールの
面積のみでなく、その保護膜と画素電極との接触面積も
加えた面積にまで大きくできる。これにより、ドレイン
電極と画素電極との接触抵抗または付加容量用電極と画
素電極との接触抵抗を小さくできる。また、画素電極上
の縁部はブラックマトリックスにより覆われることか
ら、アクティブマトリックス基板を構成要素とする表示
パネルの開口率を下げることなくその接触抵抗を小さく
できる。
【００２１】本件第５発明、第６発明によれば、ゲート
絶縁膜を多層構造とし、その一層目を酸化物系絶縁膜と
し、二層目を高温で成膜される窒化物系絶縁膜とした場
合でも、画素電極とドレイン電極との接触抵抗が高くな
ったり、画素電極のシート抵抗が高くなるのを防止でき
る。これは、その酸化物系絶縁膜によって画素電極を被
覆するに先立って、ゲート電極と同一材料の保護膜によ
って画素電極のドレイン電極との接続部または画素電極
の付加容量用電極との接続部を被覆するので、その接続
部は酸化物系絶縁膜と直接に接することはなく、その酸
化物系絶縁膜からダメージを受けるのを防止できるから
である。その画素電極のドレイン電極との接続部または
画素電極の付加容量用電極との接続部をゲート電極材料
と同一材料の保護膜によって被覆することで、その保護
膜の形成をゲート電極の形成と同時に行なうことができ
るので、製造工程を増加させることはない。
絶縁膜を多層構造とし、その一層目を酸化物系絶縁膜と
し、二層目を高温で成膜される窒化物系絶縁膜とした場
合でも、画素電極とドレイン電極との接触抵抗が高くな
ったり、画素電極のシート抵抗が高くなるのを防止でき
る。これは、その酸化物系絶縁膜によって画素電極を被
覆するに先立って、ゲート電極と同一材料の保護膜によ
って画素電極のドレイン電極との接続部または画素電極
の付加容量用電極との接続部を被覆するので、その接続
部は酸化物系絶縁膜と直接に接することはなく、その酸
化物系絶縁膜からダメージを受けるのを防止できるから
である。その画素電極のドレイン電極との接続部または
画素電極の付加容量用電極との接続部をゲート電極材料
と同一材料の保護膜によって被覆することで、その保護
膜の形成をゲート電極の形成と同時に行なうことができ
るので、製造工程を増加させることはない。
【００２２】本件第７発明、第８発明によれば、ゲート
絶縁膜を多層構造とし、その一層目を酸化物系絶縁膜と
し、二層目を高温で成膜される窒化物系絶縁膜とした場
合でも、その絶縁膜によって画素電極を被覆するに先立
って、ゲート電極と同一材料の保護膜によって画素電極
の上面全域を被覆するので、その画素電極の上面全域は
酸化物系絶縁膜と直接に接することはなく、その酸化物
系絶縁膜からダメージを受けるのを防止でき、画素電極
とドレイン電極との接触抵抗または画素電極と付加容量
用電極との接触抵抗が高くなったり、画素電極のシート
抵抗が高くなるのを防止できる。その保護膜をゲート電
極材料と同一材料とすることで、その保護膜の形成をゲ
ート電極の形成と同時に行なうことができるので、製造
工程を増加させることはない。
絶縁膜を多層構造とし、その一層目を酸化物系絶縁膜と
し、二層目を高温で成膜される窒化物系絶縁膜とした場
合でも、その絶縁膜によって画素電極を被覆するに先立
って、ゲート電極と同一材料の保護膜によって画素電極
の上面全域を被覆するので、その画素電極の上面全域は
酸化物系絶縁膜と直接に接することはなく、その酸化物
系絶縁膜からダメージを受けるのを防止でき、画素電極
とドレイン電極との接触抵抗または画素電極と付加容量
用電極との接触抵抗が高くなったり、画素電極のシート
抵抗が高くなるのを防止できる。その保護膜をゲート電
極材料と同一材料とすることで、その保護膜の形成をゲ
ート電極の形成と同時に行なうことができるので、製造
工程を増加させることはない。
【００２３】本件第５発明〜第８発明において、基板と
ゲート絶縁膜を透明としてゲート電極材料を不透明とす
ることで、そのコンタクトホールが貫通したか否かは、
そのコンタクトホールを光が通過するか否かにより判断
できる。また、画素電極材料とゲート電極材料とを同時
にパターニングすることで、個別にパターニングする場
合に比べパターニング時のマスク枚数を少なくして製造
工程を短くできる。
ゲート絶縁膜を透明としてゲート電極材料を不透明とす
ることで、そのコンタクトホールが貫通したか否かは、
そのコンタクトホールを光が通過するか否かにより判断
できる。また、画素電極材料とゲート電極材料とを同時
にパターニングすることで、個別にパターニングする場
合に比べパターニング時のマスク枚数を少なくして製造
工程を短くできる。
【００２４】
【実施例】図１〜図３を参照して本発明の第１実施例を
説明する。
説明する。
【００２５】図１、図２に示すアクティブマトリックス
型ＬＣＤの画素駆動用薄膜トランジスタ１は逆スタガー
構造であって、ガラス等の透明基板２上に透明な下地膜
３を介し形成される不透明なゲート電極（図２において
破線で示す）４と、このゲート電極４上に形成される透
明なゲート絶縁膜５と、このゲート絶縁膜５上に形成さ
れる半導体薄膜（図２において２点鎖線で示す）６と、
この半導体薄膜６上に形成される透明なエッチングスト
ッパー７と、その半導体薄膜６上に形成されるｎ+ 型半
導体薄膜８と、このｎ+ 型半導体薄膜８上に形成される
不透明なソース、ドレイン電極（図２において１点鎖線
で示す）９、１０と、基板全体を覆う透明なパッシベー
ション膜１１とを備える。
型ＬＣＤの画素駆動用薄膜トランジスタ１は逆スタガー
構造であって、ガラス等の透明基板２上に透明な下地膜
３を介し形成される不透明なゲート電極（図２において
破線で示す）４と、このゲート電極４上に形成される透
明なゲート絶縁膜５と、このゲート絶縁膜５上に形成さ
れる半導体薄膜（図２において２点鎖線で示す）６と、
この半導体薄膜６上に形成される透明なエッチングスト
ッパー７と、その半導体薄膜６上に形成されるｎ+ 型半
導体薄膜８と、このｎ+ 型半導体薄膜８上に形成される
不透明なソース、ドレイン電極（図２において１点鎖線
で示す）９、１０と、基板全体を覆う透明なパッシベー
ション膜１１とを備える。
【００２６】その基板２上に下地膜３を介し透明な画素
電極（図２において実線で示す）１２が形成され、この
画素電極１２に、前記ドレイン電極１０がコンタクトホ
ール１３を介し接続されると共にＬＣＤの画素容量を補
う付加容量用の不透明な電極（図２において１点鎖線で
示す）１４がコンタクトホール１５を介し接続される。
その画素電極１２とドレイン電極１０との接続部の周縁
部、および、その画素電極１２と付加容量用電極１４と
の接続部の周縁部は、前記ゲート電極４と同一材料の保
護膜４′、４″によって被覆されている。また、その画
素電極１２の全域はゲート絶縁膜５と同一材料の画素被
覆膜５′によって被覆され、これにより、その保護膜
４′、４″は画素電極１２と画素被覆膜５′との間に挟
み込まれている。
電極（図２において実線で示す）１２が形成され、この
画素電極１２に、前記ドレイン電極１０がコンタクトホ
ール１３を介し接続されると共にＬＣＤの画素容量を補
う付加容量用の不透明な電極（図２において１点鎖線で
示す）１４がコンタクトホール１５を介し接続される。
その画素電極１２とドレイン電極１０との接続部の周縁
部、および、その画素電極１２と付加容量用電極１４と
の接続部の周縁部は、前記ゲート電極４と同一材料の保
護膜４′、４″によって被覆されている。また、その画
素電極１２の全域はゲート絶縁膜５と同一材料の画素被
覆膜５′によって被覆され、これにより、その保護膜
４′、４″は画素電極１２と画素被覆膜５′との間に挟
み込まれている。
【００２７】そのゲート絶縁膜５および画素被覆膜５′
は二層とされ、ピンホール等の欠陥に対し強い冗長構造
とされると共に誘電率の向上が図られている。一層目の
膜材料は酸化物系絶縁膜５ａとされ、二層目の膜材料は
窒化物系絶縁膜５ｂとされている。
は二層とされ、ピンホール等の欠陥に対し強い冗長構造
とされると共に誘電率の向上が図られている。一層目の
膜材料は酸化物系絶縁膜５ａとされ、二層目の膜材料は
窒化物系絶縁膜５ｂとされている。
【００２８】図３を参照して上記第１実施例のアクティ
ブマトリックス基板の製造方法を説明する。まず、図３
の（１）に示すように、ほう珪酸ガラス等の透明基板２
の表面側に下地膜３をスパッタ法等により成膜し、この
下地膜３上に画素電極材料をスパッタ法等により成膜す
ると共にフォトリソグラフィにより所定形状にパターニ
ングして画素電極１２を形成する。その、下地膜３の材
料としては例えばＳｉＯ2 を用いることができる。その
画素電極１２の材料としては例えばＩＴＯ、ＺｎＯ2 、
ＳｎＯ2 等を用いることができ、膜厚は１０００Å程度
にすることができる。
ブマトリックス基板の製造方法を説明する。まず、図３
の（１）に示すように、ほう珪酸ガラス等の透明基板２
の表面側に下地膜３をスパッタ法等により成膜し、この
下地膜３上に画素電極材料をスパッタ法等により成膜す
ると共にフォトリソグラフィにより所定形状にパターニ
ングして画素電極１２を形成する。その、下地膜３の材
料としては例えばＳｉＯ2 を用いることができる。その
画素電極１２の材料としては例えばＩＴＯ、ＺｎＯ2 、
ＳｎＯ2 等を用いることができ、膜厚は１０００Å程度
にすることができる。
【００２９】次に、図３の（２）に示すように、その下
地膜３および画素電極１２の上にゲート電極材料をスパ
ッタリング法等により成膜すると共にフォトリソグラフ
ィにより所定形状にパターニングしてゲート電極４を形
成する。そのパターニングの際に、画素電極１２上のド
レイン電極１０および付加容量用電極１４との接続部と
その周縁部とにゲート電極材料をエッチングすることな
く残し、これによって、その接続部とその周縁部とをゲ
ート電極４と同一材料の保護膜４′、４″により被覆す
る。そのゲート電極材料としては低抵抗な金属材料が好
ましく、例えば一層目をＮｂＮとし二層目をＴａとした
り、一層目をＴａＮとし二層目をＴａとしたり、一層目
をＴｉとし二層目をＡｌとしたり、Ｃｒ単層とすること
ができ、その膜厚は５００Å〜１５００Å程度にするこ
とができる。なお、後述のようにゲート絶縁膜５と画素
被覆膜５′の材料として高温下で成膜されるＳｉＮｘ等
を用いる場合、ゲート電極材料が熱により画素電極１２
を構成するＩＴＯ等と反応して体積が膨張し剥離を生じ
ることがないように、Ｔａ単層等はゲート電極材料とし
て用いない方がよい。また、後述のようにコンタクトホ
ール１３、１５をドライエッチングにより形成する場
合、ゲート電極材料が熱により画素電極１２を構成する
ＩＴＯ等と反応して界面にドライエッチングでは除去で
きない絶縁膜を生成することがないように、Ａｌ単層等
はゲート電極材料として用いない方がよい。
地膜３および画素電極１２の上にゲート電極材料をスパ
ッタリング法等により成膜すると共にフォトリソグラフ
ィにより所定形状にパターニングしてゲート電極４を形
成する。そのパターニングの際に、画素電極１２上のド
レイン電極１０および付加容量用電極１４との接続部と
その周縁部とにゲート電極材料をエッチングすることな
く残し、これによって、その接続部とその周縁部とをゲ
ート電極４と同一材料の保護膜４′、４″により被覆す
る。そのゲート電極材料としては低抵抗な金属材料が好
ましく、例えば一層目をＮｂＮとし二層目をＴａとした
り、一層目をＴａＮとし二層目をＴａとしたり、一層目
をＴｉとし二層目をＡｌとしたり、Ｃｒ単層とすること
ができ、その膜厚は５００Å〜１５００Å程度にするこ
とができる。なお、後述のようにゲート絶縁膜５と画素
被覆膜５′の材料として高温下で成膜されるＳｉＮｘ等
を用いる場合、ゲート電極材料が熱により画素電極１２
を構成するＩＴＯ等と反応して体積が膨張し剥離を生じ
ることがないように、Ｔａ単層等はゲート電極材料とし
て用いない方がよい。また、後述のようにコンタクトホ
ール１３、１５をドライエッチングにより形成する場
合、ゲート電極材料が熱により画素電極１２を構成する
ＩＴＯ等と反応して界面にドライエッチングでは除去で
きない絶縁膜を生成することがないように、Ａｌ単層等
はゲート電極材料として用いない方がよい。
【００３０】次に、図３の（３）に示すように、ゲート
絶縁膜５、画素被覆膜５′、半導体薄膜６およびエッチ
ングストッパー７の各材料を成膜し、その半導体薄膜６
とエッチングストッパー７とをフォトリソグラフィによ
り島状にパターニングする。これにより、前記保護膜
４′、４″は画素電極１２と画素被覆膜５′とにより挟
み込まれる。そのゲート絶縁膜５と画素被覆膜５′は同
時に成膜すると共に膜厚は２０００Å〜６０００Å程度
にすることができ、そのゲート絶縁膜５と画素被覆膜
５′の一層目を構成する酸化物系絶縁膜５ａとしては例
えばＴａＯｘ、ＳｉＯ2 等を用いることができ、二層目
を構成する窒化物系絶縁膜５ｂの材料としては例えばＳ
ｉＮｘを用いることができる。その半導体薄膜６の膜厚
は１００Å〜１０００Å程度にすることができ、その材
料としては例えば不純物をドープされていない水素化非
晶質シリコンを用いることができる。そのエッチングス
トッパー７の膜厚は１０００Å程度にすることができ、
その材料としては例えばＳｉＮｘを用いることができ
る。また、その酸化物系絶縁膜５ａは例えばスパッタリ
ング法により成膜でき、その窒化物系絶縁膜５ｂ、半導
体薄膜６およびエッチングストッパー７は例えばプラズ
マＣＶＤ法により成膜できる。
絶縁膜５、画素被覆膜５′、半導体薄膜６およびエッチ
ングストッパー７の各材料を成膜し、その半導体薄膜６
とエッチングストッパー７とをフォトリソグラフィによ
り島状にパターニングする。これにより、前記保護膜
４′、４″は画素電極１２と画素被覆膜５′とにより挟
み込まれる。そのゲート絶縁膜５と画素被覆膜５′は同
時に成膜すると共に膜厚は２０００Å〜６０００Å程度
にすることができ、そのゲート絶縁膜５と画素被覆膜
５′の一層目を構成する酸化物系絶縁膜５ａとしては例
えばＴａＯｘ、ＳｉＯ2 等を用いることができ、二層目
を構成する窒化物系絶縁膜５ｂの材料としては例えばＳ
ｉＮｘを用いることができる。その半導体薄膜６の膜厚
は１００Å〜１０００Å程度にすることができ、その材
料としては例えば不純物をドープされていない水素化非
晶質シリコンを用いることができる。そのエッチングス
トッパー７の膜厚は１０００Å程度にすることができ、
その材料としては例えばＳｉＮｘを用いることができ
る。また、その酸化物系絶縁膜５ａは例えばスパッタリ
ング法により成膜でき、その窒化物系絶縁膜５ｂ、半導
体薄膜６およびエッチングストッパー７は例えばプラズ
マＣＶＤ法により成膜できる。
【００３１】次に、図３の（４）に示すように、エッチ
ングストッパー７をトランジスタ１のチャネル部に対応
してパターニングし、ｎ+ 型半導体薄膜８を例えばプラ
ズマＣＶＤ法により１００Å〜１０００Å程度の厚さで
成膜すると共に半導体薄膜６上に位置するようパターニ
ングする。そのｎ+ 型半導体薄膜８の材料としては例え
ばリン等をドープされたマイクロクリスタルシリコンや
水素化非晶質シリコンを用いることができる。
ングストッパー７をトランジスタ１のチャネル部に対応
してパターニングし、ｎ+ 型半導体薄膜８を例えばプラ
ズマＣＶＤ法により１００Å〜１０００Å程度の厚さで
成膜すると共に半導体薄膜６上に位置するようパターニ
ングする。そのｎ+ 型半導体薄膜８の材料としては例え
ばリン等をドープされたマイクロクリスタルシリコンや
水素化非晶質シリコンを用いることができる。
【００３２】次に、図３の（５）に示すように、保護膜
４′、４″と画素被覆膜５′とを貫通するコンタクトホ
ール１３、１５を例えばドライエッチングによりパター
ニングする。
４′、４″と画素被覆膜５′とを貫通するコンタクトホ
ール１３、１５を例えばドライエッチングによりパター
ニングする。
【００３３】しかる後に、図１に示すように、電極用材
料をスパッタリング法等により成膜してパターニングす
ることでソース電極９、ドレイン電極１０および付加容
量用電極１４を形成し、そのドレイン電極１０と付加容
量用電極１４をコンタクトホール１３、１５を介し画素
電極１２に接続させる。しかる後にパッシベーション膜
１１をプラズマＣＶＤ法等により成膜する。そのソース
電極９、ドレイン電極１０および付加容量用電極１４は
同時に成膜でき、その材料としては例えばＴｉなどの単
層構造やまたは例えば一層目をＭｏＳｉとし二層目をＡ
ｌとするといったような多層構造にできる。そのパッシ
ベーション膜１１の材料としては例えばＳｉＮｘを用い
ることができる。
料をスパッタリング法等により成膜してパターニングす
ることでソース電極９、ドレイン電極１０および付加容
量用電極１４を形成し、そのドレイン電極１０と付加容
量用電極１４をコンタクトホール１３、１５を介し画素
電極１２に接続させる。しかる後にパッシベーション膜
１１をプラズマＣＶＤ法等により成膜する。そのソース
電極９、ドレイン電極１０および付加容量用電極１４は
同時に成膜でき、その材料としては例えばＴｉなどの単
層構造やまたは例えば一層目をＭｏＳｉとし二層目をＡ
ｌとするといったような多層構造にできる。そのパッシ
ベーション膜１１の材料としては例えばＳｉＮｘを用い
ることができる。
【００３４】上記第１実施例の構成によれば、ゲート絶
縁膜５と画素被覆膜５′の一層目を酸化物系絶縁膜５ａ
とし、二層目を高温で形成される窒化物系絶縁膜５ｂと
した場合でも、画素電極１２とドレイン電極１０や付加
容量用電極１４との接触抵抗が高くなったり、画素電極
１２のシート抵抗が高くなるのを防止できる。これは、
その酸化物系絶縁膜５ａによって画素電極１２を被覆す
るに先立って、ゲート電極４と同一材料の保護膜４′、
４″によって画素電極１２のドレイン電極１０および付
加容量用電極１４との接続部を被覆するので、その接続
部は酸化物系絶縁膜５ａと直接に接することはなく、そ
の酸化物系絶縁膜５ａからダメージを受けるのを防止で
きるからである。また、画素電極１２におけるドレイン
電極１０および付加容量用電極１４との接続部周縁部に
保護膜４′、４″を形成したことにより、ドレイン電極
１０と保護膜４′が接触し、また、付加容量用電極１４
と保護膜４″とが接触し、ドレイン電極１０と画素電極
１２との接触面積および付加容量用電極１４と画素電極
１２との接触面積がコンタクトホール１３、１５の面積
のみでなく、その保護膜４′、４″と画素電極１２との
接触面積も加えた面積にまで大きくできる。これによ
り、ドレイン電極１０と画素電極１２との接触抵抗およ
び付加容量用電極１４と画素電極１２との接触抵抗を小
さくできる。また、そのコンタクトホール１３、１５の
開口面積は、アクティブマトリックス基板を構成要素と
する表示パネルの開口率を上げるために制限されるが、
その保護膜４′、４″はブラックマトリックスやドレイ
ン電極１０や付加容量用電極１４によりかくされたいわ
ばデッドスペースを利用して形成できるので、コンタク
トホール１３、１５の開口面積を大きくすることなく
（すなわち表示パネルの開口率を下げることなく）、ド
レイン電極１０と画素電極との間および付加容量用電極
１４と画素電極１２との間で接触面積を大きくして接触
抵抗を小さくできる。その保護膜４′、４″はゲート電
極４と同時に形成されるので、製造工程が増加すること
はない。
縁膜５と画素被覆膜５′の一層目を酸化物系絶縁膜５ａ
とし、二層目を高温で形成される窒化物系絶縁膜５ｂと
した場合でも、画素電極１２とドレイン電極１０や付加
容量用電極１４との接触抵抗が高くなったり、画素電極
１２のシート抵抗が高くなるのを防止できる。これは、
その酸化物系絶縁膜５ａによって画素電極１２を被覆す
るに先立って、ゲート電極４と同一材料の保護膜４′、
４″によって画素電極１２のドレイン電極１０および付
加容量用電極１４との接続部を被覆するので、その接続
部は酸化物系絶縁膜５ａと直接に接することはなく、そ
の酸化物系絶縁膜５ａからダメージを受けるのを防止で
きるからである。また、画素電極１２におけるドレイン
電極１０および付加容量用電極１４との接続部周縁部に
保護膜４′、４″を形成したことにより、ドレイン電極
１０と保護膜４′が接触し、また、付加容量用電極１４
と保護膜４″とが接触し、ドレイン電極１０と画素電極
１２との接触面積および付加容量用電極１４と画素電極
１２との接触面積がコンタクトホール１３、１５の面積
のみでなく、その保護膜４′、４″と画素電極１２との
接触面積も加えた面積にまで大きくできる。これによ
り、ドレイン電極１０と画素電極１２との接触抵抗およ
び付加容量用電極１４と画素電極１２との接触抵抗を小
さくできる。また、そのコンタクトホール１３、１５の
開口面積は、アクティブマトリックス基板を構成要素と
する表示パネルの開口率を上げるために制限されるが、
その保護膜４′、４″はブラックマトリックスやドレイ
ン電極１０や付加容量用電極１４によりかくされたいわ
ばデッドスペースを利用して形成できるので、コンタク
トホール１３、１５の開口面積を大きくすることなく
（すなわち表示パネルの開口率を下げることなく）、ド
レイン電極１０と画素電極との間および付加容量用電極
１４と画素電極１２との間で接触面積を大きくして接触
抵抗を小さくできる。その保護膜４′、４″はゲート電
極４と同時に形成されるので、製造工程が増加すること
はない。
【００３５】画素電極として膜厚１０００ÅのＩＴＯを
用い、ゲート絶縁膜と画素被覆膜を構成する酸化物系絶
縁膜としてＴａＯｘを用い、窒化物系絶縁膜としてＳｉ
Ｎｘを用いて３２０〜４００℃程度で成膜し、ゲート電
極と保護膜として一層目にＮｂＮを二層目にＴａを用
い、ドレイン電極として一層目にＭｏＳｉを二層目にＡ
ｌを用い、画素電極とドレイン電極とのコンタクトホー
ルの面積を９００μｍ2とした場合において、上記実施
例と従来例とで、画素電極のドレイン電極との接触抵抗
ならびに画素電極のシート抵抗を測定した。その接触抵
抗は従来例では３０Ω／９００μｍ2 以上であったのに
対し実施例では１０Ω／９００μｍ2 であり、そのシー
ト抵抗は従来例では１００〜１０００Ω／□の範囲でば
らつきがあり１０００Ω／□を超える部分もあったのに
対し実施例では略２０Ω／□と均一であり２０Ω／□を
超える部分はなかった。
用い、ゲート絶縁膜と画素被覆膜を構成する酸化物系絶
縁膜としてＴａＯｘを用い、窒化物系絶縁膜としてＳｉ
Ｎｘを用いて３２０〜４００℃程度で成膜し、ゲート電
極と保護膜として一層目にＮｂＮを二層目にＴａを用
い、ドレイン電極として一層目にＭｏＳｉを二層目にＡ
ｌを用い、画素電極とドレイン電極とのコンタクトホー
ルの面積を９００μｍ2とした場合において、上記実施
例と従来例とで、画素電極のドレイン電極との接触抵抗
ならびに画素電極のシート抵抗を測定した。その接触抵
抗は従来例では３０Ω／９００μｍ2 以上であったのに
対し実施例では１０Ω／９００μｍ2 であり、そのシー
ト抵抗は従来例では１００〜１０００Ω／□の範囲でば
らつきがあり１０００Ω／□を超える部分もあったのに
対し実施例では略２０Ω／□と均一であり２０Ω／□を
超える部分はなかった。
【００３６】図５〜図７を参照して本発明の第２実施例
を説明する。
を説明する。
【００３７】図５、図６に示すアクティブマトリックス
型ＬＣＤの画素駆動用薄膜トランジスタ５１は逆スタガ
ー構造であって、ガラス等の透明基板５２上に透明な下
地膜５３を介し形成される不透明なゲート電極（図６に
おいて破線で示す）５４と、このゲート電極５４上に形
成される透明なゲート絶縁膜５５と、このゲート絶縁膜
５５上に形成される半導体薄膜（図２において２点鎖線
で示す）５６と、この半導体薄膜５６上に形成されるｎ
+ 型半導体薄膜５８と、このｎ+ 型半導体薄膜５８上に
形成される不透明なソース、ドレイン電極（図６におい
て１点鎖線で示す）５９、６０と、基板５２の表示領域
を除く部分を覆う透明なパッシベーション膜６１とを備
える。
型ＬＣＤの画素駆動用薄膜トランジスタ５１は逆スタガ
ー構造であって、ガラス等の透明基板５２上に透明な下
地膜５３を介し形成される不透明なゲート電極（図６に
おいて破線で示す）５４と、このゲート電極５４上に形
成される透明なゲート絶縁膜５５と、このゲート絶縁膜
５５上に形成される半導体薄膜（図２において２点鎖線
で示す）５６と、この半導体薄膜５６上に形成されるｎ
+ 型半導体薄膜５８と、このｎ+ 型半導体薄膜５８上に
形成される不透明なソース、ドレイン電極（図６におい
て１点鎖線で示す）５９、６０と、基板５２の表示領域
を除く部分を覆う透明なパッシベーション膜６１とを備
える。
【００３８】その基板５２上に下地膜５３を介し透明な
画素電極（図６において実線で示す）６２が形成され、
この画素電極６２に前記ドレイン電極６０がコンタクト
ホール６３を介し接続される。その画素電極６２上の縁
部全周に前記ゲート電極５４と同一材料の保護膜５４′
が画素電極６２の中央部を囲むように形成されている。
その保護膜５４′はゲート絶縁膜５５と同一材料の被覆
膜５５′によって被覆され、これにより、その保護膜５
４′は画素電極６２と被覆膜５５′との間に挟み込まれ
ている。
画素電極（図６において実線で示す）６２が形成され、
この画素電極６２に前記ドレイン電極６０がコンタクト
ホール６３を介し接続される。その画素電極６２上の縁
部全周に前記ゲート電極５４と同一材料の保護膜５４′
が画素電極６２の中央部を囲むように形成されている。
その保護膜５４′はゲート絶縁膜５５と同一材料の被覆
膜５５′によって被覆され、これにより、その保護膜５
４′は画素電極６２と被覆膜５５′との間に挟み込まれ
ている。
【００３９】そのゲート絶縁膜５５および被覆膜５５′
は二層とされ、ピンホール等の欠陥に対し強い冗長構造
とされると共に誘電率の向上が図られている。一層目の
膜材料は酸化物系絶縁膜５５ａとされ、二層目の膜材料
は窒化物系絶縁膜５５ｂとされている。
は二層とされ、ピンホール等の欠陥に対し強い冗長構造
とされると共に誘電率の向上が図られている。一層目の
膜材料は酸化物系絶縁膜５５ａとされ、二層目の膜材料
は窒化物系絶縁膜５５ｂとされている。
【００４０】図７を参照して上記第２実施例のアクティ
ブマトリックス基板の製造方法を説明する。まず、図７
の（１）に示すように、ほう珪酸ガラス等の透明基板５
２の表面側に下地膜５３をスパッタ法等により成膜し、
この下地膜５３上に画素電極６２の材料とゲート電極５
４の材料をスパッタリング法等により成膜する。その、
下地膜５３、画素電極５２、ゲート電極５４の材料およ
び膜厚は第１実施例と同様とできる。
ブマトリックス基板の製造方法を説明する。まず、図７
の（１）に示すように、ほう珪酸ガラス等の透明基板５
２の表面側に下地膜５３をスパッタ法等により成膜し、
この下地膜５３上に画素電極６２の材料とゲート電極５
４の材料をスパッタリング法等により成膜する。その、
下地膜５３、画素電極５２、ゲート電極５４の材料およ
び膜厚は第１実施例と同様とできる。
【００４１】次に、図７の（２）に示すように、その画
素電極材料とゲート電極材料とを同時にフォトリソグラ
フィによりパターニングして所定形状の画素電極６２と
ゲート電極５４とを形成する。このパターニングの際
に、その画素電極６２の上面全域を被覆するゲート電極
材料をエッチングすることなく保護膜５４′とし残存さ
せる。なお、ゲート電極５４と下地膜５３との間には画
素電極材料６２′が挟まれる。
素電極材料とゲート電極材料とを同時にフォトリソグラ
フィによりパターニングして所定形状の画素電極６２と
ゲート電極５４とを形成する。このパターニングの際
に、その画素電極６２の上面全域を被覆するゲート電極
材料をエッチングすることなく保護膜５４′とし残存さ
せる。なお、ゲート電極５４と下地膜５３との間には画
素電極材料６２′が挟まれる。
【００４２】次に、図７の（３）に示すように、ゲート
絶縁膜５５、被覆膜５５′、半導体薄膜５６、ｎ+ 型半
導体薄膜５８の各材料を成膜する。これにより、前記保
護膜５４′は画素電極１２と被覆膜５５′とにより挟み
込まれる。そのゲート絶縁膜５５と被覆膜５５′は同時
に成膜すると共に膜厚は２０００Å〜６０００Å程度に
することができ、そのゲート絶縁膜５５と被覆膜５５′
の一層目を構成する酸化物系絶縁膜５５ａとしては例え
ばＴａＯｘ、ＳｉＯ2 等を用いることができ、二層目を
構成する窒化物系絶縁膜５５ｂの材料としては例えばＳ
ｉＮｘを用いることができる。その半導体薄膜５６は二
層構造とでき、一層目を構成する半導体薄膜５６ａの膜
厚は１００Å〜１０００Å程度にすることができ、その
材料としては例えば不純物をドープされていない水素化
非晶質シリコンを用いることができ、二層目を構成する
半導体薄膜５６ｂの膜厚は１００Å〜１０００Å程度に
することができ、その材料としては例えばＣやＮ等をド
ープされることで耐エッチング性に優れた水素化非晶質
シリコンを用いることができる。そのｎ+ 型半導体薄膜
５８の膜厚は１００Å〜１０００Å程度にすることがで
き、その材料としては例えばリン等をドープされたマイ
クロクリスタルシリコンや水素化非晶質シリコンを用い
ることができる。また、その酸化物系絶縁膜５５ａは例
えばスパッタリング法により成膜でき、その窒化物系絶
縁膜５５ｂおよび半導体薄膜５６、ｎ+ 型半導体薄膜５
８は例えばプラズマＣＶＤ法により成膜できる。
絶縁膜５５、被覆膜５５′、半導体薄膜５６、ｎ+ 型半
導体薄膜５８の各材料を成膜する。これにより、前記保
護膜５４′は画素電極１２と被覆膜５５′とにより挟み
込まれる。そのゲート絶縁膜５５と被覆膜５５′は同時
に成膜すると共に膜厚は２０００Å〜６０００Å程度に
することができ、そのゲート絶縁膜５５と被覆膜５５′
の一層目を構成する酸化物系絶縁膜５５ａとしては例え
ばＴａＯｘ、ＳｉＯ2 等を用いることができ、二層目を
構成する窒化物系絶縁膜５５ｂの材料としては例えばＳ
ｉＮｘを用いることができる。その半導体薄膜５６は二
層構造とでき、一層目を構成する半導体薄膜５６ａの膜
厚は１００Å〜１０００Å程度にすることができ、その
材料としては例えば不純物をドープされていない水素化
非晶質シリコンを用いることができ、二層目を構成する
半導体薄膜５６ｂの膜厚は１００Å〜１０００Å程度に
することができ、その材料としては例えばＣやＮ等をド
ープされることで耐エッチング性に優れた水素化非晶質
シリコンを用いることができる。そのｎ+ 型半導体薄膜
５８の膜厚は１００Å〜１０００Å程度にすることがで
き、その材料としては例えばリン等をドープされたマイ
クロクリスタルシリコンや水素化非晶質シリコンを用い
ることができる。また、その酸化物系絶縁膜５５ａは例
えばスパッタリング法により成膜でき、その窒化物系絶
縁膜５５ｂおよび半導体薄膜５６、ｎ+ 型半導体薄膜５
８は例えばプラズマＣＶＤ法により成膜できる。
【００４３】次に、図７の（４）に示すように、その半
導体薄膜６とｎ+ 型半導体薄膜５８をフォトリソグラフ
ィにより島状にパターニングする。
導体薄膜６とｎ+ 型半導体薄膜５８をフォトリソグラフ
ィにより島状にパターニングする。
【００４４】次に、図７の（５）に示すように、保護膜
５４′と被覆膜５５′とを貫通するコンタクトホール６
３を例えばドライエッチングによりパターニングする。
５４′と被覆膜５５′とを貫通するコンタクトホール６
３を例えばドライエッチングによりパターニングする。
【００４５】次に、図７の（６）に示すように、電極用
材料をスパッタリング法等により成膜してパターニング
することでソース電極５９およびドレイン電極６０を形
成し、そのドレイン電極６０をコンタクトホール６３を
介し画素電極６２に接続させる。そのソース電極５９お
よびドレイン電極６０は同時に成膜でき、その材料とし
ては第１実施例と同様に例えば一層目をＭｏＳｉとし二
層目をＡｌとするといったような多層構造にできる。
材料をスパッタリング法等により成膜してパターニング
することでソース電極５９およびドレイン電極６０を形
成し、そのドレイン電極６０をコンタクトホール６３を
介し画素電極６２に接続させる。そのソース電極５９お
よびドレイン電極６０は同時に成膜でき、その材料とし
ては第１実施例と同様に例えば一層目をＭｏＳｉとし二
層目をＡｌとするといったような多層構造にできる。
【００４６】次に、図５に示すようにパッシベーション
膜６１を基板５２全体を覆うようにプラズマＣＶＤ法等
により成膜し、しかる後に、その画素電極６２の表示領
域部分を覆うパッシベーション膜６１と保護膜５４′と
被覆膜５５′の部分を除去する。そのパッシベーション
膜６１の材料としては第１実施例と同様に例えばＳｉＮ
ｘを用いることができる。
膜６１を基板５２全体を覆うようにプラズマＣＶＤ法等
により成膜し、しかる後に、その画素電極６２の表示領
域部分を覆うパッシベーション膜６１と保護膜５４′と
被覆膜５５′の部分を除去する。そのパッシベーション
膜６１の材料としては第１実施例と同様に例えばＳｉＮ
ｘを用いることができる。
【００４７】上記第２実施例の構成によれば、画素電極
６２上の縁部に中央部を囲むように形成された金属材料
からなる保護膜５４′は、この保護膜５４′に形成され
たコンタクトホール６３を介しドレイン電極６０に接続
されるので、ドレイン電極６０と画素電極６２との接触
面積がコンタクトホール６３の面積のみでなく、その保
護膜５４′と画素電極６２との接触面積も加えた面積に
まで大きくできる。これにより、ドレイン電極６０と画
素電極６２との接触抵抗を小さくできる。また、画素電
極６２上の縁部はブラックマトリックスにより覆われる
ことから、アクティブマトリックス基板を構成要素とす
る表示パネルの開口率を下げることなくその接触抵抗を
小さくできる。また、酸化物系絶縁膜５５ａによって画
素電極６２を被覆するに先立って、保護膜５４′によっ
て画素電極６２の上面全域を被覆するので、その画素電
極６２の上面全域は酸化物系絶縁膜５５ａと直接に接す
ることはなく、その酸化物系絶縁膜５５ａからダメージ
を受けるのを防止でき、画素電極６２とドレイン電極６
０との接触抵抗が高くなったり、画素電極６０のシート
抵抗が高くなるのを防止できる。その保護膜５４′をゲ
ート電極材料と同一材料とすることで、その保護膜５
４′の形成をゲート電極５４の形成と同時に行なうこと
ができるので、製造工程を増加させることはない。ま
た、画素電極材料とゲート電極材料とを同時にパターニ
ングすることで、個別に成膜してパターニングする場合
に比べパターニング時のマスク枚数を少なくして製造工
程を短くできる。また、画素電極６２の表示領域部分を
覆うパッシベーション膜６１と保護膜５４′と被覆膜５
５′の部分を除去しているので、ＴＮモードやＳＴＮモ
ードの液晶表示パネルを構成するための液晶配向膜を画
素電極６２上に直接コーティングすることができ、第１
実施例に比べ液晶駆動に用いる電力を低減できる。
６２上の縁部に中央部を囲むように形成された金属材料
からなる保護膜５４′は、この保護膜５４′に形成され
たコンタクトホール６３を介しドレイン電極６０に接続
されるので、ドレイン電極６０と画素電極６２との接触
面積がコンタクトホール６３の面積のみでなく、その保
護膜５４′と画素電極６２との接触面積も加えた面積に
まで大きくできる。これにより、ドレイン電極６０と画
素電極６２との接触抵抗を小さくできる。また、画素電
極６２上の縁部はブラックマトリックスにより覆われる
ことから、アクティブマトリックス基板を構成要素とす
る表示パネルの開口率を下げることなくその接触抵抗を
小さくできる。また、酸化物系絶縁膜５５ａによって画
素電極６２を被覆するに先立って、保護膜５４′によっ
て画素電極６２の上面全域を被覆するので、その画素電
極６２の上面全域は酸化物系絶縁膜５５ａと直接に接す
ることはなく、その酸化物系絶縁膜５５ａからダメージ
を受けるのを防止でき、画素電極６２とドレイン電極６
０との接触抵抗が高くなったり、画素電極６０のシート
抵抗が高くなるのを防止できる。その保護膜５４′をゲ
ート電極材料と同一材料とすることで、その保護膜５
４′の形成をゲート電極５４の形成と同時に行なうこと
ができるので、製造工程を増加させることはない。ま
た、画素電極材料とゲート電極材料とを同時にパターニ
ングすることで、個別に成膜してパターニングする場合
に比べパターニング時のマスク枚数を少なくして製造工
程を短くできる。また、画素電極６２の表示領域部分を
覆うパッシベーション膜６１と保護膜５４′と被覆膜５
５′の部分を除去しているので、ＴＮモードやＳＴＮモ
ードの液晶表示パネルを構成するための液晶配向膜を画
素電極６２上に直接コーティングすることができ、第１
実施例に比べ液晶駆動に用いる電力を低減できる。
【００４８】上記第１、第２実施例の構成によれば、コ
ンタクトホール１３、１５、６３は透明な被覆膜５′、
５５′だけでなく不透明な保護膜４′、４″、５４′も
貫通するので、そのコンタクトホール１３、１５、６３
がドライエッチングによる形成時に貫通したか否かは、
そのコンタクトホール１３、１５、６３を光が通過する
か否かにより判断でき、そのコンタクトホール１３、１
５、６３のエッチング終点の判定を確実に行なうことが
できる。
ンタクトホール１３、１５、６３は透明な被覆膜５′、
５５′だけでなく不透明な保護膜４′、４″、５４′も
貫通するので、そのコンタクトホール１３、１５、６３
がドライエッチングによる形成時に貫通したか否かは、
そのコンタクトホール１３、１５、６３を光が通過する
か否かにより判断でき、そのコンタクトホール１３、１
５、６３のエッチング終点の判定を確実に行なうことが
できる。
【００４９】なお、本発明は上記各実施例に限定されな
い。例えば、第１実施例では画素電極１２のドレイン電
極１０との接続部を覆う保護膜４′と付加容量用電極１
４との接続部を覆う保護膜４″とは互いに分離したが、
図２において３点鎖線で示すように画素電極１２の縁に
沿う連結部４ａを介し連なるようにしてもよい。これに
より、ドレイン電極１０と付加容量用電極１４との間の
抵抗を下げることができる。また、第２実施例では画素
電極６２の表示領域部分を覆うパッシベーション膜６１
と保護膜５４′と被覆膜５５′の部分を除去したが、図
７の（５）においてコンタクトホール６３の形成と同時
に保護膜５４′と被覆膜５５′とを除去し、画素電極６
２の表示領域部分はパッシベーション膜６１で覆うよう
にしてもよい。また、第２実施例では保護膜５４′を画
素電極６２上の縁部全周に形成したが、図８に示すよう
に、画素電極６２上の一側に沿う縁部を除いた縁部に保
護膜５４″を形成するようにして画素電極６２の中央部
を囲むようにしてもよい。また、画素電極の中央部を囲
む金属材料製保護膜を画素電極の縁部に形成する場合
に、その保護膜に付加容量用電極を、第１実施例と同様
に、画素電極を覆う絶縁膜と保護膜とを貫通するコンタ
クトホールを介し接続させてもよく、この場合に、その
保護膜をゲート電極材料と同一材料であって画素電極の
上面全域を被覆後にゲート電極材料と同時にパターニン
グされるものとし、また、そのコンタクトホールを表示
領域部分を被覆する保護膜の除去と同時に形成してもよ
い。
い。例えば、第１実施例では画素電極１２のドレイン電
極１０との接続部を覆う保護膜４′と付加容量用電極１
４との接続部を覆う保護膜４″とは互いに分離したが、
図２において３点鎖線で示すように画素電極１２の縁に
沿う連結部４ａを介し連なるようにしてもよい。これに
より、ドレイン電極１０と付加容量用電極１４との間の
抵抗を下げることができる。また、第２実施例では画素
電極６２の表示領域部分を覆うパッシベーション膜６１
と保護膜５４′と被覆膜５５′の部分を除去したが、図
７の（５）においてコンタクトホール６３の形成と同時
に保護膜５４′と被覆膜５５′とを除去し、画素電極６
２の表示領域部分はパッシベーション膜６１で覆うよう
にしてもよい。また、第２実施例では保護膜５４′を画
素電極６２上の縁部全周に形成したが、図８に示すよう
に、画素電極６２上の一側に沿う縁部を除いた縁部に保
護膜５４″を形成するようにして画素電極６２の中央部
を囲むようにしてもよい。また、画素電極の中央部を囲
む金属材料製保護膜を画素電極の縁部に形成する場合
に、その保護膜に付加容量用電極を、第１実施例と同様
に、画素電極を覆う絶縁膜と保護膜とを貫通するコンタ
クトホールを介し接続させてもよく、この場合に、その
保護膜をゲート電極材料と同一材料であって画素電極の
上面全域を被覆後にゲート電極材料と同時にパターニン
グされるものとし、また、そのコンタクトホールを表示
領域部分を被覆する保護膜の除去と同時に形成してもよ
い。
【００５０】
【発明の効果】本発明によれば、製造工程を増加させる
ことなく、画素電極とドレイン電極との接触抵抗や画素
電極と付加容量用電極との接触抵抗および画素電極のシ
ート抵抗を低く安定させて表示特性を向上させることが
でき、また、ドレイン電極または付加容量用電極を画素
電極に接触させるためのコンタクトホールの貫通不良を
なくして接触不良の発生を防止できる。
ことなく、画素電極とドレイン電極との接触抵抗や画素
電極と付加容量用電極との接触抵抗および画素電極のシ
ート抵抗を低く安定させて表示特性を向上させることが
でき、また、ドレイン電極または付加容量用電極を画素
電極に接触させるためのコンタクトホールの貫通不良を
なくして接触不良の発生を防止できる。
【図１】本発明の第１実施例の薄膜トランジスタの断面
図（図２のＩ‐Ｉ線断面図）
図（図２のＩ‐Ｉ線断面図）
【図２】本発明の第１実施例の薄膜トランジスタの平面
図
図
【図３】本発明の第１実施例の薄膜トランジスタの製造
工程の説明図
工程の説明図
【図４】本発明の作用説明図
【図５】本発明の第２実施例の薄膜トランジスタの断面
図（図６のＶ‐Ｖ線断面図）
図（図６のＶ‐Ｖ線断面図）
【図６】本発明の第２実施例の薄膜トランジスタの平面
図
図
【図７】本発明の第２実施例の薄膜トランジスタの製造
工程の説明図
工程の説明図
【図８】本発明の第２実施例の変形例の薄膜トランジス
タの平面図
タの平面図
【図９】従来の薄膜トランジスタの断面図
１、５１ 薄膜トランジスタ ２、５２ 基板 ４、５４ ゲート電極 ４′、５′ 保護膜 ５、５５ ゲート絶縁膜 ５′、５５′ 被覆膜 ６、８、５６、５８ 半導体薄膜 ９、５９ ソース電極 １０、６０ ドレイン電極 １２、６２ 画素電極 １３、１５、６３ コンタクトホール
Claims (11)
- 【請求項１】 基板上にゲート電極、ゲート絶縁膜、半
導体薄膜、ソース・ドレイン電極を順次積層した薄膜ト
ランジスタを設けると共に、この基板上に前記ドレイン
電極と接続する画素電極を設けたアクティブマトリック
ス基板において、その画素電極におけるドレイン電極と
の接続部周縁部に、絶縁膜で被覆された金属材料からな
る保護膜を形成したことを特徴とするアクティブマトリ
ックス基板。 - 【請求項２】 基板上にゲート電極、ゲート絶縁膜、半
導体薄膜、ソース・ドレイン電極を順次積層した薄膜ト
ランジスタを設け、この基板上に前記ドレイン電極と接
続する画素電極と、この画素電極に接続する付加容量用
電極を設けたアクティブマトリックス基板において、そ
の画素電極における付加容量用電極との接続部周縁部
に、絶縁膜で被覆された金属材料からなる保護膜を形成
したことを特徴とするアクティブマトリックス基板。 - 【請求項３】 基板上にゲート電極、ゲート絶縁膜、半
導体薄膜、ソース・ドレイン電極を順次積層した薄膜ト
ランジスタを設けると共に、この基板上に前記ドレイン
電極と接続する画素電極を設けたアクティブマトリック
ス基板において、その画素電極上の縁部に金属材料から
なる保護膜を画素電極の中央部を囲むように形成し、こ
の保護膜をドレイン電極に接続したことを特徴とするア
クティブマトリックス基板。 - 【請求項４】 基板上に形成されるゲート電極、ゲート
絶縁膜、半導体層、ソース電極およびドレイン電極から
なる薄膜トランジスタを設け、この基板上に前記ドレイ
ン電極と接続する画素電極と、この画素電極に接続する
付加容量用電極を設けたアクティブマトリックス基板に
おいて、その画素電極上の縁部に金属材料からなる保護
膜を画素電極の中央部を囲むように形成し、この保護膜
を付加容量用電極に接続したことを特徴とするアクティ
ブマトリックス基板。 - 【請求項５】 基板上に形成されるゲート電極、ゲート
絶縁膜、半導体薄膜、ソース電極およびドレイン電極か
ら成る薄膜トランジスタと、そのドレイン電極に接続さ
れる画素電極を備えるアクティブマトリックス基板を製
造するに際し、その画素電極の前記ドレイン電極との接
続部を前記ゲート電極と同一材料の保護膜によって被覆
し、その保護膜と画素電極とを前記ゲート絶縁膜と同一
材料の絶縁膜で被覆し、その画素電極のドレイン電極と
の接続部を覆う絶縁膜と保護膜とを貫通するコンタクト
ホールを形成し、このコンタクトホールを介しドレイン
電極を画素電極に接続させることを特徴とするアクティ
ブマトリックス基板の製造方法。 - 【請求項６】 基板上に形成されるゲート電極、ゲート
絶縁膜、半導体層、ソース電極およびドレイン電極から
なる薄膜トランジスタと、そのドレイン電極に接続され
る画素電極と、この画素電極に接続する付加容量用電極
を備えるアクティブマトリックス基板を製造するに際
し、その画素電極の前記付加容量用電極との接続部を前
記ゲート電極と同一材料の保護膜によって被覆し、その
保護膜と画素電極とを前記ゲート絶縁膜と同一材料の絶
縁膜で被覆し、その画素電極の付加容量用電極との接続
部を覆う絶縁膜と保護膜とを貫通するコンタクトホール
を形成し、このコンタクトホールを介し付加容量用電極
を画素電極に接続させることを特徴とするアクティブマ
トリックス基板の製造方法。 - 【請求項７】 基板上に形成されるゲート電極、ゲート
絶縁膜、半導体薄膜、ソース電極およびドレイン電極か
ら成る薄膜トランジスタと、そのドレイン電極に接続さ
れる画素電極とを備えるアクティブマトリックス基板を
製造するに際し、その画素電極の上面全域を前記ゲート
電極と同一材料の保護膜によって被覆し、その保護膜を
前記ゲート絶縁膜と同一材料の絶縁膜で被覆し、その画
素電極のドレイン電極との接続部を覆う絶縁膜と保護膜
とを貫通するコンタクトホールを形成し、このコンタク
トホールを介しドレイン電極を画素電極に接続させるこ
とを特徴とするアクティブマトリックス基板の製造方
法。 - 【請求項８】 基板上に形成されるゲート電極、ゲート
絶縁膜、半導体層、ソース電極およびドレイン電極から
なる薄膜トランジスタと、そのドレイン電極に接続され
る画素電極と、この画素電極に接続する付加容量用電極
を備えるアクティブマトリックス基板を製造するに際
し、その画素電極の上面全域を前記ゲート電極と同一材
料の保護膜によって被覆し、その保護膜と画素電極とを
前記ゲート絶縁膜と同一材料の絶縁膜で被覆し、その画
素電極の付加容量用電極との接続部を覆う絶縁膜と保護
膜とを貫通するコンタクトホールを形成し、このコンタ
クトホールを介しドレイン電極または付加容量用電極を
画素電極に接続させることを特徴とするアクティブマト
リックス基板の製造方法。 - 【請求項９】 請求項７において画素電極上の表示領域
部分を被覆する保護膜の除去を、その画素電極のドレイ
ン電極との接続部を覆う絶縁膜と保護膜とを貫通するコ
ンタクトホールの形成と同時に行なうことを特徴とする
アクティブマトリックス基板の製造方法。 - 【請求項１０】 請求項８において画素電極上の表示領
域部分を被覆する保護膜の除去を、その画素電極の付加
容量用電極との接続部を覆う絶縁膜と保護膜とを貫通す
るコンタクトホールの形成と同時に行なうことを特徴と
するアクティブマトリックス基板の製造方法。 - 【請求項１１】 その画素電極の材料とゲート電極の材
料とを同時にパターニングすることを特徴とする請求項
５〜請求項１０のいずれかに記載のアクティブマトリッ
クス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2900994A JPH07120790A (ja) | 1993-08-31 | 1994-01-31 | アクティブマトリックス基板およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24069293 | 1993-08-31 | ||
| JP5-240692 | 1993-08-31 | ||
| JP2900994A JPH07120790A (ja) | 1993-08-31 | 1994-01-31 | アクティブマトリックス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07120790A true JPH07120790A (ja) | 1995-05-12 |
Family
ID=26367152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2900994A Pending JPH07120790A (ja) | 1993-08-31 | 1994-01-31 | アクティブマトリックス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120790A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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