JPH0588199A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH0588199A JPH0588199A JP24970791A JP24970791A JPH0588199A JP H0588199 A JPH0588199 A JP H0588199A JP 24970791 A JP24970791 A JP 24970791A JP 24970791 A JP24970791 A JP 24970791A JP H0588199 A JPH0588199 A JP H0588199A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- electrode
- line
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴ特性を損うことなく層間ショートを無
くす。 【構成】 ゲートライン（１２）とドレインライン（２
２）、補助容量ライン（１４）とドレインライン（２
２）の交差部には、ＴＦＴ構成材料を配置し、表示電極
（１６）の下には有機膜（１７）を設ける。
くす。 【構成】 ゲートライン（１２）とドレインライン（２
２）、補助容量ライン（１４）とドレインライン（２
２）の交差部には、ＴＦＴ構成材料を配置し、表示電極
（１６）の下には有機膜（１７）を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に層間絶縁層のピンホールによる歩留り低下を防止す
る構造に関するものである。
特に層間絶縁層のピンホールによる歩留り低下を防止す
る構造に関するものである。
【０００２】
【従来の技術】一般に、液晶表示装置は、カラーＴＶを
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ １９９１」が
ある。この中には、色々な構造の液晶表示装置が開示さ
れているが、ここではＴＦＴを利用したアクティブ・マ
トリックス液晶表示装置で以下に説明をしてゆく。
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ １９９１」が
ある。この中には、色々な構造の液晶表示装置が開示さ
れているが、ここではＴＦＴを利用したアクティブ・マ
トリックス液晶表示装置で以下に説明をしてゆく。
【０００３】このアクティブ・マトリックス液晶表示装
置は、例えば図３の如き構成を有する。先ず透明な絶縁
性基板、例えばガラス基板（５１）がある。このガラス
基板（５１）上には、ＴＦＴの一構成要素となるゲート
（５２）および補助容量電極（５３）が、例えばＴａ単
独、Ｍｏ−Ｔａ合金等より形成されている。更に全面に
はＳｉＮｘから成る膜（５４）を積層する。続いて前記
ゲート（５２）に対応するＳｉＮｘ膜（５４）上には、
アモルファスシリコン膜（５５）およびＮ+型のアモル
ファスシリコン膜（５６）が積層され、この２層のアモ
ルファスシリコン膜（５５），（５６）の間には、半導
体保護膜（５７）が設けられている。続いてＮ+型のア
モルファスシリコン膜（５６）上には、それぞれソース
電極（５８）およびドレイン電極（５９）が、例えばＭ
ｏとＡｌの積層体で設けられている。更には前記補助容
量電極（５３）に対応する前記ＳｉＮｘ膜（５４）上
に、例えばＩＴＯより成る表示電極（６０）が設けら
れ、前記ソース電極（５８）と電気的に接続されてい
る。
置は、例えば図３の如き構成を有する。先ず透明な絶縁
性基板、例えばガラス基板（５１）がある。このガラス
基板（５１）上には、ＴＦＴの一構成要素となるゲート
（５２）および補助容量電極（５３）が、例えばＴａ単
独、Ｍｏ−Ｔａ合金等より形成されている。更に全面に
はＳｉＮｘから成る膜（５４）を積層する。続いて前記
ゲート（５２）に対応するＳｉＮｘ膜（５４）上には、
アモルファスシリコン膜（５５）およびＮ+型のアモル
ファスシリコン膜（５６）が積層され、この２層のアモ
ルファスシリコン膜（５５），（５６）の間には、半導
体保護膜（５７）が設けられている。続いてＮ+型のア
モルファスシリコン膜（５６）上には、それぞれソース
電極（５８）およびドレイン電極（５９）が、例えばＭ
ｏとＡｌの積層体で設けられている。更には前記補助容
量電極（５３）に対応する前記ＳｉＮｘ膜（５４）上
に、例えばＩＴＯより成る表示電極（６０）が設けら
れ、前記ソース電極（５８）と電気的に接続されてい
る。
【０００４】一方、図示していないが、前記ガラス基板
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成
る。
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成
る。
【０００５】
【発明が解決しようとする課題】以上の構成に於いて、
ＳｉＮｘ膜（５４）にピンホールが発生し、不良が多発
するために数々の対策が施された。例えば、ゲート絶縁
膜を２層とし、ピンホールによる短絡を防止していた。
しかしゲート絶縁膜を２度の工程で２層形成すると、Ｔ
ＦＴ領域の信頼性が低下し、しかも膜の種類によっては
応力により膜剥れ、断線等を生じ、歩留りの低下を招い
た。
ＳｉＮｘ膜（５４）にピンホールが発生し、不良が多発
するために数々の対策が施された。例えば、ゲート絶縁
膜を２層とし、ピンホールによる短絡を防止していた。
しかしゲート絶縁膜を２度の工程で２層形成すると、Ｔ
ＦＴ領域の信頼性が低下し、しかも膜の種類によっては
応力により膜剥れ、断線等を生じ、歩留りの低下を招い
た。
【０００６】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、少なくとも補助容量電極に対応する表示電
極と絶縁層の間に有機膜を設けることで解決するもので
ある。
みて成され、少なくとも補助容量電極に対応する表示電
極と絶縁層の間に有機膜を設けることで解決するもので
ある。
【０００７】
【作用】有機膜は、ＳｉＮｘやＳｉＯ2と異なり、応力
を吸収するため、膜剥れを防止できる。また形成方法に
よっては、硬化前の粘性の有る状態で絶縁層上に形成で
きるので、絶縁層に生じているピンホールを塞ぐことが
可能である。従って短絡の発生しやすい表示電極と補助
容量電極間にだけ有機膜を設ければＴＦＴ特性を損うこ
となく層間ショートを低減できる。
を吸収するため、膜剥れを防止できる。また形成方法に
よっては、硬化前の粘性の有る状態で絶縁層上に形成で
きるので、絶縁層に生じているピンホールを塞ぐことが
可能である。従って短絡の発生しやすい表示電極と補助
容量電極間にだけ有機膜を設ければＴＦＴ特性を損うこ
となく層間ショートを低減できる。
【０００８】
【実施例】以下に本発明の構成を図１および図２を参照
しながら説明する。まず、透明な絶縁性基板（１０）上
に形成されたゲート（１１）、およびこのゲート（１
１）と一体で形成された複数本のゲートライン（１２）
と、このゲートラインと離間して形成された補助容量電
極（１３）、およびこの補助容量電極（１３）と一体で
形成された補助容量ライン（１４）と、実質的に前記絶
縁性基板（１０）の全面に形成された絶縁層（１５）が
ある。
しながら説明する。まず、透明な絶縁性基板（１０）上
に形成されたゲート（１１）、およびこのゲート（１
１）と一体で形成された複数本のゲートライン（１２）
と、このゲートラインと離間して形成された補助容量電
極（１３）、およびこの補助容量電極（１３）と一体で
形成された補助容量ライン（１４）と、実質的に前記絶
縁性基板（１０）の全面に形成された絶縁層（１５）が
ある。
【０００９】透明な絶縁性基板（１０）は、例えばガラ
スより成る。このガラス基板（１０）上には、一点鎖線
より成るゲート（１１）、このゲート（１１）と一体の
ゲートライン（１２）が形成されている。また一点鎖線
より成る補助容量電極（１３）およびこの電極（１３）
と一体で成る補助容量ライン（１４）が設けられ、後述
する表示電極領域の下層に重畳して形成され、更には隣
接する補助容量電極とを接続するために、補助容量ライ
ン（１４）が設けられている。また両者は、例えば約１
５００ÅのＣｒより成っているが、Ａｌ，Ｔａ，ＴａＭ
ｏおよびＣｒ−Ｃｕ（Ｆｅが微量入ったもの）等でも良
い。特にＡｌ，Ｔａ等では陽極酸化処理が施されていて
も良い。ゲート端子および補助容量端子は、例えばＩＴ
Ｏ等より成りガラス基板（１０）の周辺に設けられ、最
終構造として考えると、これらは夫々電気的に接続され
ている。またゲート（１１）、ゲートライン（１２）、
補助容量電極（１３）および補助容量ライン（１４）を
覆うゲート絶縁膜（１５）がある。この膜は、プラズマ
ＣＶＤ法で形成された約４０００ÅのＳｉＮｘ膜であ
る。ここでは、ＳｉＮｘ膜の代りにＳｉＯ2膜を使用し
ても良い。
スより成る。このガラス基板（１０）上には、一点鎖線
より成るゲート（１１）、このゲート（１１）と一体の
ゲートライン（１２）が形成されている。また一点鎖線
より成る補助容量電極（１３）およびこの電極（１３）
と一体で成る補助容量ライン（１４）が設けられ、後述
する表示電極領域の下層に重畳して形成され、更には隣
接する補助容量電極とを接続するために、補助容量ライ
ン（１４）が設けられている。また両者は、例えば約１
５００ÅのＣｒより成っているが、Ａｌ，Ｔａ，ＴａＭ
ｏおよびＣｒ−Ｃｕ（Ｆｅが微量入ったもの）等でも良
い。特にＡｌ，Ｔａ等では陽極酸化処理が施されていて
も良い。ゲート端子および補助容量端子は、例えばＩＴ
Ｏ等より成りガラス基板（１０）の周辺に設けられ、最
終構造として考えると、これらは夫々電気的に接続され
ている。またゲート（１１）、ゲートライン（１２）、
補助容量電極（１３）および補助容量ライン（１４）を
覆うゲート絶縁膜（１５）がある。この膜は、プラズマ
ＣＶＤ法で形成された約４０００ÅのＳｉＮｘ膜であ
る。ここでは、ＳｉＮｘ膜の代りにＳｉＯ2膜を使用し
ても良い。
【００１０】次に、表示電極（１６）領域上には、有機
膜（１７）とＩＴＯより成る表示電極（１６）が設けら
れ、ゲート（１１）を一構成とするＴＦＴの活性領域
に、順次積層されたノンドープの第１の非単結晶シリコ
ン層（１８）、半導体保護膜（１９）、およびＮ+型に
ドープされた第２の非単結晶シリコン層（２０）と、こ
のソース領域に対応する第２の非単結晶シリコン膜（２
０）から表示電極（１６）に延在されたソース電極（２
１）と、前記ドレイン領域に対応する第２の非単結晶シ
リコン膜（２０）から延在されドレインライン（２２）
と一体で形成されるドレイン電極（２３）があるる。
膜（１７）とＩＴＯより成る表示電極（１６）が設けら
れ、ゲート（１１）を一構成とするＴＦＴの活性領域
に、順次積層されたノンドープの第１の非単結晶シリコ
ン層（１８）、半導体保護膜（１９）、およびＮ+型に
ドープされた第２の非単結晶シリコン層（２０）と、こ
のソース領域に対応する第２の非単結晶シリコン膜（２
０）から表示電極（１６）に延在されたソース電極（２
１）と、前記ドレイン領域に対応する第２の非単結晶シ
リコン膜（２０）から延在されドレインライン（２２）
と一体で形成されるドレイン電極（２３）があるる。
【００１１】ＴＦＴに対応するゲート絶縁膜（１５）上
には、破線で示した約１０００Åのアモルファス・シリ
コン活性層（ａ−Ｓｉ層）（１８）および約５００Åア
モルファス・シリコンコンタクト層（Ｎ+ａ−Ｓｉ層）
（２０）が積層され、チャンネルに対応するａ−Ｓｉ層
（１８）とＮ+ａ−Ｓｉ層（２０）との間には、約２５
００ÅのＳｉＮｘより成る半導体保護膜（１９）が実線
の如く設けられている。ドレイン電極（２３）は、ドレ
インラインと一体で、ソース電極（２１）は、表示電極
（１６）と一部が重畳し、両者とも同一材料で実線の如
く形成されている。ここでは例えば、約１０００ÅのＭ
ｏ、約７０００ÅのＡｌが積層されている。
には、破線で示した約１０００Åのアモルファス・シリ
コン活性層（ａ−Ｓｉ層）（１８）および約５００Åア
モルファス・シリコンコンタクト層（Ｎ+ａ−Ｓｉ層）
（２０）が積層され、チャンネルに対応するａ−Ｓｉ層
（１８）とＮ+ａ−Ｓｉ層（２０）との間には、約２５
００ÅのＳｉＮｘより成る半導体保護膜（１９）が実線
の如く設けられている。ドレイン電極（２３）は、ドレ
インラインと一体で、ソース電極（２１）は、表示電極
（１６）と一部が重畳し、両者とも同一材料で実線の如
く形成されている。ここでは例えば、約１０００ÅのＭ
ｏ、約７０００ÅのＡｌが積層されている。
【００１２】ここで有機膜（１７）は、補助容量電極
（１３）に対応する領域に設ければ層間ショートを防止
できる。しかし本発明は、工程の簡略化を達成するため
に、表示電極パターンを活用してエッチングを行ったた
め、有機膜（１７）と表示電極（１６）はセルフアライ
ンされている。ここで有機膜（１７）は、アクリル系の
材料より成り、エチルセルソルブアセテートの有機溶剤
により所定の粘度に設定され、スピンコートで被覆され
る。約２００℃で硬化後、レジストを塗布してパターニ
ングし、Ｏ2プラズマエッチングにより表示電極領域部
にこの有機膜を残す。膜厚は約５００Å〜約２０００Å
の間で選定され、透明な膜に成る。
（１３）に対応する領域に設ければ層間ショートを防止
できる。しかし本発明は、工程の簡略化を達成するため
に、表示電極パターンを活用してエッチングを行ったた
め、有機膜（１７）と表示電極（１６）はセルフアライ
ンされている。ここで有機膜（１７）は、アクリル系の
材料より成り、エチルセルソルブアセテートの有機溶剤
により所定の粘度に設定され、スピンコートで被覆され
る。約２００℃で硬化後、レジストを塗布してパターニ
ングし、Ｏ2プラズマエッチングにより表示電極領域部
にこの有機膜を残す。膜厚は約５００Å〜約２０００Å
の間で選定され、透明な膜に成る。
【００１３】本発明の特徴とする有機膜（１７）は、所
定の粘度を有した膜をスピンコートで形成するため、表
示電極（１６）下の絶縁層（１５）に形成されるピンホ
ールを塞ぐことができる。従って後述するが、ゲート絶
縁層を２層とする必要が無く、ＣＶＤ等による膜形成工
程を一つ省略できるのでＴＦＴ特性を損う事がない。一
方、ゲートライン（１２）とドレインライン（２２）の
交点、補助容量ライン（１４）とドレインライン（２
２）の交点には、実線の四角形で示した領域に、ａ−Ｓ
ｉ層（１８）、半導体保護膜（１９）およびＮ+型のａ
−Ｓｉ層（２０）が順次形成されてピンホールの形成を
防止している。
定の粘度を有した膜をスピンコートで形成するため、表
示電極（１６）下の絶縁層（１５）に形成されるピンホ
ールを塞ぐことができる。従って後述するが、ゲート絶
縁層を２層とする必要が無く、ＣＶＤ等による膜形成工
程を一つ省略できるのでＴＦＴ特性を損う事がない。一
方、ゲートライン（１２）とドレインライン（２２）の
交点、補助容量ライン（１４）とドレインライン（２
２）の交点には、実線の四角形で示した領域に、ａ−Ｓ
ｉ層（１８）、半導体保護膜（１９）およびＮ+型のａ
−Ｓｉ層（２０）が順次形成されてピンホールの形成を
防止している。
【００１４】本願は、先ずゲート絶縁膜（１５）を１層
で達成しようと考慮した。理由は、前述の如く、ＴＦＴ
特性（信頼性）を損ねないためである。しかし１層では
ピンホールによる層間ショートが多発してしまう。特に
層間ショートが問題となる領域は、前述のゲートライン
（１２）とドレインライン（２２）の交点、補助容量ラ
イン（１４）とドレインライン（２２）の交点、ＴＦＴ
のソース・ドレインとゲートの間および補助容量電極
（１３）と表示電極（１６）の間である。しかし補助容
量電極（１３）と表示電極（１６）の間の層間ショート
以外は、ａ−Ｓｉ層（１８）、ＳｉＮｘ（１９）および
Ｎ+型のａ−Ｓｉ層（２０）が積層してあるので殆どピ
ンホールが生じない。従って最も発生し易い領域は、全
体の基板面積に対して占有率が高い表示電極（１６）と
補助容量電極（１３）の間となる。この領域のみＳｉＮ
ｘ膜を２層構造としても良いが、本願は有機膜に着目し
た。
で達成しようと考慮した。理由は、前述の如く、ＴＦＴ
特性（信頼性）を損ねないためである。しかし１層では
ピンホールによる層間ショートが多発してしまう。特に
層間ショートが問題となる領域は、前述のゲートライン
（１２）とドレインライン（２２）の交点、補助容量ラ
イン（１４）とドレインライン（２２）の交点、ＴＦＴ
のソース・ドレインとゲートの間および補助容量電極
（１３）と表示電極（１６）の間である。しかし補助容
量電極（１３）と表示電極（１６）の間の層間ショート
以外は、ａ−Ｓｉ層（１８）、ＳｉＮｘ（１９）および
Ｎ+型のａ−Ｓｉ層（２０）が積層してあるので殆どピ
ンホールが生じない。従って最も発生し易い領域は、全
体の基板面積に対して占有率が高い表示電極（１６）と
補助容量電極（１３）の間となる。この領域のみＳｉＮ
ｘ膜を２層構造としても良いが、本願は有機膜に着目し
た。
【００１５】先ず第１の特徴は、前述の通り、被着時に
粘性を有するためピンホールを塞ぐ事ができる点であ
る。第２の特徴は、軟かいため熱膨張等による歪みや応
力を吸収でき、しかも表示電極下のみに部分的に形成す
るため、従来の如くゲート絶縁層を２層とする構造にく
らべ膜剥れを防止できる点である。第３の特徴は、硬化
温度が低いため、ゲート絶縁層を２層設けるよりもＴＦ
Ｔ特性を損う事が無い点である。第４の特徴は、ＴＦＴ
を損う事無く選択的にエッチングできる点である。以上
述べた如く、本願はこれらの点により有機膜を活用し
た。
粘性を有するためピンホールを塞ぐ事ができる点であ
る。第２の特徴は、軟かいため熱膨張等による歪みや応
力を吸収でき、しかも表示電極下のみに部分的に形成す
るため、従来の如くゲート絶縁層を２層とする構造にく
らべ膜剥れを防止できる点である。第３の特徴は、硬化
温度が低いため、ゲート絶縁層を２層設けるよりもＴＦ
Ｔ特性を損う事が無い点である。第４の特徴は、ＴＦＴ
を損う事無く選択的にエッチングできる点である。以上
述べた如く、本願はこれらの点により有機膜を活用し
た。
【００１６】一方、図示は省略したが、基板（１０）に
は、パシベーション膜を介して配向膜が形成されてい
る。また基板（１０）と対向して遮光膜、対向電極およ
び配向膜等が設けられた対向基板が設けられ、スペーサ
で所定の間隔に設けられ液晶が注入されている。また両
側に偏光板等も設けられ、液晶表示装置と成る。
は、パシベーション膜を介して配向膜が形成されてい
る。また基板（１０）と対向して遮光膜、対向電極およ
び配向膜等が設けられた対向基板が設けられ、スペーサ
で所定の間隔に設けられ液晶が注入されている。また両
側に偏光板等も設けられ、液晶表示装置と成る。
【００１７】
【発明の効果】以上の説明からも明らかな通り、有機膜
を表示電極下に設けることで、層間ショートや膜剥れを
防止でき、本液晶表示装置の歩留りを向上させる事がで
きる。またゲート絶縁層を１層とし、その代り、ゲート
ラインとドレインラインの交差部およびゲートラインと
補助容量ラインの交差部には、ＴＦＴの構成材料である
ノンドープのａ−Ｓｉ層、半導体保護膜およびＮ+型の
ａ−Ｓｉ層と同一材料を順次積層している。また表示電
極下のみに有機膜を設けている。従ってＴＦＴの特性や
信頼性を損う事なく層間ショートを防止でき、従来構造
以上に歩留り特性の向上が達成できる。
を表示電極下に設けることで、層間ショートや膜剥れを
防止でき、本液晶表示装置の歩留りを向上させる事がで
きる。またゲート絶縁層を１層とし、その代り、ゲート
ラインとドレインラインの交差部およびゲートラインと
補助容量ラインの交差部には、ＴＦＴの構成材料である
ノンドープのａ−Ｓｉ層、半導体保護膜およびＮ+型の
ａ−Ｓｉ層と同一材料を順次積層している。また表示電
極下のみに有機膜を設けている。従ってＴＦＴの特性や
信頼性を損う事なく層間ショートを防止でき、従来構造
以上に歩留り特性の向上が達成できる。
【図１】本発明に係る液晶表示装置の断面図である。
【図２】本発明に係る液晶表示装置の平面図である。
【図３】従来の液晶表示装置の断面図である。
（１０） 絶縁性基板 （１１） ゲート （１２） ゲートライン （１３） 補助容量電極 （１４） 補助容量ライン （１５） ゲート絶縁膜 （１６） 表示電極 （１７） 有機膜 （１８） ａ−Ｓｉ （１９） 半導体保護膜 （２０） Ｎ+型ａ−Ｓｉ （２１） ソース電極 （２２） ドレインライン （２３） ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 透明な絶縁性基板上に複数のゲートライ
ン、このゲートラインと実質的に平行に配置された補助
容量電極およびこのゲートラインと直行し絶縁層を介し
て形成される複数のドレインラインと前記ゲートライン
とドレインラインとの交点に形成されるトランジスタと
このトランジスタと電気的に接続され前記補助容量電極
を重畳した表示電極とを有する液晶表示電極において、 少なくとも補助容量電極に対応する前記表示電極と前記
絶縁層の間に有機膜を有することを特徴とした液晶表示
装置。 - 【請求項２】 前記トランジスタは前記ゲートラインと
一体のゲート、前記絶縁膜、ノンドープのアモルファス
シリコン膜、チャンネル領域に形成された半導体保護膜
およびＮ+型にドープされたアモルファスシリコン膜よ
りなるＴＦＴであり、前記ゲートラインと前記ドレイン
ラインの交点に対応する前記絶縁層上には、前記ＴＦＴ
の構成要素であるノンドープのアモルファスシリコン
膜、半導体保護膜、前記Ｎ+型にドープされたアモルフ
ァスシリコン膜の少なくとも１つが形成されることを特
徴とした請求項１記載の液晶表示装置。 - 【請求項３】 前記トランジスタは前記ゲートラインと
一体のゲート、前記絶縁膜、ノンドープのアモルファス
シリコン膜およびＮ+型にドープされたアモルファスシ
リコン膜よりなるＴＦＴであり、前記ゲートラインと前
記ドレインラインの交点に対応する前記絶縁層上には、
前記ＴＦＴの構成要素であるノンドープのアモルファス
シリコン膜、前記Ｎ+型にドープされたアモルファスシ
リコン膜の少なくとも１つが形成されることを特徴とし
た請求項１記載の液晶表示装置。 - 【請求項４】 透明な第１の絶縁性基板上に形成された
ゲート、このゲートと一体のゲートライン、補助容量電
極およびこの補助容量電極と一体でかつ前記ゲートライ
ンと交差しない補助容量ラインと、 前記第１の絶縁性基板全面に実質的に形成された絶縁層
と、 前記ゲートを一構成とするＴＦＴの活性領域および前記
ゲートラインとドレインラインの交点に設けられたノン
ドープのアモルファスシリコン膜と、 前記ＴＦＴのソース領域、ドレイン領域および前記ゲー
トラインとドレインラインの交点に形成されたＮ+型に
ドープされたアモルファスシリコン膜と、 前記補助容量電極に対応する前記絶縁層上に形成された
有機膜および表示電極と、 前記ソース領域から延在し前記表示電極と電気的に接続
されたソース電極と、 前記ドレイン領域から延在されたドレイン電極と一体の
ドレインラインと、 前記第１の絶縁性基板に設けられた配向膜と、 前記第１の絶縁性基板と対向して設けられ、遮光膜、対
向電極および配向膜を有した透明な第２の絶縁性基板
と、 前記第１の絶縁性基板と前記第２の絶縁性基板間に注入
された液晶とを有することを特徴とした液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24970791A JPH0588199A (ja) | 1991-09-27 | 1991-09-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24970791A JPH0588199A (ja) | 1991-09-27 | 1991-09-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588199A true JPH0588199A (ja) | 1993-04-09 |
Family
ID=17197007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24970791A Pending JPH0588199A (ja) | 1991-09-27 | 1991-09-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588199A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762184A1 (en) * | 1995-08-11 | 1997-03-12 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display device and method for fabricating the same |
| KR19980022237A (ko) * | 1996-09-20 | 1998-07-06 | 김광호 | 액정 표시 장치 |
| US5798812A (en) * | 1995-09-28 | 1998-08-25 | Sharp Kabushiki Kaisha | Active matrix substrate and display device using the same with extending protrusions between gate and source line terminals |
| US5995178A (en) * | 1995-10-16 | 1999-11-30 | Sharp Kabushiki Kaisha | Active matrix liquid crystal panel and method for repairing defect therein |
| US6072559A (en) * | 1996-03-12 | 2000-06-06 | Sharp Kabushiki Kaisha | Active matrix display device having defect repair extension line beneath each pixel |
| US6946681B2 (en) | 1996-11-21 | 2005-09-20 | Samsung Electronics Co., Ltd. | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof |
-
1991
- 1991-09-27 JP JP24970791A patent/JPH0588199A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762184A1 (en) * | 1995-08-11 | 1997-03-12 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display device and method for fabricating the same |
| US5953084A (en) * | 1995-08-11 | 1999-09-14 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display device having capacitance ratio of 10% or less and charging rate difference of 0.6% or less |
| US6052162A (en) * | 1995-08-11 | 2000-04-18 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display device with connecting electrode and pixel electrode connected via contact hole through interlayer insulating film and method for fabricating |
| US6097452A (en) * | 1995-08-11 | 2000-08-01 | Sharp Kabushiki Kaishi | Transmission type liquid crystal display having an organic interlayer elements film between pixel electrodes and switching |
| US6195138B1 (en) | 1995-08-11 | 2001-02-27 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display having an organic interlayer elements film between pixel electrodes and switching |
| US6433851B2 (en) | 1995-08-11 | 2002-08-13 | Sharp Kabushiki Kaisha | Transmission type liquid crystal display having a transparent colorless organic interlayer insulating film between pixel electrodes and switching |
| KR100354630B1 (ko) * | 1995-08-11 | 2002-10-04 | 샤프 가부시키가이샤 | 투과형 액정 표시 장치와 그 제조 방법, 액티브 매트릭스기판, 및 액정 표시 장치 |
| US5798812A (en) * | 1995-09-28 | 1998-08-25 | Sharp Kabushiki Kaisha | Active matrix substrate and display device using the same with extending protrusions between gate and source line terminals |
| US5995178A (en) * | 1995-10-16 | 1999-11-30 | Sharp Kabushiki Kaisha | Active matrix liquid crystal panel and method for repairing defect therein |
| US6072559A (en) * | 1996-03-12 | 2000-06-06 | Sharp Kabushiki Kaisha | Active matrix display device having defect repair extension line beneath each pixel |
| KR19980022237A (ko) * | 1996-09-20 | 1998-07-06 | 김광호 | 액정 표시 장치 |
| US6946681B2 (en) | 1996-11-21 | 2005-09-20 | Samsung Electronics Co., Ltd. | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2963529B2 (ja) | アクティブマトリクス表示装置 | |
| US5166816A (en) | Liquid crystal display panel with reduced pixel defects | |
| US7732820B2 (en) | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device | |
| JPH0691252B2 (ja) | 薄膜トランジスタアレイ | |
| JPH1117188A (ja) | アクティブマトリクス基板 | |
| JPS615577A (ja) | 薄膜半導体装置 | |
| JPH0588199A (ja) | 液晶表示装置 | |
| KR20010056591A (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| JPH07140489A (ja) | 液晶表示装置 | |
| JP2001272698A (ja) | 液晶表示装置の製造方法 | |
| JPH0553146A (ja) | 液晶表示装置 | |
| KR100309210B1 (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 | |
| JPH0618921A (ja) | マトリックス型表示装置 | |
| JP3202342B2 (ja) | アレイ基板の製造方法 | |
| JPH0534717A (ja) | 液晶表示装置およびその製造方法 | |
| JP3169322B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP3377003B2 (ja) | アクティブ素子アレイ基板の製造方法 | |
| JPH05265039A (ja) | 液晶表示装置 | |
| JPH05216069A (ja) | アクティブマトリックス液晶ディスプレイの下基板の製造方法 | |
| JPH0777695A (ja) | 液晶表示装置及びその製造方法 | |
| JPH0588159A (ja) | 液晶表示装置 | |
| JPH05323378A (ja) | 液晶表示装置用アレイ基板 | |
| KR100255930B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100236615B1 (ko) | 액정표시장치의 제조방법 | |
| KR100697368B1 (ko) | 박막트랜지스터-액정표시패널의 제조방법 |