JPH05323378A - 液晶表示装置用アレイ基板 - Google Patents
液晶表示装置用アレイ基板Info
- Publication number
- JPH05323378A JPH05323378A JP13405992A JP13405992A JPH05323378A JP H05323378 A JPH05323378 A JP H05323378A JP 13405992 A JP13405992 A JP 13405992A JP 13405992 A JP13405992 A JP 13405992A JP H05323378 A JPH05323378 A JP H05323378A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- liquid crystal
- display device
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】アクティブマトリクス液晶表示装置用アレイ基
板に関し、補助容量配線１４の構造を、ＩＴＯ膜でなる
透明導電膜２２と、アルミニウム膜２４を高融点金属ま
たはその合金例えばモリブデン・タンタル膜２３，２５
で包んでなる膜との積層で、かつ透明導電膜２２が下層
となるようにする。 【効果】補助容量配線１４の抵抗は低抵抗となり、また
補助容量配線１４の一部に透明導電膜膜２２を用いるこ
とにより、画素開口率を大きくすることができ、液晶表
示装置の大画面化、高精細化を図ることが可能となる。
板に関し、補助容量配線１４の構造を、ＩＴＯ膜でなる
透明導電膜２２と、アルミニウム膜２４を高融点金属ま
たはその合金例えばモリブデン・タンタル膜２３，２５
で包んでなる膜との積層で、かつ透明導電膜２２が下層
となるようにする。 【効果】補助容量配線１４の抵抗は低抵抗となり、また
補助容量配線１４の一部に透明導電膜膜２２を用いるこ
とにより、画素開口率を大きくすることができ、液晶表
示装置の大画面化、高精細化を図ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス液
晶表示装置用アレイ基板に関する。
晶表示装置用アレイ基板に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス液晶表示装
置用アレイ基板の構成は例えば次の通りである。即ち、
絶縁性基板上に特開平１−２９１４６７号公報に示され
た６０〜８５原子パーセントのタンタルを含むモリブデ
ン・タンタル合金からなるアドレス配線・電極材料及び
補助容量配線をスパッタ法等の成膜法により堆積し、ド
ライエッチング法等の方法によりテーパ加工を用いて形
成する。その後、トランジスタ能動部、画素電極部、デ
ータ配線およびソース・ドレイン電極を順次形成する。
置用アレイ基板の構成は例えば次の通りである。即ち、
絶縁性基板上に特開平１−２９１４６７号公報に示され
た６０〜８５原子パーセントのタンタルを含むモリブデ
ン・タンタル合金からなるアドレス配線・電極材料及び
補助容量配線をスパッタ法等の成膜法により堆積し、ド
ライエッチング法等の方法によりテーパ加工を用いて形
成する。その後、トランジスタ能動部、画素電極部、デ
ータ配線およびソース・ドレイン電極を順次形成する。
【０００３】図４は液晶表示装置用アレイ基板における
薄膜トランジスタ（ＴＦＴ）部の断面図である。図４に
おいて、絶縁性基板１上には、ゲート電極２、ゲート絶
縁層３ａ，３ｂ、半導体層４、エッチングストッパ層
５、コンタクト層６、画素電極７、ソース電極８、ドレ
イン電極９及び保護層１０が形成されている。
薄膜トランジスタ（ＴＦＴ）部の断面図である。図４に
おいて、絶縁性基板１上には、ゲート電極２、ゲート絶
縁層３ａ，３ｂ、半導体層４、エッチングストッパ層
５、コンタクト層６、画素電極７、ソース電極８、ドレ
イン電極９及び保護層１０が形成されている。
【０００４】上記構成の基板では、表示面積の対角が１
０インチサイズ程度で、アドレス線本数が５００本程度
の液晶表示装置までは、画素開口率４０％程度で、良好
な表示特性が得られた。
０インチサイズ程度で、アドレス線本数が５００本程度
の液晶表示装置までは、画素開口率４０％程度で、良好
な表示特性が得られた。
【０００５】
【発明が解決しようとする課題】液晶表示装置の表示部
分が大画面化や高精細化になるに伴ない、アドレス配線
の長さが長くなることや、画素の開口率をほぼ一定にす
ることによるアドレス配線の幅が細くなることによるア
ドレス配線抵抗の高抵抗化が起こる。このために、アド
レス信号の波形が歪み、信号の伝搬遅延が起こる。この
ことが画像の不均一化となって現れ、画質低下を招くこ
とになる。このことは補助容量配線をアドレス配線と独
立に構成する場合には、アドレス配線の問題と同様のこ
とが補助容量配線にも発生し、信号の伝搬遅延が起こり
画質低下を招く。
分が大画面化や高精細化になるに伴ない、アドレス配線
の長さが長くなることや、画素の開口率をほぼ一定にす
ることによるアドレス配線の幅が細くなることによるア
ドレス配線抵抗の高抵抗化が起こる。このために、アド
レス信号の波形が歪み、信号の伝搬遅延が起こる。この
ことが画像の不均一化となって現れ、画質低下を招くこ
とになる。このことは補助容量配線をアドレス配線と独
立に構成する場合には、アドレス配線の問題と同様のこ
とが補助容量配線にも発生し、信号の伝搬遅延が起こり
画質低下を招く。
【０００６】この問題を解決するために、アドレス配線
抵抗及び補助容量配線抵抗を低抵抗化させる必要があ
る。しかしながら、補助容量配線は画素電極との間で、
補助容量を形成するため、その重なり部分の面積が十分
に必要とされる。特に１画素サイズが２×１０4 μｍ2
程度以下になると、その容量形成に必要な面積が、その
画素面積全体に占める割合が大きくなり、開口率を減少
させていた。
抵抗及び補助容量配線抵抗を低抵抗化させる必要があ
る。しかしながら、補助容量配線は画素電極との間で、
補助容量を形成するため、その重なり部分の面積が十分
に必要とされる。特に１画素サイズが２×１０4 μｍ2
程度以下になると、その容量形成に必要な面積が、その
画素面積全体に占める割合が大きくなり、開口率を減少
させていた。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、絶縁性基板上に形成されるアドレス配線・
電極とそれに交差して配置されるデータ配線・電極、ア
ドレス配線と独立して設けられた補助容量配線、透明画
素電極及び薄膜トランジスタから構成される液晶表示装
置用アレイ基板において、前記補助容量配線が透明導電
膜からなる第１層と高融点金属またはその合金で包まれ
たアルミニウムからなる第２層とからなり、前記第１層
が下層に配置されていることを特徴とする液晶表示装置
用アレイ基板を得るものである。
するために、絶縁性基板上に形成されるアドレス配線・
電極とそれに交差して配置されるデータ配線・電極、ア
ドレス配線と独立して設けられた補助容量配線、透明画
素電極及び薄膜トランジスタから構成される液晶表示装
置用アレイ基板において、前記補助容量配線が透明導電
膜からなる第１層と高融点金属またはその合金で包まれ
たアルミニウムからなる第２層とからなり、前記第１層
が下層に配置されていることを特徴とする液晶表示装置
用アレイ基板を得るものである。
【０００８】具体的な構成として補助容量配線の構造を
ＩＴＯ（インジウムすず酸化物）とアルミニウムを包ん
だ高融点金属例えばタンタルを６０〜８５原子パーセン
ト含むモリブデン・タンタル合金との積層配線構造とす
る。ここで、上述したアルミニウムは、アルミニウムか
またはアルミニウムとその他の物質との合金金属を含む
ものとする。
ＩＴＯ（インジウムすず酸化物）とアルミニウムを包ん
だ高融点金属例えばタンタルを６０〜８５原子パーセン
ト含むモリブデン・タンタル合金との積層配線構造とす
る。ここで、上述したアルミニウムは、アルミニウムか
またはアルミニウムとその他の物質との合金金属を含む
ものとする。
【０００９】
【作用】上記構成で、例えばアルミニウム膜厚１００ｎ
ｍ、モリブデン・タンタル膜厚下層を５０ｎｍ、上層を
２００ｎｍとした包含構造の場合、モリブデン・タンタ
ル膜厚３００ｎｍの場合と比べて、補助容量配線の線幅
を同じとして、モリブデン・タンタル単層で１５ｋΩに
対して、積層配線構造では５ｋΩと補助容量配線抵抗を
３分の１以下に低減できる。また、補助容量配線の一部
に透明物質のＩＴＯを用い、補助容量を確保するので、
従来の金属を用いた場合より、画素開口率を向上でき
る。更に、アルミニウム金属を高融点金属で包むことに
より、アルミニウム金属のヒロックが製造工程中に発生
するのを低減できる。
ｍ、モリブデン・タンタル膜厚下層を５０ｎｍ、上層を
２００ｎｍとした包含構造の場合、モリブデン・タンタ
ル膜厚３００ｎｍの場合と比べて、補助容量配線の線幅
を同じとして、モリブデン・タンタル単層で１５ｋΩに
対して、積層配線構造では５ｋΩと補助容量配線抵抗を
３分の１以下に低減できる。また、補助容量配線の一部
に透明物質のＩＴＯを用い、補助容量を確保するので、
従来の金属を用いた場合より、画素開口率を向上でき
る。更に、アルミニウム金属を高融点金属で包むことに
より、アルミニウム金属のヒロックが製造工程中に発生
するのを低減できる。
【００１０】
【実施例】図１及び図２は逆スタガー型ＴＦＴ（保護膜
タイプ）を用いた実施例のＴＦＴ部の断面図及び等価回
路図である。第２図において、透明ガラス基板１１上に
アドレス配線１２とデータ配線１３がマトリクス状に配
設され、補助容量配線１４がアドレス配線にほぼ平行し
て形成されている。これらの配線の各交差部にａ−Ｓｉ
膜を含むＴＦＴ１５が形成されている。ＴＦＴ１５のド
レイン電極はデータ配線１３に接続され、ゲート電極は
アドレス配線１２と同時一体形成されている。またＴＦ
Ｔ１５のソース電極には、各画素の表示電極１６と液晶
容量１７及び補助容量配線と画素電極とで形成される補
助容量１８が接続されている。
タイプ）を用いた実施例のＴＦＴ部の断面図及び等価回
路図である。第２図において、透明ガラス基板１１上に
アドレス配線１２とデータ配線１３がマトリクス状に配
設され、補助容量配線１４がアドレス配線にほぼ平行し
て形成されている。これらの配線の各交差部にａ−Ｓｉ
膜を含むＴＦＴ１５が形成されている。ＴＦＴ１５のド
レイン電極はデータ配線１３に接続され、ゲート電極は
アドレス配線１２と同時一体形成されている。またＴＦ
Ｔ１５のソース電極には、各画素の表示電極１６と液晶
容量１７及び補助容量配線と画素電極とで形成される補
助容量１８が接続されている。
【００１１】このように構成されたアレイ基板を図１に
沿って、製造工程を説明する。プラズマＣＶＤ法による
ＳｉＯｘ膜付きガラス基板２１上に、スパッタ法によ
り、ＩＴＯでできた透明導電膜膜２２を１００ｎｍ堆積
し、図２の補助容量配線１４の最下層パタ−ンを形成す
る。次に、高融点金属であるモリブデン・タンタル膜２
３及びアルミニウム膜２４をそれぞれ５００ｎｍ、１０
０ｎｍ連続的に堆積させる。このとき、アルミニウム膜
はアルミ合金例えば、銅１原子パーセント、シリコン
０．５原子パーセント含むアルミニウム膜でも可能であ
る。この積層膜上に、フォトリソグラフィを用いてゲー
ト電極を含むアドレス配線パターンの一部と補助容量配
線の一部を形成し、燐酸＋硝酸＋酢酸の混酸を用いてア
ルミニウムのエッチングを行い、続いて、ＣＤＥ（Ｃｈ
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）でＣＦ4 ＋Ｏ
2 混合ガスを用いて、モリブデン・タンタル膜２３を３
０度以下のテーパができるようにエッチングする。それ
から、モリブデン・タンタル膜２５を２００ｎｍ堆積さ
せ、アルミニウム膜２４をモリブデン・タンタル膜２
３，２５で包む構造に形成して、アドレス配線と補助容
量配線パターンを完成させる。続いてプラズマＣＶＤ法
により、ＳｉＯｘ膜２６、ＳｉＮｘ膜２７、ａ−Ｓｉ
（アモルファスシリコン）膜２８、ＳｉＮｘ膜２９の４
層を連続堆積する。上層のＳｉＮｘ膜２９をパターニン
グし、前処理後に、ソース・ドレイン電極のコンタクト
として、ｎ+ ａ−Ｓｉ膜３０をプラズマＣＶＤ法により
堆積する。次に、ａ−Ｓｉをパターニングし、透明画素
電極（表示電極）３１としてＩＴＯ膜を用いる。この電
極は補助容量の一方の電極の一部としても使用する。続
いて、アドレス配線パッド部の開口をＨＦ系エッチング
液で行う。次に、スパッタ法により、クロム、アルミニ
ウム及びクロムの３層を堆積させ、これをデータ配線、
ソース電極３２及びドレイン電極３３として形成する。
この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）により、バックチャネル上のｎ+ ａ−Ｓｉ膜を
除去する。次に保護膜として、プラズマＣＶＤ法により
ＳｉＮｘ膜３４を形成し、液晶表示装置用アレイ基板が
完成する。
沿って、製造工程を説明する。プラズマＣＶＤ法による
ＳｉＯｘ膜付きガラス基板２１上に、スパッタ法によ
り、ＩＴＯでできた透明導電膜膜２２を１００ｎｍ堆積
し、図２の補助容量配線１４の最下層パタ−ンを形成す
る。次に、高融点金属であるモリブデン・タンタル膜２
３及びアルミニウム膜２４をそれぞれ５００ｎｍ、１０
０ｎｍ連続的に堆積させる。このとき、アルミニウム膜
はアルミ合金例えば、銅１原子パーセント、シリコン
０．５原子パーセント含むアルミニウム膜でも可能であ
る。この積層膜上に、フォトリソグラフィを用いてゲー
ト電極を含むアドレス配線パターンの一部と補助容量配
線の一部を形成し、燐酸＋硝酸＋酢酸の混酸を用いてア
ルミニウムのエッチングを行い、続いて、ＣＤＥ（Ｃｈ
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）でＣＦ4 ＋Ｏ
2 混合ガスを用いて、モリブデン・タンタル膜２３を３
０度以下のテーパができるようにエッチングする。それ
から、モリブデン・タンタル膜２５を２００ｎｍ堆積さ
せ、アルミニウム膜２４をモリブデン・タンタル膜２
３，２５で包む構造に形成して、アドレス配線と補助容
量配線パターンを完成させる。続いてプラズマＣＶＤ法
により、ＳｉＯｘ膜２６、ＳｉＮｘ膜２７、ａ−Ｓｉ
（アモルファスシリコン）膜２８、ＳｉＮｘ膜２９の４
層を連続堆積する。上層のＳｉＮｘ膜２９をパターニン
グし、前処理後に、ソース・ドレイン電極のコンタクト
として、ｎ+ ａ−Ｓｉ膜３０をプラズマＣＶＤ法により
堆積する。次に、ａ−Ｓｉをパターニングし、透明画素
電極（表示電極）３１としてＩＴＯ膜を用いる。この電
極は補助容量の一方の電極の一部としても使用する。続
いて、アドレス配線パッド部の開口をＨＦ系エッチング
液で行う。次に、スパッタ法により、クロム、アルミニ
ウム及びクロムの３層を堆積させ、これをデータ配線、
ソース電極３２及びドレイン電極３３として形成する。
この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）により、バックチャネル上のｎ+ ａ−Ｓｉ膜を
除去する。次に保護膜として、プラズマＣＶＤ法により
ＳｉＮｘ膜３４を形成し、液晶表示装置用アレイ基板が
完成する。
【００１２】このとき補助容量配線抵抗は、平均配線幅
を３０μｍ、配線長を２０ｃｍとしたとき、約３ｋΩと
なり、モリブデン・タンタル膜３００ｎｍでの９ｋΩの
３分の１となる。
を３０μｍ、配線長を２０ｃｍとしたとき、約３ｋΩと
なり、モリブデン・タンタル膜３００ｎｍでの９ｋΩの
３分の１となる。
【００１３】また、アドレス配線及び補助容量配線上部
のモリブデン・タンタル膜にテーパエッチングを施すこ
とによって、下層にアルミニウム膜が存在してもゲート
絶縁膜のステップカバレージが良好となり、モリブデン
・タンタル膜単層の場合と変わらない層間絶縁性が得ら
れた。
のモリブデン・タンタル膜にテーパエッチングを施すこ
とによって、下層にアルミニウム膜が存在してもゲート
絶縁膜のステップカバレージが良好となり、モリブデン
・タンタル膜単層の場合と変わらない層間絶縁性が得ら
れた。
【００１４】本発明において、図３に示すような構造も
可能である。補助容量配線１４と同時にＩＴＯパタ−ン
４１を形成し、ＴＦＴ部ソ−ス電極との接続のための開
口部下に、上記アドレス配線と同様な構造のアルミニウ
ム膜を包含したモリブデン・タンタル膜４２を形成して
おく。これは、上記モリブデン・タンタル膜２５と同層
のモリブデン・タンタル膜でも可能である。その後、上
記実施例と同様の工程を行い、ＩＴＯ膜でなる透明画素
電極３１を形成するとき、上記パタ−ンにかえて、１画
素内に２個の部分画素電極４３，４４を形成する。部分
画素４３はソ−ス電極と電気的に直接接続され、部分画
素４４は、ソ−ス電極に接続されているＩＴＯ膜パタ−
ン４１と部分画素４４とで、ゲ−ト絶縁膜を挟んででつ
くられる容量を介して接続している。アレイ周辺パッド
部開口のとき、ソ−ス電極とＩＴＯパタ−ン４１を接続
するためのコンタクトホ−ルを同時に形成する。そし
て、デ−タ配線、ソ−ス及びドレイン電極を形成すると
きに、ＩＴＯ膜パタ−ン４１及び部分画素４３をソ−ス
電極と接続させる。このように、図１に示した工程と同
様の工程で、１画素に部分画素を２個以上含むアレイ基
板の作製も可能である。部分画素構造では、各画素に印
加される電圧が違うことから、液晶表示装置の視角依存
性を低減できる。
可能である。補助容量配線１４と同時にＩＴＯパタ−ン
４１を形成し、ＴＦＴ部ソ−ス電極との接続のための開
口部下に、上記アドレス配線と同様な構造のアルミニウ
ム膜を包含したモリブデン・タンタル膜４２を形成して
おく。これは、上記モリブデン・タンタル膜２５と同層
のモリブデン・タンタル膜でも可能である。その後、上
記実施例と同様の工程を行い、ＩＴＯ膜でなる透明画素
電極３１を形成するとき、上記パタ−ンにかえて、１画
素内に２個の部分画素電極４３，４４を形成する。部分
画素４３はソ−ス電極と電気的に直接接続され、部分画
素４４は、ソ−ス電極に接続されているＩＴＯ膜パタ−
ン４１と部分画素４４とで、ゲ−ト絶縁膜を挟んででつ
くられる容量を介して接続している。アレイ周辺パッド
部開口のとき、ソ−ス電極とＩＴＯパタ−ン４１を接続
するためのコンタクトホ−ルを同時に形成する。そし
て、デ−タ配線、ソ−ス及びドレイン電極を形成すると
きに、ＩＴＯ膜パタ−ン４１及び部分画素４３をソ−ス
電極と接続させる。このように、図１に示した工程と同
様の工程で、１画素に部分画素を２個以上含むアレイ基
板の作製も可能である。部分画素構造では、各画素に印
加される電圧が違うことから、液晶表示装置の視角依存
性を低減できる。
【００１５】
【発明の効果】以上述べたように本発明によれば、補助
容量配線にＩＴＯとアルミニウムを包んだ高融点金属例
えばタンタルを６０〜８５原子パーセント含むモリブデ
ン・タンタル合金との積層配線構造とすることで、補助
容量配線及びアドレス配線抵抗は低抵抗となり、また補
助容量配線の一部にＩＴＯを用いることにより、画素開
口率を大きくすることができ、液晶表示装置の大画面
化、高精細化を図ることができる。
容量配線にＩＴＯとアルミニウムを包んだ高融点金属例
えばタンタルを６０〜８５原子パーセント含むモリブデ
ン・タンタル合金との積層配線構造とすることで、補助
容量配線及びアドレス配線抵抗は低抵抗となり、また補
助容量配線の一部にＩＴＯを用いることにより、画素開
口率を大きくすることができ、液晶表示装置の大画面
化、高精細化を図ることができる。
【図１】本発明の一実施例におけるアクティブマトリク
ス型液晶表示装置のＴＦＴ部の断面図である。
ス型液晶表示装置のＴＦＴ部の断面図である。
【図２】本発明の一実施例におけるアクティブマトリク
ス型液晶表示装置の等価回路図である。
ス型液晶表示装置の等価回路図である。
【図３】本発明の他の実施例におけるアクティブマトリ
クス型液晶表示装置のＴＦＴ部の断面図である。
クス型液晶表示装置のＴＦＴ部の断面図である。
【図４】従来のアクティブマトリクス型液晶表示装置の
ＴＦＴ部の断面図である。
ＴＦＴ部の断面図である。
１１……透明ガラス基板 １２……アドレス配線 １３……データ配線 １４……補助容量配線 １５……ＴＦＴ １６……表示電極 ２１……ガラス基板 ２２……透明導電膜 ２３，２５……モリブデン・タンタル膜 ２４……アルミニウム膜 ３１……透明画素電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０２Ｆ 1/1333 9225−2Ｋ Ｈ０１Ｌ 21/3205 27/12 Ａ 29/784
Claims (1)
- 【請求項１】 絶縁性基板上に形成されるアドレス配線
・電極とそれに交差して配置されるデータ配線・電極、
アドレス配線と独立して設けられた補助容量配線、透明
画素電極及び薄膜トランジスタから構成される液晶表示
装置用アレイ基板において、前記補助容量配線が透明導
電膜からなる第１層と高融点金属またはその合金で包ま
れたアルミニウムからなる第２層とからなり、前記第１
層が下層に配置されていることを特徴とする液晶表示装
置用アレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13405992A JPH05323378A (ja) | 1992-05-27 | 1992-05-27 | 液晶表示装置用アレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13405992A JPH05323378A (ja) | 1992-05-27 | 1992-05-27 | 液晶表示装置用アレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05323378A true JPH05323378A (ja) | 1993-12-07 |
Family
ID=15119407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13405992A Pending JPH05323378A (ja) | 1992-05-27 | 1992-05-27 | 液晶表示装置用アレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05323378A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836192A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | アクティブマトリクス基板およびその製造方法 |
| KR100421613B1 (ko) * | 2001-05-07 | 2004-03-09 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 및 그 제조방법 |
| JP2010096895A (ja) * | 2008-10-15 | 2010-04-30 | Sony Corp | 液晶表示装置 |
| WO2011040085A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
-
1992
- 1992-05-27 JP JP13405992A patent/JPH05323378A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836192A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | アクティブマトリクス基板およびその製造方法 |
| KR100421613B1 (ko) * | 2001-05-07 | 2004-03-09 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 및 그 제조방법 |
| JP2010096895A (ja) * | 2008-10-15 | 2010-04-30 | Sony Corp | 液晶表示装置 |
| JP4661935B2 (ja) * | 2008-10-15 | 2011-03-30 | ソニー株式会社 | 液晶表示装置 |
| WO2011040085A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
| US9551910B2 (en) | 2009-10-02 | 2017-01-24 | Unified Innovative Technology, Llc | Active matrix substrate and display device |
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