JPH0836192A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH0836192A JPH0836192A JP19018994A JP19018994A JPH0836192A JP H0836192 A JPH0836192 A JP H0836192A JP 19018994 A JP19018994 A JP 19018994A JP 19018994 A JP19018994 A JP 19018994A JP H0836192 A JPH0836192 A JP H0836192A
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Abstract
(57)【要約】 （修正有）
【目的】 フォトレジスト工程の削減。
【構成】 透明ガラス基板１上に透明導電膜２と第１金
属膜３とを成膜し、これをパターニングしてゲート電極
４とピクセル電極５を形成する。ゲート絶縁膜６、ノン
ドープａ−Ｓｉ膜７を成膜し、Ｓｉ膜７をアイランド状
にパターニングする。チャネル保護膜８を成膜し、Ｓｉ
膜７の電極取り出し領域上のチャネル保護膜８を選択的
に除去するとともにピクセル電極５上および周辺コンタ
クト部９上のゲート絶縁膜６を除去する。ｎ+ 型ａ−Ｓ
ｉ膜１０と第２金属膜１１を成膜しこれをパターニング
してドレイン電極１２、ソース電極１３を形成する。パ
ッシベーション膜１５を成膜しパターニングする。
属膜３とを成膜し、これをパターニングしてゲート電極
４とピクセル電極５を形成する。ゲート絶縁膜６、ノン
ドープａ−Ｓｉ膜７を成膜し、Ｓｉ膜７をアイランド状
にパターニングする。チャネル保護膜８を成膜し、Ｓｉ
膜７の電極取り出し領域上のチャネル保護膜８を選択的
に除去するとともにピクセル電極５上および周辺コンタ
クト部９上のゲート絶縁膜６を除去する。ｎ+ 型ａ−Ｓ
ｉ膜１０と第２金属膜１１を成膜しこれをパターニング
してドレイン電極１２、ソース電極１３を形成する。パ
ッシベーション膜１５を成膜しパターニングする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等におい
て用いられる、チャネル保護型薄膜トランジスタを有す
るアクティブマトリクス基板およびその製造方法に関
し、特に製造工程を簡略化できる薄膜トランジスタの構
造およびその製造方法に関するものである。
て用いられる、チャネル保護型薄膜トランジスタを有す
るアクティブマトリクス基板およびその製造方法に関
し、特に製造工程を簡略化できる薄膜トランジスタの構
造およびその製造方法に関するものである。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
に用いられる薄膜トランジスタにはチャネル保護型とチ
ャネルエッチ型とがある。チャネル保護型トランジスタ
の従来の製造方法は、図５に示すように、まず透明ガラ
ス基板１上にＣｒ、Ｍｏ、Ｗなどからなる第１金属膜３
を被着しこれをパターニングしてゲート電極４を形成す
る［図５（ａ）］。次に、ＳｉＮX などからなるゲート
絶縁膜６、ノンドープａ−Ｓｉ（アモルファスシリコ
ン）膜７、およびＳｉＮX などからなるチャネル保護膜
８をプラズマＣＶＤ法により連続的に成長させ、チャネ
ル保護膜８を所定形状にパターニングする［図５
（ｂ）］。
に用いられる薄膜トランジスタにはチャネル保護型とチ
ャネルエッチ型とがある。チャネル保護型トランジスタ
の従来の製造方法は、図５に示すように、まず透明ガラ
ス基板１上にＣｒ、Ｍｏ、Ｗなどからなる第１金属膜３
を被着しこれをパターニングしてゲート電極４を形成す
る［図５（ａ）］。次に、ＳｉＮX などからなるゲート
絶縁膜６、ノンドープａ−Ｓｉ（アモルファスシリコ
ン）膜７、およびＳｉＮX などからなるチャネル保護膜
８をプラズマＣＶＤ法により連続的に成長させ、チャネ
ル保護膜８を所定形状にパターニングする［図５
（ｂ）］。
【０００３】次に、リンが高濃度にドープされたｎ+ 型
ａ−Ｓｉ膜１０を成膜した後、ノンドープａ−Ｓｉ膜７
をアイランド状にパターニングする［図５（ｃ）］。次
に、ゲート絶縁膜６をパターニングして第１金属膜３か
らなる周辺コンタクト部９上のゲート絶縁膜６のみを選
択的に除去する［図５（ｄ）］。次に、Ｃｒ、Ｍｏ、Ｗ
などからなる第２金属膜１１を被着し、これをパターニ
ングしてドレイン電極１２、ソース電極１３を形成し、
その後、ドレイン電極、ソース電極をマスクにチャネル
部上のｎ+ 型ａ−Ｓｉ膜１０をエッチング除去する［図
５（ｅ）］。
ａ−Ｓｉ膜１０を成膜した後、ノンドープａ−Ｓｉ膜７
をアイランド状にパターニングする［図５（ｃ）］。次
に、ゲート絶縁膜６をパターニングして第１金属膜３か
らなる周辺コンタクト部９上のゲート絶縁膜６のみを選
択的に除去する［図５（ｄ）］。次に、Ｃｒ、Ｍｏ、Ｗ
などからなる第２金属膜１１を被着し、これをパターニ
ングしてドレイン電極１２、ソース電極１３を形成し、
その後、ドレイン電極、ソース電極をマスクにチャネル
部上のｎ+ 型ａ−Ｓｉ膜１０をエッチング除去する［図
５（ｅ）］。
【０００４】さらに酸化インジウム錫（ＩＴＯ）などの
透明導電膜２を被着しこれをパターニングしてピクセル
電極５を形成する［図５（ｆ）］。最後に、ＳｉＮX な
どの絶縁膜を成長させ、ピクセル電極上などの部分を除
去するパターニングを行ってパッシベーション膜１５を
形成し［図５（ｇ）］、チャネル保護型薄膜トランジス
タの製作が完了する。
透明導電膜２を被着しこれをパターニングしてピクセル
電極５を形成する［図５（ｆ）］。最後に、ＳｉＮX な
どの絶縁膜を成長させ、ピクセル電極上などの部分を除
去するパターニングを行ってパッシベーション膜１５を
形成し［図５（ｇ）］、チャネル保護型薄膜トランジス
タの製作が完了する。
【０００５】以上のように従来のチャネル保護型薄膜ト
ランジスタの製造方法では、パターニング工程が図５
（ａ）から図５（ｇ）に対応して、．ゲート電極形成
用のフォトレジスト工程（以下、ＰＲと記す）、．チ
ャネル保護膜用ＰＲ、．アイランド形成用ＰＲ、．
コンタクトホール形成用ＰＲ、．ドレイン電極形成用
ＰＲ、．ピクセル電極形成用ＰＲ、．パッシベーシ
ョン膜用ＰＲの７回である。
ランジスタの製造方法では、パターニング工程が図５
（ａ）から図５（ｇ）に対応して、．ゲート電極形成
用のフォトレジスト工程（以下、ＰＲと記す）、．チ
ャネル保護膜用ＰＲ、．アイランド形成用ＰＲ、．
コンタクトホール形成用ＰＲ、．ドレイン電極形成用
ＰＲ、．ピクセル電極形成用ＰＲ、．パッシベーシ
ョン膜用ＰＲの７回である。
【０００６】一方、チャネルエッチ型薄膜トランジスタ
の製造方法は、図６に示すように、透明ガラス基板１上
に第１金属膜３からなるゲート電極４を形成した［図６
（ａ）］後、ゲート絶縁膜６、ノンドープａ−Ｓｉ膜
７、ｎ+ 型ａ−Ｓｉ膜１０をＣＶＤ法により連続して成
膜し、ノンドープａ−Ｓｉ膜７およびｎ+ 型ａ−Ｓｉ膜
１０をアイランド状にパターニングする［図６
（ｂ）］。
の製造方法は、図６に示すように、透明ガラス基板１上
に第１金属膜３からなるゲート電極４を形成した［図６
（ａ）］後、ゲート絶縁膜６、ノンドープａ−Ｓｉ膜
７、ｎ+ 型ａ−Ｓｉ膜１０をＣＶＤ法により連続して成
膜し、ノンドープａ−Ｓｉ膜７およびｎ+ 型ａ−Ｓｉ膜
１０をアイランド状にパターニングする［図６
（ｂ）］。
【０００７】次に、ゲート電極電位をとる部分、すなわ
ち第１金属膜３の周辺コンタクト部９上のゲート絶縁膜
を除去する［図６（ｃ）］ その後、第２金属膜１１を被着しこれをパターニングし
て、ドレイン電極１２、ソース電極１３を形成し、次い
で、ドレイン電極１２、ソース電極１３をマスクにチャ
ネル部のｎ+ 型ａ−Ｓｉ膜１０をエッチングする［図６
（ｄ）］。さらに、透明導電膜２をパターニングしてピ
クセル電極５を形成し［図６（ｅ）］、最後に、パッシ
ベーション膜１５を形成して、チャネルエッチ型の薄膜
トランジスタの製作が完了する［図６（ｆ）］。
ち第１金属膜３の周辺コンタクト部９上のゲート絶縁膜
を除去する［図６（ｃ）］ その後、第２金属膜１１を被着しこれをパターニングし
て、ドレイン電極１２、ソース電極１３を形成し、次い
で、ドレイン電極１２、ソース電極１３をマスクにチャ
ネル部のｎ+ 型ａ−Ｓｉ膜１０をエッチングする［図６
（ｄ）］。さらに、透明導電膜２をパターニングしてピ
クセル電極５を形成し［図６（ｅ）］、最後に、パッシ
ベーション膜１５を形成して、チャネルエッチ型の薄膜
トランジスタの製作が完了する［図６（ｆ）］。
【０００８】従って、チャネルエッチ型薄膜トランジス
タでは、チャネル保護膜用ＰＲ工程がないのでパターニ
ング工程は６回と短くなっている。しかし、この方式の
トランジスタでは、チャネル部のｎ+ 型ａ−Ｓｉ膜１０
をエッチングする際、チャネル保護型薄膜トランジスタ
の場合のようにチャネル保護膜（図５中８）がないた
め、ノンドープａ−Ｓｉ膜７の表面（バック界面）１８
が彫り込まれてしまうことになり、このためノンドープ
半導体層を厚く形成しておく必要がある。その結果、リ
ーク電流が増加してオン／オフ電流比が低下したり、光
誘起電流が大きくなるなどの問題が起こり、特性上チャ
ネル保護型トランジスタに比べ劣ったものとなってい
る。
タでは、チャネル保護膜用ＰＲ工程がないのでパターニ
ング工程は６回と短くなっている。しかし、この方式の
トランジスタでは、チャネル部のｎ+ 型ａ−Ｓｉ膜１０
をエッチングする際、チャネル保護型薄膜トランジスタ
の場合のようにチャネル保護膜（図５中８）がないた
め、ノンドープａ−Ｓｉ膜７の表面（バック界面）１８
が彫り込まれてしまうことになり、このためノンドープ
半導体層を厚く形成しておく必要がある。その結果、リ
ーク電流が増加してオン／オフ電流比が低下したり、光
誘起電流が大きくなるなどの問題が起こり、特性上チャ
ネル保護型トランジスタに比べ劣ったものとなってい
る。
【０００９】すなわち、チャネル保護型トランジスタの
方がチャネルエッチ型薄膜トランジスタに比べ、ｎ+ 型
ａ−Ｓｉ膜のエッチング工程での制御が容易で特性面で
も優れているものの、反面前述のようにパターニング工
程が多く、歩留りが低下し製造コストが高くなるという
問題がある。
方がチャネルエッチ型薄膜トランジスタに比べ、ｎ+ 型
ａ−Ｓｉ膜のエッチング工程での制御が容易で特性面で
も優れているものの、反面前述のようにパターニング工
程が多く、歩留りが低下し製造コストが高くなるという
問題がある。
【００１０】チャネル保護型薄膜トランジスタでのこれ
らの点を解決するため、特開平４−２６９８３７号公報
において、図７に示すような第１の先行技術が開示され
ている。この先行技術はチャネル保護膜８のパターニン
グをゲート電極４をマスクとする裏面露光を利用して行
い、これによりチャネル保護膜８パターニング用のマス
クを削減するものである。以下に、特開平４−２６９８
３７号公報にて開示された方法について説明する。
らの点を解決するため、特開平４−２６９８３７号公報
において、図７に示すような第１の先行技術が開示され
ている。この先行技術はチャネル保護膜８のパターニン
グをゲート電極４をマスクとする裏面露光を利用して行
い、これによりチャネル保護膜８パターニング用のマス
クを削減するものである。以下に、特開平４−２６９８
３７号公報にて開示された方法について説明する。
【００１１】まず、透明ガラス基板１上に金属膜を堆積
し、これをパターニングしてゲート電極４を形成する。
その後、ゲート絶縁膜６、ノンドープａ−Ｓｉ膜７、チ
ャネル保護膜８をプラズマＣＶＤ法などにより連続して
成膜したのち、チャネル保護膜８上にポジ型のフォトレ
ジスト膜１６ｂを塗布し、ゲート電極４をマスクとして
ガラス基板１の背面から矢印のように裏面露光を行う
［図７（ａ）］。フォトレジスト膜１６ｂの露光された
部分を溶解除去［図７（ｂ）］した後、その不溶解部分
をマスクとしてチャネル保護膜８のエッチングを行い、
図７（ｃ）に示すようにパターン化されたチャネル保護
膜８を得る。
し、これをパターニングしてゲート電極４を形成する。
その後、ゲート絶縁膜６、ノンドープａ−Ｓｉ膜７、チ
ャネル保護膜８をプラズマＣＶＤ法などにより連続して
成膜したのち、チャネル保護膜８上にポジ型のフォトレ
ジスト膜１６ｂを塗布し、ゲート電極４をマスクとして
ガラス基板１の背面から矢印のように裏面露光を行う
［図７（ａ）］。フォトレジスト膜１６ｂの露光された
部分を溶解除去［図７（ｂ）］した後、その不溶解部分
をマスクとしてチャネル保護膜８のエッチングを行い、
図７（ｃ）に示すようにパターン化されたチャネル保護
膜８を得る。
【００１２】次いで、図７（ｄ）に示すように、チャネ
ル保護膜８の上方よりＰ+ （リンイオン）の注入を行
い、ノンドープａ−Ｓｉ膜７の一部を低抵抗化してコン
タクト層７ａを形成する。その後は従来方法と同様に、
アイランド形成用ＰＲ、コンタクトホール形成用ＰＲ、
ドレイン電極形成用ＰＲ、ピクセル電極形成用ＰＲ、パ
ッシベーション膜用ＰＲの各工程を経て、チャネル保護
型薄膜トランジスタを形成する。
ル保護膜８の上方よりＰ+ （リンイオン）の注入を行
い、ノンドープａ−Ｓｉ膜７の一部を低抵抗化してコン
タクト層７ａを形成する。その後は従来方法と同様に、
アイランド形成用ＰＲ、コンタクトホール形成用ＰＲ、
ドレイン電極形成用ＰＲ、ピクセル電極形成用ＰＲ、パ
ッシベーション膜用ＰＲの各工程を経て、チャネル保護
型薄膜トランジスタを形成する。
【００１３】また、特開平４−７５３５０号公報には、
チャネル保護型トランジスタに関する第２の先行技術が
開示されている。この先行技術は、チャネル保護膜のパ
ターニングをゲート電極をマスクとした裏面露光により
行い、さらに透明導電膜などからなるドレイン、ソース
電極のパターニングを、イメージリバーサルフォトレジ
ストの、ゲート電極をマスクとする裏面露光を利用して
行い、これによりマスク数を削減するものである。以下
に、特開平４−７５３５０号公報にて開示された方法に
ついて図８を用いて説明する。
チャネル保護型トランジスタに関する第２の先行技術が
開示されている。この先行技術は、チャネル保護膜のパ
ターニングをゲート電極をマスクとした裏面露光により
行い、さらに透明導電膜などからなるドレイン、ソース
電極のパターニングを、イメージリバーサルフォトレジ
ストの、ゲート電極をマスクとする裏面露光を利用して
行い、これによりマスク数を削減するものである。以下
に、特開平４−７５３５０号公報にて開示された方法に
ついて図８を用いて説明する。
【００１４】まず、透明ガラス基板１上に金属膜を堆積
しこれをパターニングしてゲート電極４を形成する［図
８（ａ）］。次に、ＳｉＮX などからなるゲート絶縁膜
６、ノンドープａ−Ｓｉ膜７、さらにＳｉＮX などから
なるチャネル保護膜８をプラズマＣＶＤ法により連続的
に成長させ、ゲート電極４を利用した裏面露光によりチ
ャネル保護膜８のパターニングを行う［図８（ｂ）］。
しこれをパターニングしてゲート電極４を形成する［図
８（ａ）］。次に、ＳｉＮX などからなるゲート絶縁膜
６、ノンドープａ−Ｓｉ膜７、さらにＳｉＮX などから
なるチャネル保護膜８をプラズマＣＶＤ法により連続的
に成長させ、ゲート電極４を利用した裏面露光によりチ
ャネル保護膜８のパターニングを行う［図８（ｂ）］。
【００１５】次に、ｎ+ 型ａ−Ｓｉ膜１０を堆積し、さ
らにＩＴＯなどの透明導電膜２を堆積する。続いてイメ
ージリバーサルフォトレジスト１９を塗布し、ソース電
極１３とドレイン電極１２の外形形状を規定するため、
フォトマスクを用いた通常の露光・現像を行う。次に、
ゲート電極４をマスクとして裏面露光を行い、イメージ
リバーサルフォトレジスト１９のリバーサルベーク現像
により図８（ｃ）に示すフォトレジストパターンを得
る。それをマスクに透明導電膜２、ｎ+ 型ａ−Ｓｉ膜１
０およびノンドープａ−Ｓｉ膜７のパターニングを行
い、ドレイン電極１２、ソース電極１３を形成するとと
もにａ−Ｓｉ膜７のアイランド化を行う。
らにＩＴＯなどの透明導電膜２を堆積する。続いてイメ
ージリバーサルフォトレジスト１９を塗布し、ソース電
極１３とドレイン電極１２の外形形状を規定するため、
フォトマスクを用いた通常の露光・現像を行う。次に、
ゲート電極４をマスクとして裏面露光を行い、イメージ
リバーサルフォトレジスト１９のリバーサルベーク現像
により図８（ｃ）に示すフォトレジストパターンを得
る。それをマスクに透明導電膜２、ｎ+ 型ａ−Ｓｉ膜１
０およびノンドープａ−Ｓｉ膜７のパターニングを行
い、ドレイン電極１２、ソース電極１３を形成するとと
もにａ−Ｓｉ膜７のアイランド化を行う。
【００１６】この方法では、見かけ上必要な工程数は、
．ゲート電極形成用ＰＲ、．チャネル保護膜用Ｐ
Ｒ、．ドレイン電極形成用ＰＲ、．ピクセル電極形
成用ＰＲの４工程であるが、実際にはゲート電極電位の
取り出しのためにゲート絶縁膜を除去するコンタクトホ
ール形成用ＰＲと、ＩＴＯ層だけでデータ線を形成する
ことは抵抗が高くなりすぎるためデータ線形成用のＰＲ
が別途必要であり、そのため実際には６工程、さらにパ
ッシベーション工程を行うのであれば７工程が必要とな
る。
．ゲート電極形成用ＰＲ、．チャネル保護膜用Ｐ
Ｒ、．ドレイン電極形成用ＰＲ、．ピクセル電極形
成用ＰＲの４工程であるが、実際にはゲート電極電位の
取り出しのためにゲート絶縁膜を除去するコンタクトホ
ール形成用ＰＲと、ＩＴＯ層だけでデータ線を形成する
ことは抵抗が高くなりすぎるためデータ線形成用のＰＲ
が別途必要であり、そのため実際には６工程、さらにパ
ッシベーション工程を行うのであれば７工程が必要とな
る。
【００１７】
【発明が解決しようとする課題】図５に示した在来型の
チャネル保護型薄膜トランジスタの製造方法では、上述
したように７ＰＲ工程が必要となり、チャネルエッチ型
薄膜トランジスタに比べ工程が複雑で工程数が多くなる
ため、歩留りが低下し、製造コストが高くなるという問
題点があった。
チャネル保護型薄膜トランジスタの製造方法では、上述
したように７ＰＲ工程が必要となり、チャネルエッチ型
薄膜トランジスタに比べ工程が複雑で工程数が多くなる
ため、歩留りが低下し、製造コストが高くなるという問
題点があった。
【００１８】また、図７に示した第１の先行技術（特開
平４−２６９８３７号公報）の方法では、チャネル保護
膜８の形成にゲート電極４をマスクとする裏面露光を利
用しているため、パターニング用マスクは６枚となるが
パターニング工程数自体は７工程と実質的な工程数削減
にはなっておらず、さらに、イオン注入という工程が増
えるので、パターニング工程が多いことに伴う歩留り低
下の問題は解決されていない。
平４−２６９８３７号公報）の方法では、チャネル保護
膜８の形成にゲート電極４をマスクとする裏面露光を利
用しているため、パターニング用マスクは６枚となるが
パターニング工程数自体は７工程と実質的な工程数削減
にはなっておらず、さらに、イオン注入という工程が増
えるので、パターニング工程が多いことに伴う歩留り低
下の問題は解決されていない。
【００１９】この状況は、図８に示した第２の先行技術
（特開平４−７５３５０号公報）の方法においても同様
であり、さらにイメージリバーサルフォトレジストを使
用した、通常のフォトマスクによる露光と裏面露光との
併用という工程上の複雑さも加わるため、高歩留りでの
製造は困難となる。本願発明は、この点に鑑みてなされ
たものであって、その目的は、以上の従来技術の課題を
解決し、真に露光工程数を少なくすることができ、そし
て製造コストが低くかつ高歩留りで製造することのでき
るアクティブマトリクス基板とその製造方法を提供する
ことにある。
（特開平４−７５３５０号公報）の方法においても同様
であり、さらにイメージリバーサルフォトレジストを使
用した、通常のフォトマスクによる露光と裏面露光との
併用という工程上の複雑さも加わるため、高歩留りでの
製造は困難となる。本願発明は、この点に鑑みてなされ
たものであって、その目的は、以上の従来技術の課題を
解決し、真に露光工程数を少なくすることができ、そし
て製造コストが低くかつ高歩留りで製造することのでき
るアクティブマトリクス基板とその製造方法を提供する
ことにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、透明基板上にゲート電極とピクセ
ル電極とが形成され、前記ゲート電極上にゲート絶縁膜
を介してアイランド状に高抵抗半導体層が形成され、前
記高抵抗半導体層上および前記ゲート絶縁膜上に前記高
抵抗半導体層上のドレイン引き出し領域上およびソース
引き出し領域上に開口を有するチャネル保護膜が形成さ
れ、前記高抵抗半導体層上より前記開口を介して、低抵
抗半導体層と金属膜の複合膜からなるドレイン電極およ
びソース電極が引き出され、前記ソース電極が前記ピク
セル電極と接続されていることを特徴とするアクティブ
マトリクス基板、が提供される。
め、本発明によれば、透明基板上にゲート電極とピクセ
ル電極とが形成され、前記ゲート電極上にゲート絶縁膜
を介してアイランド状に高抵抗半導体層が形成され、前
記高抵抗半導体層上および前記ゲート絶縁膜上に前記高
抵抗半導体層上のドレイン引き出し領域上およびソース
引き出し領域上に開口を有するチャネル保護膜が形成さ
れ、前記高抵抗半導体層上より前記開口を介して、低抵
抗半導体層と金属膜の複合膜からなるドレイン電極およ
びソース電極が引き出され、前記ソース電極が前記ピク
セル電極と接続されていることを特徴とするアクティブ
マトリクス基板、が提供される。
【００２１】また、本発明によれば、（１）透明基板上
にゲート電極を形成する工程と、（２）全面にゲート絶
縁膜と高抵抗半導体層を連続して成長させる工程と、
（３）前記高抵抗半導体層をパターニングする工程と、
（４）全面にチャネル保護膜を形成する工程と、（５）
前記高抵抗半導体層のドレイン引き出し領域上およびソ
ース引き出し領域上の前記チャネル保護膜を選択的にエ
ッチング除去する工程と、（６）全面に低抵抗半導体層
と金属膜とからなる複合膜を被着する工程と、（７）前
記複合膜をパターニングして前記ドレイン引き出し領域
から引き出されるドレイン電極と前記ソース引き出し領
域から引き出されてピクセル電極に接続されるソース電
極とを形成する工程と、を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法、が提供される。
にゲート電極を形成する工程と、（２）全面にゲート絶
縁膜と高抵抗半導体層を連続して成長させる工程と、
（３）前記高抵抗半導体層をパターニングする工程と、
（４）全面にチャネル保護膜を形成する工程と、（５）
前記高抵抗半導体層のドレイン引き出し領域上およびソ
ース引き出し領域上の前記チャネル保護膜を選択的にエ
ッチング除去する工程と、（６）全面に低抵抗半導体層
と金属膜とからなる複合膜を被着する工程と、（７）前
記複合膜をパターニングして前記ドレイン引き出し領域
から引き出されるドレイン電極と前記ソース引き出し領
域から引き出されてピクセル電極に接続されるソース電
極とを形成する工程と、を含むことを特徴とするアクテ
ィブマトリクス基板の製造方法、が提供される。
【００２２】
【作用】本発明によるアクティブマトリクス基板は上記
のように構成されているため、．ゲート電極形成用Ｐ
Ｒ、．アイランド形成用ＰＲ、．チャネル保護膜用
ＰＲ、．ドレイン電極形成用ＰＲ、．パッシベーシ
ョン膜用ＰＲ、の５つのＰＲ工程で、あるいは．ゲー
ト電極形成用ＰＲ、．ピクセル電極形成用ＰＲ、．
アイランド形成用露光工程、．チャネル保護膜用Ｐ
Ｒ、．ドレイン電極形成用ＰＲ、．パッシベーショ
ン膜用ＰＲ、の６つのＰＲ工程で、チャネル保護型薄膜
トランジスタを形成することができるので、従来の製造
方法に比べ、簡略化された製造方法を提供することがで
きる。
のように構成されているため、．ゲート電極形成用Ｐ
Ｒ、．アイランド形成用ＰＲ、．チャネル保護膜用
ＰＲ、．ドレイン電極形成用ＰＲ、．パッシベーシ
ョン膜用ＰＲ、の５つのＰＲ工程で、あるいは．ゲー
ト電極形成用ＰＲ、．ピクセル電極形成用ＰＲ、．
アイランド形成用露光工程、．チャネル保護膜用Ｐ
Ｒ、．ドレイン電極形成用ＰＲ、．パッシベーショ
ン膜用ＰＲ、の６つのＰＲ工程で、チャネル保護型薄膜
トランジスタを形成することができるので、従来の製造
方法に比べ、簡略化された製造方法を提供することがで
きる。
【００２３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１、図２を参照して本発明の第１の
実施例の製造方法について説明する。まず、透明ガラス
基板１上にスパッタ法などにより酸化インジウム錫（Ｉ
ＴＯ）などの透明導電膜２を１００〜５００Åの厚さ
に、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどからなる第１金属膜３を
１０００〜３０００Åの厚さに連続的に堆積させ、フォ
トリソグラフィ法を用いてパターニングして、画素領域
にゲート電極４、ピクセル電極５を形成するとともに基
板周辺部に周辺コンタクト部９［図１（ｃ）参照］を形
成する［図１（ａ）］。
て説明する。 ［第１の実施例］図１、図２を参照して本発明の第１の
実施例の製造方法について説明する。まず、透明ガラス
基板１上にスパッタ法などにより酸化インジウム錫（Ｉ
ＴＯ）などの透明導電膜２を１００〜５００Åの厚さ
に、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどからなる第１金属膜３を
１０００〜３０００Åの厚さに連続的に堆積させ、フォ
トリソグラフィ法を用いてパターニングして、画素領域
にゲート電極４、ピクセル電極５を形成するとともに基
板周辺部に周辺コンタクト部９［図１（ｃ）参照］を形
成する［図１（ａ）］。
【００２４】次に、プラズマＣＶＤ法などによりＳｉＮ
x などからなるゲート絶縁膜６を２０００〜４０００Å
の厚さに、ノンドープａ−Ｓｉ膜７を１００〜１０００
Åの厚さに連続的に成膜し、フォトリソグラフィ法によ
りノンドープａ−Ｓｉ膜７をアイランド状にパターニン
グする［図１（ｂ）］。次に、プラズマＣＶＤ法により
ＳｉＮX 、ＳｉＯX などからなるチャネル保護膜８を膜
厚１０００〜３０００Åに堆積し、フォトリソグラフィ
法によりノンドープａ−Ｓｉ膜７のドレイン取り出し領
域上およびソース取り出し領域上のチャネル保護膜８を
選択的に除去する。この工程において同時にピクセル電
極５上および周辺コンタクト部９上のゲート絶縁膜６を
除去する［図１（ｃ）］。
x などからなるゲート絶縁膜６を２０００〜４０００Å
の厚さに、ノンドープａ−Ｓｉ膜７を１００〜１０００
Åの厚さに連続的に成膜し、フォトリソグラフィ法によ
りノンドープａ−Ｓｉ膜７をアイランド状にパターニン
グする［図１（ｂ）］。次に、プラズマＣＶＤ法により
ＳｉＮX 、ＳｉＯX などからなるチャネル保護膜８を膜
厚１０００〜３０００Åに堆積し、フォトリソグラフィ
法によりノンドープａ−Ｓｉ膜７のドレイン取り出し領
域上およびソース取り出し領域上のチャネル保護膜８を
選択的に除去する。この工程において同時にピクセル電
極５上および周辺コンタクト部９上のゲート絶縁膜６を
除去する［図１（ｃ）］。
【００２５】次に、プラズマＣＶＤ法などによりｎ+ 型
ａ−Ｓｉ膜１０を、さらにスパッタ法などによりＣｒ、
Ｍｏ、Ｗ、Ｔａなどからなる第２金属膜１１を１０００
〜３０００Åの厚さに成膜し、この２層膜をフォトリソ
グラフィ法によりパターニングしてドレイン電極１２、
ソース電極１３および周辺コンタクト部９に接続される
上層配線１４を形成する。この工程においてピクセル電
極５上の第１金属膜３が除去されるので、ピクセル電極
５は透明導電膜２のみで形成されるようになる［図２
（ａ）］。次に、プラズマＣＶＤ法によりＳｉＮX 、Ｓ
ｉＯX などからなるパッシベーション膜１５を成膜し、
フォトリソグラフィ法などによりパターニングする［図
２（ｂ）］。
ａ−Ｓｉ膜１０を、さらにスパッタ法などによりＣｒ、
Ｍｏ、Ｗ、Ｔａなどからなる第２金属膜１１を１０００
〜３０００Åの厚さに成膜し、この２層膜をフォトリソ
グラフィ法によりパターニングしてドレイン電極１２、
ソース電極１３および周辺コンタクト部９に接続される
上層配線１４を形成する。この工程においてピクセル電
極５上の第１金属膜３が除去されるので、ピクセル電極
５は透明導電膜２のみで形成されるようになる［図２
（ａ）］。次に、プラズマＣＶＤ法によりＳｉＮX 、Ｓ
ｉＯX などからなるパッシベーション膜１５を成膜し、
フォトリソグラフィ法などによりパターニングする［図
２（ｂ）］。
【００２６】この第１の実施例で必要なマスク数は、図
１（ａ）〜図２（ｂ）に従って、．ゲート電極形成用
ＰＲ、．アイランド形成用ＰＲ、．チャネル保護膜
用ＰＲ、．ドレイン電極形成用ＰＲ、．パッシベー
ション膜用ＰＲ、の５枚となり、また必要なＰＲも５工
程となる。
１（ａ）〜図２（ｂ）に従って、．ゲート電極形成用
ＰＲ、．アイランド形成用ＰＲ、．チャネル保護膜
用ＰＲ、．ドレイン電極形成用ＰＲ、．パッシベー
ション膜用ＰＲ、の５枚となり、また必要なＰＲも５工
程となる。
【００２７】［第２の実施例］次に、図３、図４を参照
して本発明の第２の実施例の製造方法について説明す
る。まず、透明ガラス基板１上にＣｒ、Ｍｏ、Ｗ、Ｔａ
などの金属材料をスパッタして第１金属膜３を形成し、
これをフォトリソグラフィ法によりパターニングしてゲ
ート電極４を形成するとともに基板周辺部に周辺コンタ
クト部９［図４（ａ）参照］を形成する［図３
（ａ）］。
して本発明の第２の実施例の製造方法について説明す
る。まず、透明ガラス基板１上にＣｒ、Ｍｏ、Ｗ、Ｔａ
などの金属材料をスパッタして第１金属膜３を形成し、
これをフォトリソグラフィ法によりパターニングしてゲ
ート電極４を形成するとともに基板周辺部に周辺コンタ
クト部９［図４（ａ）参照］を形成する［図３
（ａ）］。
【００２８】次に、ＩＴＯなどの透明性導電材料をスパ
ッタして透明導電膜２を形成し同様にこれをパターニン
グしてピクセル電極５を形成する［図３（ｂ）］。次
に、ＳｉＮX 、ＳｉＯX などからなるゲート絶縁膜６
と、ノンドープａ−Ｓｉ膜７を連続して成膜する。続い
てノンドープａ−Ｓｉ膜７上にフォトレジスト膜１６ａ
を塗布してゲート電極４をマスクとして透明ガラス基板
１の背面から裏面露光する。露光は、透明ガラス基板
１、ピクセル電極５、ゲート絶縁膜６、ノンドープａ−
Ｓｉ膜７を透過するように光量を多くして行う必要があ
る［図３（ｃ）］。
ッタして透明導電膜２を形成し同様にこれをパターニン
グしてピクセル電極５を形成する［図３（ｂ）］。次
に、ＳｉＮX 、ＳｉＯX などからなるゲート絶縁膜６
と、ノンドープａ−Ｓｉ膜７を連続して成膜する。続い
てノンドープａ−Ｓｉ膜７上にフォトレジスト膜１６ａ
を塗布してゲート電極４をマスクとして透明ガラス基板
１の背面から裏面露光する。露光は、透明ガラス基板
１、ピクセル電極５、ゲート絶縁膜６、ノンドープａ−
Ｓｉ膜７を透過するように光量を多くして行う必要があ
る［図３（ｃ）］。
【００２９】以上のようにしてゲート電極４の形状にフ
ォトレジスト膜１６ａをパターニングした後、続いてた
とえばドライエッチング法などによりノンドープａ−Ｓ
ｉ膜７をパターニングする［図３（ｄ）］。次に、第１
の実施例の場合と同様に、チャネル保護膜８を成膜し、
フォトリソグラフィ法などを用いてチャネル保護膜８を
パターニングすると同時にピクセル電極５上および周辺
コンタクト部９上のゲート絶縁膜６を除去する［図４
（ａ）］。
ォトレジスト膜１６ａをパターニングした後、続いてた
とえばドライエッチング法などによりノンドープａ−Ｓ
ｉ膜７をパターニングする［図３（ｄ）］。次に、第１
の実施例の場合と同様に、チャネル保護膜８を成膜し、
フォトリソグラフィ法などを用いてチャネル保護膜８を
パターニングすると同時にピクセル電極５上および周辺
コンタクト部９上のゲート絶縁膜６を除去する［図４
（ａ）］。
【００３０】次に、ｎ+ 型ａ−Ｓｉ膜１０およびＣｒ、
Ｗ、Ｍｏなどからなる第２金属膜１１を成膜し、これを
パターニングしてドレイン電極１２、ソース電極１３を
形成するとともに周辺コンタクト部９に接続される上層
配線１４を形成する［図４（ｂ）］。このとき、アイラ
ンドＰＲ工程で裏面露光を用いたことによりゲート配線
上に残った不要なノンドープａ−Ｓｉ膜７は、その上部
のチャネル保護膜８をチャネル保護膜ＰＲ［図４
（ａ）］で除去しておくことにより同時に除去すること
ができる。
Ｗ、Ｍｏなどからなる第２金属膜１１を成膜し、これを
パターニングしてドレイン電極１２、ソース電極１３を
形成するとともに周辺コンタクト部９に接続される上層
配線１４を形成する［図４（ｂ）］。このとき、アイラ
ンドＰＲ工程で裏面露光を用いたことによりゲート配線
上に残った不要なノンドープａ−Ｓｉ膜７は、その上部
のチャネル保護膜８をチャネル保護膜ＰＲ［図４
（ａ）］で除去しておくことにより同時に除去すること
ができる。
【００３１】次に、プラズマＣＶＤ法などによりＳｉＮ
X 、ＳｉＯX などからなるパッシベーション膜１５を成
膜し、さらにその上にＣｒなどの金属材料またはカーボ
ンや有機顔料などを分散した樹脂層をからなる遮光膜１
７を成膜し、続いてフォトリソグラフィ法などによりパ
ターニングする［図４（ｃ）］。
X 、ＳｉＯX などからなるパッシベーション膜１５を成
膜し、さらにその上にＣｒなどの金属材料またはカーボ
ンや有機顔料などを分散した樹脂層をからなる遮光膜１
７を成膜し、続いてフォトリソグラフィ法などによりパ
ターニングする［図４（ｃ）］。
【００３２】以上のように、第２の実施例で必要なＰＲ
工程は、．ゲート電極形成用ＰＲ、．アイランド形
成用ＰＲ、．ピクセル電極形成用ＰＲ、．チャネル
保護膜用ＰＲ、．ドレイン電極形成用ＰＲ、．パッ
シベーション膜用ＰＲ、の６工程であり、必要なマスク
はアイランドＰＲでゲート電極を利用した裏面露光で行
っているため５枚となる。この実施例ではピクセル電極
５をゲート電極４を形成した直後の工程において形成し
ているが、もちろんピクセル電極形成用ＰＲをドレイン
電極形成用ＰＲの前後などの別工程で行ってもよい。
工程は、．ゲート電極形成用ＰＲ、．アイランド形
成用ＰＲ、．ピクセル電極形成用ＰＲ、．チャネル
保護膜用ＰＲ、．ドレイン電極形成用ＰＲ、．パッ
シベーション膜用ＰＲ、の６工程であり、必要なマスク
はアイランドＰＲでゲート電極を利用した裏面露光で行
っているため５枚となる。この実施例ではピクセル電極
５をゲート電極４を形成した直後の工程において形成し
ているが、もちろんピクセル電極形成用ＰＲをドレイン
電極形成用ＰＲの前後などの別工程で行ってもよい。
【００３３】
【発明の効果】以上説明したように、本発明によるアク
ティブマトリクス基板は、ゲート電極上にゲート絶縁膜
を介して高抵抗半導体層が形成され、該高抵抗半導体層
から該半導体層上を覆うチャネル保護膜に形成された開
口を介して低抵抗半導体層と金属膜との複合膜からなる
ドレイン電極とソース電極とが引き出された薄膜トラン
ジスタを有するものであるので、本発明によれば、特性
の優れたチャネル保護型薄膜トランジスタを有するアク
ティブマトリクス基板を少ないマスク数と少ないフォト
レジスト工程とにより形成することができるようにな
り、その結果、特性の優れた製品を高歩留りでかつ低製
造コストで製造することが可能となる。
ティブマトリクス基板は、ゲート電極上にゲート絶縁膜
を介して高抵抗半導体層が形成され、該高抵抗半導体層
から該半導体層上を覆うチャネル保護膜に形成された開
口を介して低抵抗半導体層と金属膜との複合膜からなる
ドレイン電極とソース電極とが引き出された薄膜トラン
ジスタを有するものであるので、本発明によれば、特性
の優れたチャネル保護型薄膜トランジスタを有するアク
ティブマトリクス基板を少ないマスク数と少ないフォト
レジスト工程とにより形成することができるようにな
り、その結果、特性の優れた製品を高歩留りでかつ低製
造コストで製造することが可能となる。
【図１】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図２】 図１の工程に続く、本発明の第１の実施例の
製造方法を説明するための工程順断面図の一部。
製造方法を説明するための工程順断面図の一部。
【図３】 本発明の第２の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図４】 図３の工程に続く、本発明の第２の実施例の
製造方法を説明するための工程順断面図の一部。
製造方法を説明するための工程順断面図の一部。
【図５】 チャネル保護型薄膜トランジスタを有するア
クティブマトリクス基板の従来の製造方法を説明するた
めの工程順断面図。
クティブマトリクス基板の従来の製造方法を説明するた
めの工程順断面図。
【図６】 チャネルエッチ型薄膜トランジスタを有する
アクティブマトリクス基板の従来の製造方法を説明する
ための工程順断面図。
アクティブマトリクス基板の従来の製造方法を説明する
ための工程順断面図。
【図７】 チャネル保護型薄膜トランジスタを有するア
クティブマトリクス基板の、第１の先行技術による製造
方法を説明するための工程順断面図。
クティブマトリクス基板の、第１の先行技術による製造
方法を説明するための工程順断面図。
【図８】 チャネル保護型薄膜トランジスタを有するア
クティブマトリクス基板の、第２の先行技術による製造
方法を説明するための工程順断面図。
クティブマトリクス基板の、第２の先行技術による製造
方法を説明するための工程順断面図。
１ 透明ガラス基板 ２ 透明導電膜 ３ 第１金属膜 ４ ゲート電極 ５ ピクセル電極 ６ ゲート絶縁膜 ７ ノンドープａ−Ｓｉ膜 ７ａ コンタクト層 ８ チャネル保護膜 ９ 周辺コンタクト部 １０ ｎ+ 型ａ−Ｓｉ膜 １１ 第２金属膜 １２ ドレイン電極 １３ ソース電極 １４ 上層配線 １５ パッシベーション膜 １６ａ、１６ｂ フォトレジスト膜 １７ 遮光膜 １８ バック界面 １９ イメージリバーサルフォトレジスト
Claims (6)
- 【請求項１】 透明基板上にゲート電極とピクセル電極
とが形成され、前記ゲート電極上にゲート絶縁膜を介し
てアイランド状に高抵抗半導体層が形成され、前記高抵
抗半導体層上および前記ゲート絶縁膜上に前記高抵抗半
導体層上のドレイン引き出し領域上およびソース引き出
し領域上に開口を有するチャネル保護膜が形成され、前
記高抵抗半導体層上より前記開口を介して、低抵抗半導
体層と金属膜の複合膜からなるドレイン電極およびソー
ス電極が引き出され、前記ソース電極が前記ピクセル電
極と接続されていることを特徴とするアクティブマトリ
クス基板。 - 【請求項２】 前記ゲート電極が透明導電膜と金属膜と
の複合膜によって構成されていることを特徴とする請求
項１記載のアクティブマトリクス基板。 - 【請求項３】 前記ドレイン電極上および前記ソース電
極上に前記ピクセル電極上に開口を有するパッシベーシ
ョン膜またはパッシベーション膜および遮光膜が形成さ
れていることを特徴とする請求項１記載のアクティブマ
トリクス基板。 - 【請求項４】 （１）透明基板上にゲート電極を形成す
る工程と、 （２）全面にゲート絶縁膜と高抵抗半導体層を連続して
成長させる工程と、 （３）前記高抵抗半導体層をパターニングする工程と、 （４）全面にチャネル保護膜を形成する工程と、 （５）前記高抵抗半導体層のドレイン引き出し領域上お
よびソース引き出し領域上の前記チャネル保護膜を選択
的にエッチング除去する工程と、 （６）全面に低抵抗半導体層と金属膜とからなる複合膜
を被着する工程と、 （７）前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されてピクセル電極に接続される
ソース電極とを形成する工程と、を有することを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項５】 （１）透明ガラス基板上に透明導電膜と
第１金属膜とを形成する工程と、 （２）前記第１金属膜および前記透明導電膜をパターニ
ングしてゲート電極とピクセル電極とを形成する工程
と、 （３）全面にゲート絶縁膜と高抵抗半導体層とを連続し
て成長させる工程と、 （４）前記高抵抗半導体層をパターニングして前記ゲー
ト電極上にアイランド状の高抵抗半導体層を形成する工
程と、 （５）全面にチャネル保護膜を形成する工程と、 （６）前記高抵抗半導体層のドレイン引き出し領域上お
よびソース引き出し領域上の前記チャネル保護膜を選択
的にエッチング除去するとともに前記ピクセル電極上の
前記チャネル保護膜および前記ゲート絶縁膜を選択的に
エッチング除去する工程と、 （７）全面に低抵抗半導体層と第２金属膜とからなる複
合膜を被着する工程と、 （８）前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されて前記ピクセル電極に接続さ
れるソース電極とを形成するとともに前記ピクセル電極
上の前記第１金属膜をエッチング除去する工程と、を有
することを特徴とするアクティブマトリクス基板の製造
方法。 - 【請求項６】 （１）透明基板上に第１金属膜からなる
ゲート電極を形成する工程と、 （２）全面にゲート絶縁膜と高抵抗半導体層を連続して
成長させる工程と、 （３）基板裏面からの露光を利用したフォトリソグラフ
ィ法により前記高抵抗半導体層をパターニングする工程
と、 （４）全面にチャネル保護膜を形成する工程と、 （５）前記チャネル保護膜を選択的にエッチングして前
記高抵抗半導体層のドレイン引き出し領域とソース引き
出し領域の表面および前記高抵抗半導体層の不要な部分
の表面を露出させる工程と、 （６）全面に低抵抗半導体層と第２金属膜とからなる複
合膜を被着する工程と、 （７）前記複合膜をパターニングして前記ドレイン引き
出し領域から引き出されるドレイン電極と前記ソース引
き出し領域から引き出されてピクセル電極に接続される
ソース電極とを形成するとともに前記高抵抗半導体層の
前記不要な部分をエッチング除去する工程と、を有する
ことを特徴とするアクティブマトリクス基板の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19018994A JP2674516B2 (ja) | 1994-07-21 | 1994-07-21 | アクティブマトリクス基板およびその製造方法 |
| TW84107300A TW270231B (ja) | 1994-07-21 | 1995-07-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19018994A JP2674516B2 (ja) | 1994-07-21 | 1994-07-21 | アクティブマトリクス基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836192A true JPH0836192A (ja) | 1996-02-06 |
| JP2674516B2 JP2674516B2 (ja) | 1997-11-12 |
Family
ID=16253938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19018994A Expired - Fee Related JP2674516B2 (ja) | 1994-07-21 | 1994-07-21 | アクティブマトリクス基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2674516B2 (ja) |
| TW (1) | TW270231B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018395A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 다결정 실리콘 박막 트랜지스터 액정 표시 소자의 제조 방법 |
| KR20120089937A (ko) * | 2010-12-28 | 2012-08-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| JP2013165108A (ja) * | 2012-02-09 | 2013-08-22 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器 |
| CN104037232A (zh) * | 2013-03-04 | 2014-09-10 | 索尼公司 | 半导体器件及其制造方法、显示单元及电子设备制造方法 |
| CN106298810A (zh) * | 2016-09-23 | 2017-01-04 | 上海天马微电子有限公司 | 阵列基板制造方法、阵列基板、显示面板及显示装置 |
| JP2018533211A (ja) * | 2015-10-10 | 2018-11-08 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | アレイ基板及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101057779B1 (ko) * | 2004-06-05 | 2011-08-19 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101116816B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101043675B1 (ko) * | 2004-06-05 | 2011-06-22 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101076426B1 (ko) * | 2004-06-05 | 2011-10-25 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196222A (ja) * | 1989-01-25 | 1990-08-02 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
| JPH03196021A (ja) * | 1989-12-25 | 1991-08-27 | Mitsubishi Electric Corp | マトリツクス型表示装置 |
| JPH0497136A (ja) * | 1990-08-09 | 1992-03-30 | Sharp Corp | アクティブマトリクス液晶表示装置の製造方法 |
| JPH05323378A (ja) * | 1992-05-27 | 1993-12-07 | Toshiba Corp | 液晶表示装置用アレイ基板 |
| JPH0682830A (ja) * | 1992-08-31 | 1994-03-25 | Dainippon Printing Co Ltd | アクティブマトリックス液晶表示装置およびその製造方法 |
| JPH06118445A (ja) * | 1992-10-09 | 1994-04-28 | Fujitsu Ltd | 液晶表示装置の製造方法 |
-
1994
- 1994-07-21 JP JP19018994A patent/JP2674516B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-14 TW TW84107300A patent/TW270231B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196222A (ja) * | 1989-01-25 | 1990-08-02 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
| JPH03196021A (ja) * | 1989-12-25 | 1991-08-27 | Mitsubishi Electric Corp | マトリツクス型表示装置 |
| JPH0497136A (ja) * | 1990-08-09 | 1992-03-30 | Sharp Corp | アクティブマトリクス液晶表示装置の製造方法 |
| JPH05323378A (ja) * | 1992-05-27 | 1993-12-07 | Toshiba Corp | 液晶表示装置用アレイ基板 |
| JPH0682830A (ja) * | 1992-08-31 | 1994-03-25 | Dainippon Printing Co Ltd | アクティブマトリックス液晶表示装置およびその製造方法 |
| JPH06118445A (ja) * | 1992-10-09 | 1994-04-28 | Fujitsu Ltd | 液晶表示装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018395A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 다결정 실리콘 박막 트랜지스터 액정 표시 소자의 제조 방법 |
| KR20120089937A (ko) * | 2010-12-28 | 2012-08-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| JP2013165108A (ja) * | 2012-02-09 | 2013-08-22 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器 |
| CN104037232A (zh) * | 2013-03-04 | 2014-09-10 | 索尼公司 | 半导体器件及其制造方法、显示单元及电子设备制造方法 |
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