JPS615577A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPS615577A JPS615577A JP12513084A JP12513084A JPS615577A JP S615577 A JPS615577 A JP S615577A JP 12513084 A JP12513084 A JP 12513084A JP 12513084 A JP12513084 A JP 12513084A JP S615577 A JPS615577 A JP S615577A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
・本発明は能動素子を用いで液晶を駆動する、いわゆる
アクティブ・マトリクスパネル等に用いられる半導体装
置に関するもので、特に透過形の液晶表示に適した構造
に関するものである。 ・〔発明の背景〕 近年、絶縁性基板上に薄膜トランジスタ(以下TPTと
略す)を形成し、これを用いて各画素に印加−される電
圧を制御して平面形ディスプレイを実現する、いわゆる
・アクティブマトリクスパネルに関す一研究が活発に行
なわれている。この時、表示電極として酸化インジウム
(I ngo’s) e酸化スズ(Snow)’、イン
ジウムスズ酸化物(ITO)等の透明電極を用い、対向
する透明電極との間に液晶を封入する事により透過形の
液晶表示装置を実現できる。
アクティブ・マトリクスパネル等に用いられる半導体装
置に関するもので、特に透過形の液晶表示に適した構造
に関するものである。 ・〔発明の背景〕 近年、絶縁性基板上に薄膜トランジスタ(以下TPTと
略す)を形成し、これを用いて各画素に印加−される電
圧を制御して平面形ディスプレイを実現する、いわゆる
・アクティブマトリクスパネルに関す一研究が活発に行
なわれている。この時、表示電極として酸化インジウム
(I ngo’s) e酸化スズ(Snow)’、イン
ジウムスズ酸化物(ITO)等の透明電極を用い、対向
する透明電極との間に液晶を封入する事により透過形の
液晶表示装置を実現できる。
第1図にこのようなアクティブマトリクスパネルの全体
構造を示す、1はTPT、2は信号伝達用の配線(以下
信号線と呼ぶ)、3はTPTのゲートを制御するための
配線(以下制御線と呼ぶ)を表わす、第2図・(a)に
は従来のパネルの画素部分の平面図を、同WI(b)に
はそのA−A’断面図を示す。ここで半導体としては非
晶質シリコンを用いているが、多結晶シリコン、セレン
化力ドミウム等を用いる場合もある。
構造を示す、1はTPT、2は信号伝達用の配線(以下
信号線と呼ぶ)、3はTPTのゲートを制御するための
配線(以下制御線と呼ぶ)を表わす、第2図・(a)に
は従来のパネルの画素部分の平面図を、同WI(b)に
はそのA−A’断面図を示す。ここで半導体としては非
晶質シリコンを用いているが、多結晶シリコン、セレン
化力ドミウム等を用いる場合もある。
簡単にTPTの作製方法を説明する。、まず、ガラス基
板4上にゲート電極5及び制御線3を形成する。次にゲ
ー°ト絶縁蒙6.非晶質シリコンi層7、非晶質シリコ
ンn層8を堆積し、島状に加工する。透明電極92層間
絶縁膜10を形成した後、ソース・ドレイン電極11並
びに信号線2を形成する。次にソース・ドレイン電極を
マスクとしてゲート電極5部のn層8をエツチングする
。この後、パッシベーション膜12と遮光層13(簡単
のため第2図(a)では省略した)を形成する6以下述
べた作製方法は一例であり、多くの分法が考案でれてい
る。また、ここではゲートが最下部となる構造のTPT
を示したが、まったく順序が逆の場合も考えられる。し
かしながら、上記の堆。
板4上にゲート電極5及び制御線3を形成する。次にゲ
ー°ト絶縁蒙6.非晶質シリコンi層7、非晶質シリコ
ンn層8を堆積し、島状に加工する。透明電極92層間
絶縁膜10を形成した後、ソース・ドレイン電極11並
びに信号線2を形成する。次にソース・ドレイン電極を
マスクとしてゲート電極5部のn層8をエツチングする
。この後、パッシベーション膜12と遮光層13(簡単
のため第2図(a)では省略した)を形成する6以下述
べた作製方法は一例であり、多くの分法が考案でれてい
る。また、ここではゲートが最下部となる構造のTPT
を示したが、まったく順序が逆の場合も考えられる。し
かしながら、上記の堆。
積順序であればゲート絶縁膜6,1層7.n層8を同一
真空装置内で堆積でき、界面の砕染をさけ・る事ができ
る。逆の順序ではn層と1層の堆積の間に、一度真空を
破る事が避けられない、また、n層を設けるのはソース
からの電子の注入を容易にするためである。
真空装置内で堆積でき、界面の砕染をさけ・る事ができ
る。逆の順序ではn層と1層の堆積の間に、一度真空を
破る事が避けられない、また、n層を設けるのはソース
からの電子の注入を容易にするためである。
ゲート電極及び制御線としてはガラスとの接着性が良く
、低抵抗なものとしてCr、Mo、Ta等が用いられる
。ゲート絶縁膜2層間絶縁膜としでは非晶質・シリコン
と同様、プラズマCVD(ChemicaQVapor
Deposition)法で堆積できる窒化シリコン
(SiaN4)膜、二酸化シリコン膜(Si()a)が
広く用いられている。上部の電極。
、低抵抗なものとしてCr、Mo、Ta等が用いられる
。ゲート絶縁膜2層間絶縁膜としでは非晶質・シリコン
と同様、プラズマCVD(ChemicaQVapor
Deposition)法で堆積できる窒化シリコン
(SiaN4)膜、二酸化シリコン膜(Si()a)が
広く用いられている。上部の電極。
配線にはCr 、 A 41 、−’M oあるいはこ
れらの多層金属が用いられるが、AQは加熱によって非
晶質シリコンと反応し、特性を劣化させるため、あ′ま
り好ましくない。パッシベーション膜としては無機物・
有機物各種の物質が使われる。
れらの多層金属が用いられるが、AQは加熱によって非
晶質シリコンと反応し、特性を劣化させるため、あ′ま
り好ましくない。パッシベーション膜としては無機物・
有機物各種の物質が使われる。
遮光層13を設けるのは外部からの光で非晶質シリコン
中にキャリアが生成され、オフ抵抗が小さくなるのを防
ぐためであり、非晶質シリコンに限らず光導電性を有す
る半導体を用いる場合には不可欠のものである。下側(
ガラス側)からの光に対してはゲート電極5で遮へいし
ている。 (以上のようにしてTPT
を作製した場合、非晶質シリコンの電子の移動度が0.
1〜O,’5cm″/v”s程度と/hさいので、TP
Tのオン抵抗を小さくするためにはゲート絶縁膜を・薄
くする、ゲート電圧を高くする、チャネル帽Wとチャネ
ル長りの比W/’Lを大きくするなどの対策を必要とす
る。
中にキャリアが生成され、オフ抵抗が小さくなるのを防
ぐためであり、非晶質シリコンに限らず光導電性を有す
る半導体を用いる場合には不可欠のものである。下側(
ガラス側)からの光に対してはゲート電極5で遮へいし
ている。 (以上のようにしてTPT
を作製した場合、非晶質シリコンの電子の移動度が0.
1〜O,’5cm″/v”s程度と/hさいので、TP
Tのオン抵抗を小さくするためにはゲート絶縁膜を・薄
くする、ゲート電圧を高くする、チャネル帽Wとチャネ
ル長りの比W/’Lを大きくするなどの対策を必要とす
る。
このうちゲート絶縁膜はたかだか2000人程度にしか
薄くできず、ゲート電圧も周辺回路との兼合い、ゲート
耐圧で制限されている。このため、W/Lを、大きくせ
ざるを得ないが、これは画素部の透明電極部分の面積、
いいかえると開口率を小さくする事になり、透過形パネ
ルではコントラスト・−輝度を低下させる。
薄くできず、ゲート電圧も周辺回路との兼合い、ゲート
耐圧で制限されている。このため、W/Lを、大きくせ
ざるを得ないが、これは画素部の透明電極部分の面積、
いいかえると開口率を小さくする事になり、透過形パネ
ルではコントラスト・−輝度を低下させる。
また、下側からの光に対する遮へいに、ついて考えると
、遮光を完全なものとするためにはゲート電極5をチャ
ネル部に比べて長く・する事、即ちゲ。
、遮光を完全なものとするためにはゲート電極5をチャ
ネル部に比べて長く・する事、即ちゲ。
−ト電極5とソース・ドレイン電極11の重なりを大き
くする必要がある。゛しかじ、この電極の重なりが大き
くなると、ゲート−ソース間(ドレイン間)の静電容量
が大きくなり、ゲート電圧が表示電極側にもれこむ事に
なり、好ましくない。実際にはこの両者の兼合いで重な
り部の長さを決めていた。
くする必要がある。゛しかじ、この電極の重なりが大き
くなると、ゲート−ソース間(ドレイン間)の静電容量
が大きくなり、ゲート電圧が表示電極側にもれこむ事に
なり、好ましくない。実際にはこの両者の兼合いで重な
り部の長さを決めていた。
本発明の目的はアクティブマトリクスパネル等において
特性の劣化をひきおこさずに、遮光を行なうと共に、開
口率を増加させうる薄膜半導体装置を提供する事にある
。
特性の劣化をひきおこさずに、遮光を行なうと共に、開
口率を増加させうる薄膜半導体装置を提供する事にある
。
【発明の概要〕 。
遮光をより完全なものとするためには、ゲート電極5の
下に何らかの遮光層を設けてやればよい。
下に何らかの遮光層を設けてやればよい。
しかし、単にこれだけでは工程数の増加につながり、好
ましくない。そこで本発明においてはこの遮光層を信号
線ないし、制御線で兼ねる。このようにすればTPTの
しめる部分を配線上に持ってこられるので、開口率が増
加する。
ましくない。そこで本発明においてはこの遮光層を信号
線ないし、制御線で兼ねる。このようにすればTPTの
しめる部分を配線上に持ってこられるので、開口率が増
加する。
下に遮光層を設ける事により、ゲート電極とソース・ド
レイン電極の重なり部分の面積を小さくしても斜め入射
光の影響をほとんど受ける事がなくなる、。また、従来
の構造ではゲート電極として金属しか用いる事ができな
かったが、透光性の材料も用いる事ができるようになる
。
レイン電極の重なり部分の面積を小さくしても斜め入射
光の影響をほとんど受ける事がなくなる、。また、従来
の構造ではゲート電極として金属しか用いる事ができな
かったが、透光性の材料も用いる事ができるようになる
。
制御線2で遮光した場合には(第3図)、ゲート電極5
が大きくなった事とほぼ同じ状況になるため、遮光層と
ゲート電極の間の絶縁膜14の膜厚と材質は、この遮光
層とソース・ドレインとで形成される静電容量の値が液
晶の一画素の容量に比して十分小さくなるよう選ばねば
ならない。最悪でも1710以下、望ましくは1/10
0以下となるようにする必要がある。
が大きくなった事とほぼ同じ状況になるため、遮光層と
ゲート電極の間の絶縁膜14の膜厚と材質は、この遮光
層とソース・ドレインとで形成される静電容量の値が液
晶の一画素の容量に比して十分小さくなるよう選ばねば
ならない。最悪でも1710以下、望ましくは1/10
0以下となるようにする必要がある。
なお、この図では、制御線3はソース電極11と接触し
ていないが、半導体層が上にない部分で、絶縁膜14の
コンタクト孔を通して接触している。
ていないが、半導体層が上にない部分で、絶縁膜14の
コンタクト孔を通して接触している。
また、信号線3で遮光した場合(第4図)には遮光層と
ゲート電極5の間の静電容量が同じように液晶の一画素
の容量に比して十分小さくなければならない。
ゲート電極5の間の静電容量が同じように液晶の一画素
の容量に比して十分小さくなければならない。
第4図の場合を例にこのとき必要となる絶縁膜14の厚
さを試算してみる。液晶の一画素の容量を1pF、、ゲ
ート電極を長さ20ttm、@300μm、絶縁膜の比
誘電率を4とすると、こめ容量が液晶の容量の1/10
0となるためには絶縁膜の膜厚は約20μm以上を必要
とする。このように比較的厚い膜厚の絶縁膜としては有
機樹脂が利用できる1代表例としてはエポキシ樹脂、ア
クリル樹脂、ポリスチレン樹脂、フェノール樹脂、ポリ
イミド樹脂等がある。
さを試算してみる。液晶の一画素の容量を1pF、、ゲ
ート電極を長さ20ttm、@300μm、絶縁膜の比
誘電率を4とすると、こめ容量が液晶の容量の1/10
0となるためには絶縁膜の膜厚は約20μm以上を必要
とする。このように比較的厚い膜厚の絶縁膜としては有
機樹脂が利用できる1代表例としてはエポキシ樹脂、ア
クリル樹脂、ポリスチレン樹脂、フェノール樹脂、ポリ
イミド樹脂等がある。
これらの有機樹脂膜は一般にスピンコードなとの方法で
形成でき、膜の強化のためにあらかじめ架橋剤を添加し
て樹脂液をコートして膜としだ後適当に熱処理して架橋
することもできる0例えばエポキシ樹脂ではアミン系や
有機酸無水物やtドロキシベンゾフェノン系あるいは低
分子量のフェノール樹脂等が架橋剤として有効である。
形成でき、膜の強化のためにあらかじめ架橋剤を添加し
て樹脂液をコートして膜としだ後適当に熱処理して架橋
することもできる0例えばエポキシ樹脂ではアミン系や
有機酸無水物やtドロキシベンゾフェノン系あるいは低
分子量のフェノール樹脂等が架橋剤として有効である。
上に挙げた有機樹脂は電気的な絶縁性にすぐれている。
ただし、この後における処理工程における温度の上昇、
を考えるとポリイミド系、が最も有効である。これには
例えばポリイミドイソインドロキナゾリンジオン(日立
化成社製PIQ)等かある。
、 1ここでは信号線で遮光
する事について検討したため、絶縁膜の膜厚とし゛でか
なり厚いものを必要と′したが、制御線で遮光した場合
にはソース・ドレイン電極□との重なり部分の面積が上
の例はど大きくないので、必要な膜厚も数分の1となり
、無機材料も使う事ができる。たとえばg 1aN4゜
5iOz、5iON、Sin、SOG’(Xピン オン
グラス)などがあげられる。S ii N 4.− S
i ONはプラズスCVD法で、S i O4はスパ
ッタリング。
を考えるとポリイミド系、が最も有効である。これには
例えばポリイミドイソインドロキナゾリンジオン(日立
化成社製PIQ)等かある。
、 1ここでは信号線で遮光
する事について検討したため、絶縁膜の膜厚とし゛でか
なり厚いものを必要と′したが、制御線で遮光した場合
にはソース・ドレイン電極□との重なり部分の面積が上
の例はど大きくないので、必要な膜厚も数分の1となり
、無機材料も使う事ができる。たとえばg 1aN4゜
5iOz、5iON、Sin、SOG’(Xピン オン
グラス)などがあげられる。S ii N 4.− S
i ONはプラズスCVD法で、S i O4はスパ
ッタリング。
SiOは蒸着、SOGはスピンコードで形成できる。
これらの材料は透明のものや、不透明なものがあるが、
不透明な場合には第3図及び第4図のように表示電極の
Fには存在しないようにすれば良い。透明な場合にはほ
ぼ全面にわたって残してもかまねない。
不透明な場合には第3図及び第4図のように表示電極の
Fには存在しないようにすれば良い。透明な場合にはほ
ぼ全面にわたって残してもかまねない。
また、これらの絶縁膜は制御線3と信号線2の間の絶縁
に用いる事ができる。
に用いる事ができる。
さらに以上述べてきたようにボ質的に本構造は一絶縁膜
上のTFTの構造、材質にはよらないものである。
上のTFTの構造、材質にはよらないものである。
以下、本発明の実施例を図面により説明する。
実施例1 ′
ここでは信号線で遮光した場合の例を第5図“により述
べる。同CL(a’)は画素部の平面図、(b)は図(
a)のB−B’線断面図である。 ・ガラス基板15の
上にc′r配線16(遮光を兼ねる)を例えばArガス
を雰囲気とするスパッタリングにより膜厚0.3μmに
形成する。その上にPIQをもうスピンコードにより2
0μm厚に形成する。350℃で配素雰囲気中で加熱処
理゛(キュア)した後、通′常のホトエツチング工程で
加工する。エツチング液にはとドラジンとエチレンジ゛
アミン゛の混合液を用いる。この後゛・再び350”C
で酸素雰囲気中で加熱゛処理する。このヱ゛程で浸され
た金属の表面を軽°くエツチング(たとえばスルファミ
ン酸を用いる)した後、ゲート電極18及゛び制御線3
0としてCrを先と同様にして例え・ば0.3 μm
厚に形成する。次にxro&’スパッタリン′グにより
0,5 μm(7)厚さに堆積する。゛スパッタ用ター
ゲットとしてはS n Ozを5moJ2%含有したI
n20a焼結体を用い、Arガス雰囲気中IX 10−
”Torrの圧力下で堆積した。エツチング液としてH
CQ HN 03H40系を用いてエツチングし表示
電極19とした後、ゲート絶縁膜として5iaN嘔20
.非晶質シリコンi層21.n層22を堆積する。堆積
にはプラズマCVD法を用いた。 S iaN鴫2,0
の堆積時には基板温度320℃、ガス圧力0 、4 T
orrで、N2ベース20“%希釈のS i ’H”4
ガスを37gccm、 NHaガスを15sccm。
べる。同CL(a’)は画素部の平面図、(b)は図(
a)のB−B’線断面図である。 ・ガラス基板15の
上にc′r配線16(遮光を兼ねる)を例えばArガス
を雰囲気とするスパッタリングにより膜厚0.3μmに
形成する。その上にPIQをもうスピンコードにより2
0μm厚に形成する。350℃で配素雰囲気中で加熱処
理゛(キュア)した後、通′常のホトエツチング工程で
加工する。エツチング液にはとドラジンとエチレンジ゛
アミン゛の混合液を用いる。この後゛・再び350”C
で酸素雰囲気中で加熱゛処理する。このヱ゛程で浸され
た金属の表面を軽°くエツチング(たとえばスルファミ
ン酸を用いる)した後、ゲート電極18及゛び制御線3
0としてCrを先と同様にして例え・ば0.3 μm
厚に形成する。次にxro&’スパッタリン′グにより
0,5 μm(7)厚さに堆積する。゛スパッタ用ター
ゲットとしてはS n Ozを5moJ2%含有したI
n20a焼結体を用い、Arガス雰囲気中IX 10−
”Torrの圧力下で堆積した。エツチング液としてH
CQ HN 03H40系を用いてエツチングし表示
電極19とした後、ゲート絶縁膜として5iaN嘔20
.非晶質シリコンi層21.n層22を堆積する。堆積
にはプラズマCVD法を用いた。 S iaN鴫2,0
の堆積時には基板温度320℃、ガス圧力0 、4 T
orrで、N2ベース20“%希釈のS i ’H”4
ガスを37gccm、 NHaガスを15sccm。
N2ガスを75secm流して反応させ、i層堆積時に
は基板温度230℃、ガス圧力1 、 OTorrでH
2ベース10%のS i H4ガスを流して反応させ、
n層堆積時にはPH,ガスをSiH*ガスに対して混合
(混合比P Ha ’/ S i H4≧0.5体積%
)したガスを流して反応させた。膜厚はたとえばおのお
の0.3・μm、0.4μm、0.02μ°mである。
は基板温度230℃、ガス圧力1 、 OTorrでH
2ベース10%のS i H4ガスを流して反応させ、
n層堆積時にはPH,ガスをSiH*ガスに対して混合
(混合比P Ha ’/ S i H4≧0.5体積%
)したガスを流して反応させた。膜厚はたとえばおのお
の0.3・μm、0.4μm、0.02μ°mである。
CF 4ガスを用いたエツチングでこの3層膜を加、工
した後、上部金属となるCr23 (0,1μm)とA
Q24 (1μm)を真空蒸着法で堆積する。
した後、上部金属となるCr23 (0,1μm)とA
Q24 (1μm)を真空蒸着法で堆積する。
Crをn層との間にはさんだのはAQ24と非晶質シリ
コン22間の反応を防止するためである。
コン22間の反応を防止するためである。
Crは硝酸第2セリウムアンモン水溶液を用い、AQは
リン酸系のエツチング液を用い、加工する。
リン酸系のエツチング液を用い、加工する。
この時、先に形成した信号線16とソース電極25が接
触し、ドレイン電極26がITO透明電極19と接触す
る。全面にパッシベーション膜27としてS i 3
N4膜を先と同様にプラズマCVD法で2μm堆積し、
パネルの端子部をとりだせるように加工する。次にチャ
ネル上部にAΩを1μm蒸着により形成し、遮光膜28
とする。
触し、ドレイン電極26がITO透明電極19と接触す
る。全面にパッシベーション膜27としてS i 3
N4膜を先と同様にプラズマCVD法で2μm堆積し、
パネルの端子部をとりだせるように加工する。次にチャ
ネル上部にAΩを1μm蒸着により形成し、遮光膜28
とする。
上では配線16.ゲート電極18.ソース・・ドレイン
電極の下層部23にCrを用いたが、特に同材質とする
必要はない。選択エツチング可能な材料同志を使う方が
パターン設計は楽になる5本例では第2図の場合と異な
り、透明電極19を絶縁膜で覆っていないが、覆っても
かまわない0本例ではCrとITOが選択エツチング可
能であるため、このような構造としたものである。
電極の下層部23にCrを用いたが、特に同材質とする
必要はない。選択エツチング可能な材料同志を使う方が
パターン設計は楽になる5本例では第2図の場合と異な
り、透明電極19を絶縁膜で覆っていないが、覆っても
かまわない0本例ではCrとITOが選択エツチング可
能であるため、このような構造としたものである。
またTPT部分と透明電極の形成順序は上述の・例と逆
であっても良い。
であっても良い。
実施例2
ここでは制御線を遮光膜とした例を第6図により説明す
る。同図(a)は画素部平面図、同図(b)は(a)図
のc−c’線断面図である。第5図とほとんど同じであ
るが、信号線と制御線が入れかわっている点が異なる。
る。同図(a)は画素部平面図、同図(b)は(a)図
のc−c’線断面図である。第5図とほとんど同じであ
るが、信号線と制御線が入れかわっている点が異なる。
また、ここでは制御線とゲート電極間の絶縁膜29にス
パッタリングにより堆積したS i O*膜を用いた。
パッタリングにより堆積したS i O*膜を用いた。
膜厚は2μmである。エツチング液には弗酸系エツチン
グ液を用いた。制御線30・とゲート電極18はコンタ
クト孔31を介して接触している。
グ液を用いた。制御線30・とゲート電極18はコンタ
クト孔31を介して接触している。
本発明によればより遮光が完全でしかも開口率の大きな
透過形液晶表示装置用アクティブマトリクスパネル等の
薄膜半導体装置を得る事ができる。
透過形液晶表示装置用アクティブマトリクスパネル等の
薄膜半導体装置を得る事ができる。
第1図はアクティブマトリクスパネルの構成を示した図
、第2図は従来の画素部分の平面図、及び断面図、第3
図、第4図は本発明による画素の断面図、第5図、第6
図は本発明の実施例を示す平面図及び断面図である。 1・・・TFT、2,16・・・信号線、3,30・・
・制御線、4,15・・ニガラス基板、5,18・・・
ゲート電極、7,21・・・非晶質シリコン1層、6,
20・・・ゲート絶縁膜(窒化シリコン)、8.22・
・・非晶質シリコンn層、11,25,26・・・ソー
ス・ドレイン電極、9,19・・・透明電極(表示電極
)、12.27・・・パッシベーション膜、13.28
・・・ダ 1 図 ¥J 2 図 第 3 図 石 5 図 (6L) 第 乙 図 (久)
、第2図は従来の画素部分の平面図、及び断面図、第3
図、第4図は本発明による画素の断面図、第5図、第6
図は本発明の実施例を示す平面図及び断面図である。 1・・・TFT、2,16・・・信号線、3,30・・
・制御線、4,15・・ニガラス基板、5,18・・・
ゲート電極、7,21・・・非晶質シリコン1層、6,
20・・・ゲート絶縁膜(窒化シリコン)、8.22・
・・非晶質シリコンn層、11,25,26・・・ソー
ス・ドレイン電極、9,19・・・透明電極(表示電極
)、12.27・・・パッシベーション膜、13.28
・・・ダ 1 図 ¥J 2 図 第 3 図 石 5 図 (6L) 第 乙 図 (久)
Claims (1)
- 【特許請求の範囲】 1、絶縁性透明基板上に少なくとも複数の信号伝達用配
線とこれと直交する制御用配線と、これらの各交点に表
示用電極への信号を制御する薄膜トランジスタを持つ、
薄膜半導体装置において、該薄膜トランジスタの基板裏
面からの光に対する遮ヘいを絶縁物を介した該信号伝達
用配線もしくは制御用配線をもつて行なつた事を特徴と
する薄膜半導体装置。 2、上記薄膜トランジスタの能動部分の半導体がSiを
主体とし、少なくとも水素または弗素を含む非晶質半導
体である事を特徴とする特許請求範囲第1項記載の薄膜
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12513084A JPH077827B2 (ja) | 1984-06-20 | 1984-06-20 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12513084A JPH077827B2 (ja) | 1984-06-20 | 1984-06-20 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS615577A true JPS615577A (ja) | 1986-01-11 |
JPH077827B2 JPH077827B2 (ja) | 1995-01-30 |
Family
ID=14902593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12513084A Expired - Lifetime JPH077827B2 (ja) | 1984-06-20 | 1984-06-20 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH077827B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0275075A2 (en) * | 1987-01-16 | 1988-07-20 | Hosiden Corporation | Thin film transistor and method of making the same |
US4821092A (en) * | 1986-11-27 | 1989-04-11 | Nec Corporation | Thin film transistor array for liquid crystal display panel |
US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
JPH03108767A (ja) * | 1990-08-09 | 1991-05-08 | Sanyo Electric Co Ltd | 表示装置 |
US5034339A (en) * | 1988-02-04 | 1991-07-23 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
CN1307478C (zh) * | 2003-01-07 | 2007-03-28 | 统宝光电股份有限公司 | 降低反射的液晶显示单元构造及其形成方法 |
US11607781B2 (en) | 2018-03-30 | 2023-03-21 | Honda Motor Co., Ltd. | Tool for attaching and detaching rotary body and method for attaching and detaching rotary body |
-
1984
- 1984-06-20 JP JP12513084A patent/JPH077827B2/ja not_active Expired - Lifetime
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6050827A (en) * | 1982-12-29 | 2000-04-18 | Sharp Kabushiki Kaishi | Method of manufacturing a thin-film transistor with reinforced drain and source electrodes |
US4821092A (en) * | 1986-11-27 | 1989-04-11 | Nec Corporation | Thin film transistor array for liquid crystal display panel |
EP0275075A2 (en) * | 1987-01-16 | 1988-07-20 | Hosiden Corporation | Thin film transistor and method of making the same |
US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
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US5045485A (en) * | 1988-02-04 | 1991-09-03 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
JPH03108767A (ja) * | 1990-08-09 | 1991-05-08 | Sanyo Electric Co Ltd | 表示装置 |
WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
FR2734404A1 (fr) * | 1995-05-16 | 1996-11-22 | Thomson Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
CN1307478C (zh) * | 2003-01-07 | 2007-03-28 | 统宝光电股份有限公司 | 降低反射的液晶显示单元构造及其形成方法 |
US11607781B2 (en) | 2018-03-30 | 2023-03-21 | Honda Motor Co., Ltd. | Tool for attaching and detaching rotary body and method for attaching and detaching rotary body |
Also Published As
Publication number | Publication date |
---|---|
JPH077827B2 (ja) | 1995-01-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |